KR20210076686A - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
반도체 장치가 개시된다. 반도체 장치는, 기판 상에 배치되며, 교대로 배치되는 복수의 제1 게이트 전극과 복수의 제1 절연층을 포함하는 제1 게이트 스택; 상기 제1 게이트 스택 상에 배치되며, 교대로 배치되는 복수의 제2 게이트 전극과 복수의 제2 절연층을 포함하는 제2 게이트 스택; 상기 제1 게이트 스택과 상기 제2 게이트 스택을 관통하며 상기 기판의 상면에 평행한 제1 방향과 제2 방향으로 이격되어 배치되는 복수의 채널홀 내에 배치되는 복수의 채널 구조물을 포함하고, 상기 복수의 채널홀 각각은 상기 제1 게이트 스택을 관통하는 제1 채널홀 부분과 상기 제2 게이트 스택을 관통하는 제2 채널홀 부분을 포함하고, 상기 제1 채널홀 부분의 제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 상기 제2 방향에 따른 제2 폭의 비율은, 상기 제2 채널홀 부분의 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작다.
Description
본 발명의 기술적 사상은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 수직 방향으로 연장하는 채널 구조물을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다. 수직 트랜지스터 구조의 메모리 장치는 기판 상에서 수직 방향으로 연장되는 채널 구조물을 포함한다. 그러나 메모리 장치의 집적도가 높아짐에 따라 수직 방향으로 적층되는 게이트 전극층의 개수가 증가되고, 이에 따라 제조 공정의 난이도가 높아지는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 수직 높이를 가지면서도 채널홀 형성 공정의 불량이 방지될 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 높은 수직 높이를 가지면서도 채널홀 형성 공정의 불량이 방지될 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 교대로 배치되는 복수의 제1 게이트 전극과 복수의 제1 절연층을 포함하는 제1 게이트 스택; 상기 제1 게이트 스택 상에 배치되며, 교대로 배치되는 복수의 제2 게이트 전극과 복수의 제2 절연층을 포함하는 제2 게이트 스택; 상기 제1 게이트 스택과 상기 제2 게이트 스택을 관통하며 상기 기판의 상면에 평행한 제1 방향과 제2 방향으로 이격되어 배치되는 복수의 채널홀 내에 배치되는 복수의 채널 구조물을 포함하고, 상기 복수의 채널홀 각각은 상기 제1 게이트 스택을 관통하는 제1 채널홀 부분과 상기 제2 게이트 스택을 관통하는 제2 채널홀 부분을 포함하고, 상기 제1 채널홀 부분의 제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 상기 제2 방향에 따른 제2 폭의 비율은, 상기 제2 채널홀 부분의 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제1 게이트 전극; 상기 복수의 제1 게이트 전극 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제2 게이트 전극; 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극을 관통하는 복수의 채널홀 내에 배치되는 복수의 채널 구조물; 및 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극의 일 측에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인;을 포함하고, 상기 복수의 채널홀 각각은 상기 복수의 제1 게이트 전극을 관통하는 제1 채널홀 부분과 상기 복수의 제2 게이트 전극을 관통하는 제2 채널홀 부분을 포함하고, 상기 제1 채널홀 부분의 제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 제2 방향에 따른 제2 폭의 비율은, 상기 제2 채널홀 부분의 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 기판 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제1 게이트 전극; 상기 복수의 제1 게이트 전극 상에 배치되며, 상기 기판의 상기 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제2 게이트 전극; 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극을 관통하는 복수의 채널홀 내에 배치되는 복수의 채널 구조물; 및 상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극의 일 측에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인 영역;을 포함하고, 상기 복수의 채널 구조물은 최상부의 제1 게이트 전극과 동일한 레벨에서의 제1 수평 단면과, 최상부의 제2 게이트 전극과 동일한 레벨에서의 제2 수평 단면을 포함하고, 상기 제1 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 가지고, 상기 제2 수평 단면은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 장축을 갖는 타원 형상을 갖는다.
본 발명의 기술적 사상에 의한 반도체 장치는, 제1 게이트 스택의 제1 채널홀 부분이 제1 방향으로 장축을 갖는 타원 형상의 수평 단면을 갖는 한편 제2 게이트 스택의 제2 채널홀 부분이 제2 방향으로 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 이에 따라 채널홀이 비대칭 형상으로 식각되더라도, 제1 채널홀 부분 과 제2 채널홀 부분의 연결 부위에서 상대적으로 균일한 오버랩 마진이 확보될 수 있다. 따라서 복수의 게이트 스택을 관통하는 채널홀의 형성 공정에서의 채널홀들의 오정렬에 의한 공정 불량을 방지할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1-A1' 선을 따른 단면도이다.
도 4는 도 2의 A2-A2' 선을 따른 단면도이다.
도 5는 도 2의 B1 부분에 대하여 도 3의 제1 내지 제3 수직 레벨(LV1, LV2, LV3)에서의 수평 단면도들을 나타낸다.
도 6은 제1 채널 부분과 제2 채널 부분의 연결 부위에서의 배치를 개략적으로 나타내는 평면도이다.
도 7은 도 3의 CX1 부분의 확대 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 제2 채널 부분과 제3 채널 부분의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 12는 제1 채널 부분과 제2 채널 부분의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 하부 패드 콘택과 상부 패드 콘택의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 16은 도 15의 A3-A3' 선을 따른 단면도이다.
도 17은 하부 관통 전극과 상부 관통 전극의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 18a 내지 도 22b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 18a, 19a, 20, 21, 및 22a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면도들이며, 도 18b, 19b, 및 22b는 도 2의 A2-A2' 선을 따른 단면에 대응하는 단면도들이며, 도 18c는 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 19c는 제2 수직 레벨(LV2) 및 제3 수직 레벨(LV3)에서의 수평 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 3은 도 2의 A1-A1' 선을 따른 단면도이다.
도 4는 도 2의 A2-A2' 선을 따른 단면도이다.
도 5는 도 2의 B1 부분에 대하여 도 3의 제1 내지 제3 수직 레벨(LV1, LV2, LV3)에서의 수평 단면도들을 나타낸다.
도 6은 제1 채널 부분과 제2 채널 부분의 연결 부위에서의 배치를 개략적으로 나타내는 평면도이다.
도 7은 도 3의 CX1 부분의 확대 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 제2 채널 부분과 제3 채널 부분의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 12는 제1 채널 부분과 제2 채널 부분의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 하부 패드 콘택과 상부 패드 콘택의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이다.
도 16은 도 15의 A3-A3' 선을 따른 단면도이다.
도 17은 하부 관통 전극과 상부 관통 전극의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다.
도 18a 내지 도 22b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 18a, 19a, 20, 21, 및 22a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면도들이며, 도 18b, 19b, 및 22b는 도 2의 A2-A2' 선을 따른 단면에 대응하는 단면도들이며, 도 18c는 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 19c는 제2 수직 레벨(LV2) 및 제3 수직 레벨(LV3)에서의 수평 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이(MCA)의 등가 회로도로서, 특히 수직 채널 구조를 가지는 수직형 낸드(VNAND) 플래시 메모리 소자의 등가 회로도이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 기판(도시 생략) 상에서 수직 방향(도 1의 Z 방향)으로 배열되는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 서로 직렬로 연결되는 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)은 데이터를 저장할 수 있고, 복수의 워드 라인(WL1, WL2, ..., WLn-1, WLn)은 각각의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 연결되어 해당 메모리 셀(MC1, MC2, ..., MCn-1, MCn)을 제어할 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)의 소스 단자는 공통 소스 라인(CSL)과 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)과 연결될 수 있고, 스트링 선택 트랜지스터(SST)의 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있으며, 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1, BL2, ..., BLm: BL)에 연결될 수 있다. 도 1에는 각각의 메모리 셀 스트링(MS)이 하나의 접지 선택 트랜지스터(GST)와 두 개의 스트링 선택 트랜지스터(SST)를 포함하는 것으로 예시적으로 도시하였으나, 이와는 달리 각각의 메모리 셀 스트링(MS) 내에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나 또는 셋 이상의 복수 개로 형성될 수도 있다.
스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 복수의 비트 라인(BL)을 통해 인가되는 신호가 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)에 제공되어 데이터 쓰기 동작이 수행될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 단자에 접지 선택 라인(GSL)을 통해 신호가 인가되면, 복수의 메모리 셀(MC1, MC2, ..., MCn-1, MCn)의 소거 동작이 수행될 수 있다.
도 2 내지 도 7은 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 평면도이다. 도 3은 도 2의 A1-A1' 선을 따른 단면도이다. 도 4는 도 2의 A2-A2' 선을 따른 단면도이다. 도 5는 도 2의 B1 부분에 대하여 도 3의 제1 내지 제3 수직 레벨(LV1, LV2, LV3)에서의 수평 단면도들을 나타낸다. 도 6은 제1 채널 부분과 제2 채널 부분의 연결 부위에서의 배치를 개략적으로 나타내는 평면도이다. 도 7은 도 3의 CX1 부분의 확대 단면도이다. 도 2에서, 도시 및 이해의 편의를 위하여 반도체 장치(100)의 일부 구성들만이 개략적으로 표시되었다.
도 2 내지 도 7을 참조하면, 기판(110)은 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR) 상에는 메모리 셀 어레이(MCA)가 배치될 수 있고, 메모리 셀 어레이(MCA)는 도 1을 참조로 설명된 방식으로 구동하는 수직 채널 구조의 NAND 메모리 장치일 수 있다. 주변회로 영역(PERI) 상에는 메모리 셀 어레이(MCA)를 구동하기 위한 주변회로 트랜지스터(190T)가 배치될 수 있고, 주변회로 트랜지스터(190T)는 주변회로 활성 영역(192)과, 주변회로 활성 영역(192) 상에 배치되는 주변회로 게이트 전극(194), 주변회로 활성 영역(192) 및 주변회로 게이트 전극(194)에 연결되는 주변회로 콘택(196)을 포함할 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 배치되는 메모리 셀 어레이(MCA)를 주변회로 트랜지스터(190T)에 연결하기 위한 패드부(PAD)가 형성되는 영역일 수 있다.
기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 제1 게이트 스택(120S)이 기판(110)의 상면에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제1 게이트 스택(120S)은 복수의 제1 게이트 전극(122) 및 복수의 제1 절연층(124)을 포함할 수 있고, 복수의 제1 게이트 전극(122)과 복수의 제1 절연층(124)은 기판(110)의 상면에 수직한 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다. 도 7에 예시적으로 도시된 것과 같이, 제1 게이트 전극(122)은 매립 도전층(122A)과, 매립 도전층(122A)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(122B)을 포함할 수 있다.
제1 게이트 스택(120S) 상에는 제2 게이트 스택(130S)이 배치될 수 있다. 제2 게이트 스택(130S)은 복수의 제2 게이트 전극(132) 및 복수의 제2 절연층(134)을 포함할 수 있고, 복수의 제2 게이트 전극(132)과 복수의 제2 절연층(134)은 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다. 도 7에 예시적으로 도시된 것과 같이, 제2 게이트 전극(132)은 매립 도전층(132A)과, 매립 도전층(132A)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(132B)을 포함할 수 있다. 제2 게이트 스택(130S) 상에는 상부 절연층(160)이 더 배치될 수 있다.
예시적인 실시예들에서, 복수의 제1 게이트 전극(122) 및 복수의 제2 게이트 전극(132)은 메모리 셀 스트링(MS)(도 1 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL1, WL2, ??, WLn-1, WLn) 및 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 제1 게이트 전극(122)은 접지 선택 라인(GSL)으로 기능하고, 최상부의 제2 게이트 전극(132)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 제1 게이트 전극(122) 및 나머지 제2 게이트 전극(132)은 워드 라인(WL1, WL2, ??, WLn-1, WLn)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
일부 실시예들에서, 상기 나머지 제2 게이트 전극(132) 중 최상부의 제2 게이트 전극(132), 최상부의 제1 게이트 전극(122), 및 최하부의 제2 게이트 전극(132) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있으나 이에 한정되는 것은 아니다.
도 2에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 상면과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)이 하나의 블록을 구성할 수 있고, 한 쌍의 워드 라인 컷 영역(WLC)은 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)의 제2 수평 방향(Y 방향)을 따른 폭을 한정할 수 있다.
기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)과 수직 오버랩되는 복수의 공통 소스 라인(180)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 라인(180)의 양 측벽 상에는 절연 스페이서(182)가 배치될 수 있다. 예를 들어, 절연 스페이서(182)는 복수의 제1 게이트 전극(122)과 공통 소스 라인(180) 사이에 및 복수의 제2 게이트 전극(132)과 공통 소스 라인(180) 사이에 배치될 수 있다.
예시적인 실시예들에서, 복수의 공통 소스 라인(180)은 기판(110)의 상면보다 낮은 레벨까지 연장될 수 있다. 도 3에는 복수의 공통 소스 라인(180)의 상면이 제2 게이트 스택(130S)의 상면과 동일한 레벨에 배치된 것이 예시적으로 도시되었으나, 이와는 달리 복수의 공통 소스 라인(180)의 상면이 제2 게이트 스택(130S)의 상면보다 더 낮은 레벨에 배치되고, 복수의 공통 소스 라인(180) 상부에서 추가적인 절연층(도시 생략)이 복수의 워드 라인 컷 영역(WLC)을 채울 수도 있다.
공통 소스 라인(180) 아래의 기판(110) 내부에는 복수의 공통 소스 영역(112)이 제1 수평 방향(X 방향)을 따라 배치될 수 있다. 복수의 공통 소스 영역(112)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(112)은 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 복수의 공통 소스 영역(112)은 복수의 워드 라인 컷 영역(WLC)과 오버랩되는 위치에 배치될 수 있다.
도 3 및 도 4에 도시된 것과 같이, 복수의 채널 구조물(C150)은 메모리 셀 영역(MCR)에서 기판(110)의 상면으로부터 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(C150)은 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(C150)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(C150) 각각은 채널홀(C150H) 내에 배치될 수 있고, 제1 채널 부분(C150_1) 및 제2 채널 부분(C150_2)을 포함할 수 있다. 제1 채널 부분(C150_1)은 제1 게이트 스택(120S)을 관통하는 제1 채널홀 부분(C150H1) 내에 배치될 수 있다. 제2 채널 부분(C150_2)은 제2 게이트 스택(130S)을 관통하는 제2 채널홀 부분(C150H2) 내에 배치될 수 있다. 제2 채널 부분(C150_2)은 하단이 제1 채널 부분(C150_1)의 상단과 연결되도록 배치될 수 있다. 도 7에 도시된 것과 같이, 제1 채널 부분(C150_1)의 상단과 제2 채널 부분(C150_2)의 하단의 연결 부위에서 제1 채널 부분(C150_1)의 상단의 폭이 제2 채널 부분(C150_2)의 하단의 폭보다 더 작을 수 있고, 이에 따라 채널 구조물(C150)의 측벽 외측으로 돌출하는 단차부가 정의될 수 있다.
복수의 채널 구조물(C150) 각각은 게이트 절연층(152), 채널층(154), 매립 절연층(156), 및 도전 플러그(158)를 포함할 수 있다. 채널홀(C150H)의 내벽 상에 게이트 절연층(152)과 채널층(154)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(152)은 제2 채널홀 부분(C150H2)의 측벽과 제1 채널홀 부분(C150H1)의 측벽 상에 콘포말하게 배치될 수 있고, 채널층(154)이 게이트 절연층(152) 상에서 제2 채널홀 부분(C150H2)의 측벽과 제1 채널홀 부분(C150H1)의 측벽 형상을 따라 콘포말하게 배치될 수 있다. 채널층(154) 상에서 채널홀(C150H)의 잔류 공간을 채우는 매립 절연층(156)이 배치될 수 있다. 채널홀(C150H)의 상측에는 채널층(154)과 접촉하며 채널홀(C150H)의 입구(예를 들어, 제2 채널홀 부분(C150H2)의 상단)를 막는 도전 플러그(158)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(156)이 생략되고, 채널층(154)이 채널홀(C150H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
예시적인 실시예들에서, 채널층(154)은 채널홀(C150H)의 바닥부에서 기판(110)의 상면과 접촉하도록 배치될 수 있다. 이와는 달리, 채널홀(C150H)의 바닥부에서 기판(110) 상에 소정의 높이를 갖는 반도체층(도시 생략)이 더 형성되고, 채널층(154)이 상기 반도체층을 통해 기판(110)과 전기적으로 연결될 수도 있다.
도 7에 예시적으로 도시된 것과 같이, 게이트 절연층(152)은 채널층(154) 외측벽 상에 순차적으로 터널링 유전막(152A), 전하 저장막(152B), 및 블로킹 유전막(152C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(152)을 이루는 터널링 유전막(152A), 전하 저장막(152B), 및 블로킹 유전막(152C)의 상대적인 두께는 도 7에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(152A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(152B)은 채널층(154)으로부터 터널링 유전막(152A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(152C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 5 및 도 6에 예시적으로 도시된 것과 같이, 제1 채널홀 부분(C150H1)과 제2 채널홀 부분(C150H2)은 서로 다른 방향으로 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 예를 들어, 제1 채널홀 부분(C150H1)의 제1 채널홀 상단(CH1U)은 제1 수평 방향(X 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 제2 채널홀 부분(C150H2)의 제2 채널홀 상단(CH2U)은 제2 수평 방향(Y 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 또한 제2 채널홀 부분(C150H2)의 제2 채널홀 하단(CH2L)은 제1 수평 방향(X 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다.
여기서 제1 채널홀 상단(CH1U)은 최상부의 제1 게이트 전극(122)보다 더 높거나 동일한 레벨에 배치되는 제1 채널홀 부분(C150H1)의 일부분을 가리키고, 제2 채널홀 상단(CH2U)은 최상부의 제2 게이트 전극(132)보다 더 높거나 동일한 레벨에 배치되는 제2 채널홀 부분(C150H2)의 일부분을 가리키며, 제2 채널홀 하단(CH2L)은 최하부의 제2 게이트 전극(132)보다 더 낮거나 동일한 레벨에 배치되는 제2 채널홀 부분(C150H2)의 일부분을 가리킬 수 있다.
도 5에는 최상부의 제1 게이트 전극(122)과 동일한 레벨인 제1 수직 레벨(LV1), 최하부의 제2 게이트 전극(132)과 동일한 레벨인 제2 수직 레벨(LV2) 및 최상부의 제2 게이트 전극(132)과 동일한 레벨인 제3 수직 레벨(LV3)에서의 채널 구조물(C150)의 수평 단면들이 도시된다. 즉, 도 5에는 제1 수직 레벨(LV1)에서의 제1 채널홀 상단(CH1U)의 수평 단면(또는 제1 채널 부분(C150_1)의 수평 단면)과, 제2 수직 레벨(LV2)에서의 제2 채널홀 하단(CH2L)의 수평 단면(또는 제2 채널 부분(C150_2)의 수평 단면)과, 제3 수직 레벨(LV3)에서의 제2 채널홀 상단(CH2U)의 수평 단면(또는 제2 채널 부분(C150_2)의 수평 단면)이 개략적으로 도시되었다.
도 5에 도시된 것과 같이, 제1 수직 레벨(LV1)에서 제1 채널홀 상단(CH1U)은 제1 수평 방향(X 방향)을 따라 장축이 배열되고 제2 수평 방향(Y 방향)을 따라 단축이 배열되는 타원 형상의 수평 단면을 가질 수 있다. 제2 수직 레벨(LV2)에서 제2 채널홀 하단(CH2L)은 제1 수평 방향(X 방향)을 따라 장축이 배열되고 제2 수평 방향(Y 방향)을 따라 단축이 배열되는 타원 형상의 수평 단면을 가질 수 있다. 제3 수직 레벨(LV3)에서 제2 채널홀 상단(CH2U)은 제2 수평 방향(Y 방향)을 따라 장축이 배열되고 제1 수평 방향(X 방향)을 따라 단축이 배열되는 타원 형상의 수평 단면을 가질 수 있다.
도 6에는 제1 채널홀 부분(C150H1)과 제2 채널홀 부분(C150H2)의 연결 부분에서의 배치가 개략적으로 도시된다. 예를 들어, 제1 채널홀 부분(C150H1)의 제1 채널홀 상단(CH1U)은 제1 수평 방향(X 방향)을 따라 제1 폭(w11)을 가지며, 제2 수평 방향(Y 방향)을 따라 제2 폭(w12)을 가지고, 제2 폭(w12)이 제1 폭(w11)보다 더 작다. 타원 형상의 단면에 대하여 왜곡 비율(distortion ratio)을 제1 수평 방향(X 방향)의 폭에 대한 제2 수평 방향(Y 방향)의 폭으로 정의할 때, 이에 따라 제1 채널홀 상단(CH1U)의 왜곡 비율(즉, 제1 폭(w11)에 대한 제2 폭(w12)의 비율)은 약 1보다 더 작을 수 있다. 예를 들어, 제1 채널홀 상단(CH1U)의 왜곡 비율은 약 0.5 내지 약 1의 범위일 수 있으나 이에 한정되는 것은 아니다.
제2 채널홀 부분(C150H2)의 제2 채널홀 상단(CH2U)은 제1 수평 방향(X 방향)을 따라 제3 폭(w13)을 가지며, 제2 수평 방향(Y 방향)을 따라 제4 폭(w14)을 가지고, 제4 폭(w14)이 제3 폭(w13)보다 더 크다. 즉, 제2 채널홀 상단(CH2U)의 왜곡 비율(즉, 제3 폭(w13)에 대한 제4 폭(w14)의 비율)은 약 1보다 더 클 수 있다. 예를 들어, 제2 채널홀 상단(CH2U)의 왜곡 비율은 약 1 내지 약 2의 범위일 수 있으나 이에 한정되는 것은 아니다.
제2 채널홀 부분(C150H2)의 제2 채널홀 하단(CH2L)은 제1 수평 방향(X 방향)을 따라 제5 폭(w15)을 가지며, 제2 수평 방향(Y 방향)을 따라 제6 폭(w16)을 가지고, 제6 폭(w16)이 제5 폭(w15)보다 더 작다. 즉, 제2 채널홀 하단(CH2L)의 왜곡 비율(즉, 제5 폭(w15)에 대한 제6 폭(w16)의 비율)은 약 1보다 더 작을 수 있다. 예를 들어, 제2 채널홀 하단(CH2L)의 왜곡 비율은 약 0.5 내지 약 1의 범위일 수 있으나 이에 한정되는 것은 아니다. 제2 채널홀 하단(CH2L)의 제5 폭(w15)은 제1 채널홀 상단(CH1U)의 제1 폭(w11)보다 더 작고, 제2 채널홀 하단(CH2L)의 제6 폭(w16)은 제1 채널홀 상단(CH1U)의 제2 폭(w12)보다 더 작을 수 있다.
도 6에 도시된 것과 같이, 제2 채널홀 하단(CH2L)이 제1 채널홀 상단(CH1U)과 유사하게 약 1보다 더 작은 왜곡 비율을 가짐에 따라, 제2 채널홀 하단(CH2L)은 제1 채널홀 상단(CH1U)으로부터 실질적으로 균일한 이격 거리를 갖도록 배치될 수 있다. 예를 들어, 제2 채널홀 하단(CH2L)은 제1 채널홀 상단(CH1U)으로부터 제1 수평 방향(X 방향)을 따라 제1 수평 거리(Dovx)만큼 이격되어 배치되고, 제2 수평 방향(Y 방향)을 따라 제2 수평 거리(Dovy)만큼 이격되어 배치될 수 있다. 제2 수평 거리(Dovy)는 제1 수평 거리(Dovx)와 유사한 값을 가질 수 있다. 따라서 제1 채널홀 상단(CH1U)과 제2 채널홀 하단(CH2L)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 제2 채널홀 부분(C150H2)의 형성 공정에서의 제2 채널홀 부분(C150H2)의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 3에 도시된 것과 같이, 비트 라인 콘택(BLC)은 상부 절연층(160)을 관통하여 채널 구조물(C150)의 도전 플러그(158)와 접촉할 수 있고, 상부 절연층(160) 상에는 비트 라인 콘택(BLC)과 접촉하는 비트 라인(BL)이 제2 방향(Y 방향)으로 연장될 수 있다.
하나의 블록 내에서 최상부의 2개의 제2 게이트 전극(132)은 스트링 분리 절연층(174)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수 있다. 스트링 분리 절연층(174)은 최상부의 제2 절연층(134)의 상면과 동일한 레벨에서부터 2번째 최상부의 제2 게이트 전극(132)의 바닥면보다 낮은 레벨까지 연장되어, 최상부의 2개의 제2 게이트 전극(132)이 스트링 선택 라인 컷 영역(SSLC) 내에 배치된 스트링 분리 절연층(174)에 의해 각각 평면적으로 두 개의 부분들로 분리될 수 있다. 다른 실시예들에서, 도 3에 도시된 것과 달리, 스트링 분리 절연층(174)이 최상부의 제2 절연층(134)의 상면과 동일한 레벨에서부터 제2 게이트 스택(130S)의 상부로부터 최상부 제2 게이트 전극(132)의 바닥면보다 낮은 레벨까지 연장될 수도 있다.
연결 영역(CON)에서 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)이 연장되어 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 제1 게이트 전극(122) 및 복수의 제2 게이트 전극(132)은 기판(110)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 제1 게이트 전극(122) 및 제2 게이트 전극(132)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 제1 게이트 스택(120S) 부분 상에는 하부 커버 절연층(136)이 배치될 수 있고, 패드부(PAD)를 구성하는 제2 게이트 스택(130S) 부분 상에는 상부 커버 절연층(138)이 배치될 수 있다. 연결 영역(CON)에서 제1 게이트 전극(122) 또는 제2 게이트 전극(132)에 연결되는 패드 콘택(172)이 배치될 수 있다.
도 2에 도시된 것과 같이, 복수의 더미 채널 구조물(D150)은 연결 영역(CON)에서 기판(110)의 상면으로부터 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 더미 채널 구조물(D150)은 반도체 장치(100)의 제조 공정에서 반도체 장치(100)의 구조적 안정성을 확보하기 위하여 형성될 수 있다. 복수의 더미 채널 구조물(D150) 각각은 복수의 채널 구조물(C150)과 유사한 구조 및 형상을 가질 수 있다. 일부 예시들에서, 복수의 더미 채널 구조물(D150) 중 적어도 일부분은 복수의 채널 구조물(C150)보다 더 큰 폭을 가질 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
일반적으로 수직 방향으로 적층되는 게이트 전극의 개수가 증가함에 따라 채널홀을 그 전체 높이에 걸쳐 균일한 사이즈와 형상으로 형성하는 것이 어려워진다. 이에 따라 제1 게이트 스택(120S)과 제2 게이트 스택(130S)을 순서대로 형성하는 방법이 제안되었으나, 제2 게이트 스택(130S)을 관통하는 제2 채널홀 부분(C150H2)이 제1 게이트 스택(120S)을 관통하는 제1 채널홀 부분(C150H1) 상에 정확하게 랜딩하도록 제2 채널홀 부분(C150H2)을 정렬시키는 공정의 난이도가 매우 높다. 더욱이 워드 라인 컷 영역(WLC)에 인접한 채널홀(C150H)의 형성 공정에서 특정한 방향으로 식각이 적게 되는 현상(예를 들어 비대칭 식각 현상)이 발생할 때, 채널홀(C150H)은 그 최상부 형상과 바닥부 형상이 서로 다른 달라지는 비대칭 형상을 가질 수 있다.
그러나 전술한 예시적인 실시예들에 따른 반도체 장치(100)에서는, 제2 채널홀 부분(C150H2)의 제2 채널홀 상단(CH2U)이 제2 수평 방향(Y 방향)으로 장축을 갖는 타원 형상의 수평 단면을 가지며, 제1 채널홀 부분(C150H1)의 제1 채널홀 상단(CH1U)이 제1 수평 방향(X 방향)으로 장축을 갖는 타원 형상의 수평 단면을 갖는다. 따라서 제2 채널홀 부분(C150H2)이 비대칭 형상을 가지더라도(즉, 제2 채널홀 하단(CH2L)이 제1 수평 방향(X 방향)으로 장축을 갖는 타원 형상의 수평 단면을 가지더라도), 제1 채널홀 부분(C150H1)과 제2 채널홀 부분(C150H2)의 연결 부위에서 상대적으로 균일한 오버랩 마진이 확보될 수 있다. 따라서 제2 채널홀 부분(C150H2)의 형성 공정에서의 제2 채널홀 부분(C150H2)의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 평면도이다. 도 8에서는 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 연결 부분에서의 배치를 개략적으로 나타낸다. 도 8에서, 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 8을 참조하면, 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)은 서로 같은 방향으로 장축을 갖되 서로 다른 왜곡 비율을 갖는 타원 형상의 수평 단면을 가질 수 있다. 예를 들어, 제1 채널홀 상단(CH1UA)은 제2 수평 방향(Y 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 예를 들어 상기 장축의 길이는 제2 폭(w12a)에 대응될 수 있다. 제2 채널홀 상단(CH2UA)은 제2 수평 방향(Y 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 예를 들어 상기 장축의 길이는 제4 폭(w14a)에 대응될 수 있다. 또한 제2 채널홀 하단(CH2L)은 제2 수평 방향(Y 방향)을 따라 연장되는 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 예를 들어 상기 장축의 길이는 제6 폭(w16a)에 대응될 수 있다.
제1 채널홀 상단(CH1UA)의 왜곡 비율(즉, 제1 폭(w11a)에 대한 제2 폭(w12a)의 비율)은 약 1보다 더 클 수 있다. 제2 채널홀 상단(CH2UA)의 왜곡 비율(즉, 제3 폭(w13a)에 대한 제4 폭(w14a)의 비율)은 약 1보다 더 클 수 있고, 제1 채널홀 상단(CH1UA)의 왜곡 비율보다 더 클 수 있다. 또한 제2 채널홀 하단(CH2LA)의 왜곡 비율(즉, 제5 폭(w15a)에 대한 제6 폭(w16a)의 비율)은 약 1보다 더 클 수 있고, 제1 채널홀 상단(CH1UA)의 왜곡 비율과 유사한 값을 가질 수 있다.
도 8에는 제1 채널홀 상단(CH1UA)과 제2 채널홀 하단(CH2LA)이 각각 제2 수평 방향(Y 방향)을 따라 연장되는 장축을 갖는 것으로 예시적으로 도시되었다. 다른 실시예들에서, 도 8에 도시된 것과 달리, 제1 채널홀 상단(CH1UA)과 제2 채널홀 하단(CH2LA) 각각은 제2 수평 방향(Y 방향)에 대하여 약 0 내지 45˚의 범위로 기울어진 장축을 가질 수 있다. 또한 제2 채널홀 하단(CH2LA)의 장축은 제1 채널홀 상단(CH1UA)의 장축에 대하여 약 0 내지 45˚기울어질 수도 있다.
전술한 예시적인 실시예들에 따르면, 제2 채널홀 하단(CH2LA)은 제1 채널홀 상단(CH1UA)로부터 제1 수평 방향(X 방향)을 따라 제1 수평 거리(Dovx)만큼 이격되어 배치되고, 제2 수평 방향(Y 방향)을 따라 제2 수평 거리(Dovy)만큼 이격되어 배치될 수 있다. 제2 수평 거리(Dovy)는 제1 수평 거리(Dovx)와 유사한 값을 가질 수 있다. 따라서 제1 채널홀 상단(CH1UA)와 제2 채널홀 하단(CH2LA)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 제2 채널홀 부분(C150H2)의 형성 공정에서의 제2 채널홀 부분(C150H2)의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 9는 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 평면도이다. 도 9에서는 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 연결 부분에서의 배치를 개략적으로 나타낸다. 도 9에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 9를 참조하면, 제2 채널홀 상단(CH2UB)은 제2 수평 방향(Y 방향)을 따라 장축을 갖는 타원 형상의 수평 단면을 가질 수 있고, 제1 채널홀 상단(CH1UB)은 실질적으로 원형인 수평 단면을 가질 수 있다. 또한 제2 채널홀 하단(CH2LB)은 실질적으로 원형인 수평 단면을 가질 수 있다.
제1 채널홀 상단(CH1UB)의 왜곡 비율(즉, 제1 폭(w11b)에 대한 제2 폭(w12b)의 비율)은 약 1의 값을 가질 수 있다. 제2 채널홀 상단(CH2UB)의 왜곡 비율(즉, 제3 폭(w13b)에 대한 제4 폭(w14b)의 비율)은 약 1보다 더 클 수 있고, 제2 채널홀 상단(CH2UB)의 왜곡 비율은 제1 채널홀 상단(CH1UB)의 왜곡 비율보다 더 클 수 있다. 제2 채널홀 하단(CH2LB)의 왜곡 비율(즉, 제5 폭(w15b)에 대한 제6 폭(w16b)의 비율)은 약 1의 값을 가질 수 있다.
제2 채널홀 하단(CH2LB)은 제1 채널홀 상단(CH1UB)으로부터 제1 수평 방향(X 방향)을 따라 제1 수평 거리(Dovx)만큼 이격되어 배치되고, 제2 수평 방향(Y 방향)을 따라 제2 수평 거리(Dovy)만큼 이격되어 배치될 수 있다. 제2 수평 거리(Dovy)는 제1 수평 거리(Dovx)와 유사한 값을 가질 수 있다. 따라서 제1 채널홀 상단(CH1UB)과 제2 채널홀 하단(CH2LB)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 제2 채널홀 부분(C150H2)의 형성 공정에서의 제2 채널홀 부분(C150H2)의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
일부 예시적인 실시예들에서, 복수의 채널 구조물(C150) 중 적어도 하나는 도 6에 도시된 것과 같은 수평 단면 형상을 가질 수 있고, 복수의 채널 구조물(C150) 중 다른 하나는 도 8 또는 도 9에 도시된 것과 같은 수평 단면을 가질 수 있다.
예를 들어, 워드 라인 컷 영역(WLC)에 인접하게 위치하는 제1 채널 구조물(C150)은 도 6에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면을 가질 수 있다. 또한 워드 라인 컷 영역(WLC)으로부터 상대적으로 멀리 떨어진 위치에 위치하는 제2 채널 구조물(C150)은 도 8에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면 또는 도 9에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면을 가질 수 있다.
또 다른 예를 들어, 메모리 셀 영역(MCR)의 에지 부분에 인접하게 위치하는 제1 채널 구조물(C150)은 도 6에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면을 가질 수 있다. 또한 메모리 셀 영역(MCR)의 에지 부분으로부터 상대적으로 멀리 떨어진 위치에 위치하는 제2 채널 구조물(C150)은 도 8에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면 또는 도 9에 도시된 것과 같은 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 수평 단면을 가질 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 11은 제2 채널 부분(C150_2)과 제3 채널 부분(C150_3)의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이고, 도 12는 제1 채널 부분(C150_1)과 제2 채널 부분(C150_2)의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다. 도 10 내지 도 12에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10 내지 도 12를 참조하면, 반도체 장치(100C)는 기판(110) 상에 순차적으로 적층된 제1 게이트 스택(120S), 제2 게이트 스택(130S), 및 제3 게이트 스택(140S)을 포함할 수 있다. 제3 게이트 스택(140S)은 제2 게이트 스택(130S) 상에 교대로 배치되는 복수의 제3 게이트 전극(142)과 복수의 제3 절연층(144)을 포함할 수 있다.
복수의 채널 구조물(C150)은 제1 채널 부분(C150_1), 제2 채널 부분(C150_2), 및 제3 채널 부분(C150_3)을 포함할 수 있다. 제1 게이트 스택(120S)을 관통하는 제1 채널홀 부분(C150H1) 내에 제1 채널 부분(C150_1)이 배치되고, 제2 게이트 스택(130S)을 관통하는 제2 채널홀 부분(C150H2) 내에 제2 채널 부분(C150_2)이 배치되고, 제3 게이트 스택(140S)을 관통하는 제3 채널홀 부분(C150H3) 내에 제3 채널 부분(C150_3)이 배치될 수 있다.
도 11에는 최하부의 제3 게이트 전극(142)과 동일한 제4 수직 레벨(LV4)에서의 제3 채널홀 부분(C150H3)의 제3 채널홀 하단(CH3L)의 수평 단면과, 최상부의 제3 게이트 전극(142)과 동일한 제5 수직 레벨(LV5)에서의 제3 채널홀 부분(C150H3)의 제3 채널홀 상단(CH3U)의 수평 단면이 함께 도시된다.
예시적인 실시예들에서, 제3 채널홀 상단(CH3U)은 제2 수평 방향(Y 방향)을 따라 장축을 갖는 타원 형상의 수평 단면을 가질 수 있고, 제3 채널홀 하단(CH3L) 및 제2 채널홀 상단(CH2U)은 제2 수평 방향(Y 방향)을 따라 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 또한 제3 채널홀 상단(CH3U)의 왜곡 비율은 제3 채널홀 하단(CH3L)의 왜곡 비율보다 더 클 수 있고, 제2 채널홀 상단(CH2U)의 왜곡 비율보다 더 클 수 있다.
예를 들어, 제3 채널홀 상단(CH3U)의 제1 수평 방향(X 방향)을 따른 폭(w21c)은 제3 채널홀 상단(CH3U)의 제2 수평 방향(Y 방향)을 따른 폭(w22c)보다 더 작을 수 있다. 또한 제3 채널홀 하단(CH3L)의 제1 수평 방향(X 방향)을 따른 폭(w23c)은 제3 채널홀 하단(CH3L)의 제2 수평 방향(Y 방향)을 따른 폭(w24c)보다 더 작을 수 있다. 제2 채널홀 상단(CH2U)의 제1 수평 방향(X 방향)을 따른 폭(w13c)은 제2 채널홀 상단(CH2U)의 제2 수평 방향(Y 방향)을 따른 폭(w14c)보다 더 작을 수 있다.
도 12에는 최하부의 제2 게이트 전극(132)과 동일한 제2 수직 레벨(LV2)에서의 제2 채널홀 부분(C150H2)의 제2 채널홀 하단(CH2L)의 수평 단면과, 최상부의 제1 게이트 전극(122)과 동일한 제1 수직 레벨(LV1)에서의 제1 채널홀 부분(C150H1)의 제1 채널홀 상단(CH1U)의 수평 단면이 함께 도시된다.
예시적인 실시예들에서, 제2 채널홀 하단(CH2L)은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상의 수평 단면을 가질 수 있고, 제1 채널홀 상단(CH1U)은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 또한 제2 채널홀 상단(CH2U)의 왜곡 비율은 제2 채널홀 하단(CH2L)의 왜곡 비율보다 더 클 수 있다.
예를 들어, 제1 채널홀 상단(CH1U)의 제1 수평 방향(X 방향)을 따른 폭(w11c)은 제1 채널홀 상단(CH1U)의 제2 수평 방향(Y 방향)을 따른 폭(w12c)보다 더 클 수 있다. 또한 제2 채널홀 하단(CH2L)의 제1 수평 방향(X 방향)을 따른 폭(w15c)은 제2 채널홀 하단(CH2L)의 제2 수평 방향(Y 방향)을 따른 폭(w15c)보다 더 클 수 있다.
전술한 예시적인 실시예들에 따르면, 제1 채널홀 상단(CH1U)과 제2 채널홀 하단(CH2L)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 또한 제2 채널홀 상단(CH2U)과 제3 채널홀 하단(CH3L)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있다. 따라서 제2 채널홀 부분(C150H2) 및 제3 채널홀 부분(C150H3)의 형성 공정에서의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 단면도이다. 도 14는 하부 패드 콘택(172L)과 상부 패드 콘택(172U)의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다. 도 13 및 도 14에서, 도 1 내지 도 12에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 13 및 도 14를 참조하면, 패드 콘택(172D)은 하부 패드 콘택(172L)과 상부 패드 콘택(172L)을 포함할 수 있다. 하부 패드 콘택(172L)은 하부 커버 절연층(136)을 관통하는 하부 콘택홀(172H1) 내에 배치되고, 상부 패드 콘택(172U)은 상부 커버 절연층(138) 및 상부 절연층(160)을 관통하는 상부 콘택홀(172H2) 내에 배치될 수 있다.
도 14에는 하부 콘택홀(172H1)의 제1 수직 레벨(LV1)에서의 수평 단면이 상부 콘택홀(172H2)의 제2 수직 레벨(LV2)에서의 수평 단면 및 제6 수직 레벨(LV6)에서의 수평 단면과 함께 비교되어 도시된다. 여기에서 제6 수직 레벨(LV6)은 상부 패드 콘택(172U) 상면과 동일한 레벨일 수 있다. 상부 콘택홀(172H2)의 제6 수직 레벨(LV6)에서의 수평 단면은 제2 수평 방향(Y 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있고, 상부 콘택홀(172H2)의 제2 수직 레벨(LV2)에서의 수평 단면은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있고, 하부 콘택홀(172H1)의 제1 수직 레벨(LV1)에서의 수평 단면은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있다.
다른 실시예들에서, 하부 콘택홀(172H1) 및 상부 콘택홀(172H2)의 수평 단면은 도 8 또는 도 9에 도시된 제1 채널 부분(C150_1) 및 제2 채널 부분(C150_2) 각각의 수평 단면과 유사할 수도 있다.
예시적인 실시예들에 따르면, 하부 콘택홀(172H1) 및 상부 콘택홀(172H2)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 따라서 상부 콘택홀(172H2)의 형성 공정에서의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치(200)의 대표적인 구성을 나타내는 평면도이다. 도 16은 도 15의 A3-A3' 선을 따른 단면도이다. 도 17은 하부 관통 전극(270L)과 상부 관통 전극(270U)의 연결 부분에서의 배치를 개략적으로 나타내는 평면도이다. 도 15 내지 도 17에서, 도 1 내지 도 14에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 15 내지 도 17을 참조하면, 메모리 셀 영역(MCR)의 일 측에 연결 영역(CON2)이 배치될 수 있고, 주변회로 영역(PERI2)은 메모리 셀 영역(MCR) 및 연결 영역(CON2)보다 낮은 수직 레벨에 형성될 수 있다. 연결 영역(CON2)은 메모리 셀 영역(MCR)과, 이보다 낮은 수직 레벨에 배치되는 주변회로 영역(PERI2) 사이의 전기적 연결을 위한 복수의 관통 전극(270)이 배치되는 영역일 수 있다. 도 15에는 하나의 연결 영역(CON2)이 도시되었으나, 이와는 달리 복수의 연결 영역(CON2)이 메모리 셀 영역(MCR)에 의해 포위되도록 배치될 수 있다.
기판(110)보다 낮은 수직 레벨에 하부 기판(210)이 배치될 수 있다. 하부 기판(210)에는 소자 분리막(222)에 의해 활성 영역(도시 생략)이 정의될 수 있고, 상기 활성 영역 상에 복수의 구동 트랜지스터(230T)가 형성될 수 있다. 복수의 구동 트랜지스터(230T)는 구동 회로 게이트 구조물(232)과, 구동 회로 게이트 구조물(232)의 양 측의 하부 기판(210) 일부분에 배치되는 불순물 영역(212)을 포함할 수 있다.
하부 기판(210) 상에는 복수의 배선층(242)과, 복수의 배선층(242) 각각 사이 또는 복수의 배선층(242)과 구동 트랜지스터(230T) 사이를 연결하는 복수의 콘택 플러그(244)와, 복수의 배선층(242)보다 높은 수직 레벨에 배치되는 주변회로 배선층(246)이 배치될 수 있다. 또한 하부 기판(210) 상에는 복수의 배선층(242), 복수의 콘택 플러그(244), 및 주변회로 배선층(246)을 커버하는 하부 층간 절연막(250)이 배치될 수 있고, 하부 층간 절연막(250) 상에 기판(110)이 배치될 수 있다.
기판(110) 상에는 제1 반도체층(162)과 제2 반도체층(164)이 순차적으로 배치될 수 있고 제2 반도체층(164) 상에 제1 게이트 스택(120S)과 제2 게이트 스택(130S)이 순차적으로 배치될 수 있다.
예시적인 실시예들에서, 제1 반도체층(162)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있고, 제2 반도체층(164)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 제1 반도체층(162)은 공통 소스 라인 연장 영역(common source line extension region)으로 작용하며, 도 1의 공통 소스 라인(CSL)에 대응되는 일부분일 수 있다. 제2 반도체층(164)은 제1 반도체층(162) 형성을 위한 희생층의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다. 공통 소스 라인(180)은 제1 반도체층(162)과 연결될 수 있다.
복수의 채널 구조물(C150) 및 복수의 더미 채널 구조물(D150)은 제1 반도체층(162) 및 제2 반도체층(164)을 관통하여 기판(110)과 접촉할 수 있다. 도 16에 도시된 것과 같이, 제1 반도체층(162)과 동일한 레벨에서 게이트 절연층(152) 부분이 제거되고 채널층(154)이 제1 반도체층(162)의 연장부(162E)와 접촉할 수 있다. 게이트 절연층(152)이 채널층(154)의 바닥면을 둘러싸므로, 채널층(154)은 기판(110)과 직접 접촉하는 대신 제1 반도체층(162)을 통해 공통 소스 라인(180)과 전기적으로 연결될 수 있다.
연결 영역(CON2)에서 기판(110), 제1 게이트 스택(120S) 및 제2 게이트 스택(130S)을 관통하는 개구부(260H) 내에 절연 구조물(260)이 배치될 수 있다. 절연 구조물(260)은 하부 절연층(260L)과 상부 절연층(260U)을 포함할 수 있고, 하부 절연층(260L)은 제1 게이트 스택(120S)의 상면과 동일한 레벨에 배치되는 상면을 가지며, 상부 절연층(260U)은 제2 게이트 스택(130S)과 동일한 레벨에 배치되는 상면을 가질 수 있다.
복수의 관통 전극(270)은 절연 구조물(260)을 관통하여 주변회로 배선층(246)에 연결될 수 있다. 복수의 관통 전극(270) 각각은 하부 관통 전극(270L) 및 상부 관통 전극(270U)을 포함할 수 있다. 하부 관통 전극(270L)은 하부 절연층(260L)을 관통하는 하부 관통홀(270H1) 내에 배치될 수 있고, 하부 층간 절연막(250) 상면보다 낮은 레벨까지 연장되어 주변회로 배선층(246)에 연결될 수 있다. 상부 관통 전극(270U)은 상부 절연층(260U)을 관통하는 상부 관통홀(270H2) 내에 배치될 수 있고, 하부 관통 전극(270L)과 연결될 수 있다.
도 17에는 하부 관통홀(270H1)의 제1 수직 레벨(LV1)에서의 수평 단면이 상부 관통홀(270H2)의 제2 수직 레벨(LV2)에서의 수평 단면 및 제3 수직 레벨(LV3)에서의 수평 단면과 함께 비교되어 도시된다. 상부 관통홀(270H2)의 제3 수직 레벨(LV3)에서의 수평 단면은 제2 수평 방향(Y 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있고, 상부 관통홀(270H2)의 제2 수직 레벨(LV2)에서의 수평 단면은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있고, 하부 관통홀(270H1)의 제1 수직 레벨(LV1)에서의 수평 단면은 제1 수평 방향(X 방향)을 따라 장축을 갖는 타원 형상을 가질 수 있다.
다른 실시예들에서, 하부 관통홀(270H1) 및 상부 관통홀(270H2)의 수평 단면은 도 8 또는 도 9에 도시된 제1 채널 부분(C150_1) 및 제2 채널 부분(C150_2) 각각의 수평 단면과 유사할 수도 있다.
예시적인 실시예들에 따르면, 하부 관통홀(270H1) 및 상부 관통홀(270H2)의 연결 부위에서 모든 방향을 따라 상대적으로 균일한 오버랩 마진이 확보될 수 있고, 따라서 상부 관통홀(270H2)의 형성 공정에서의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
도 18a 내지 도 22b는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 공정 순서에 따라 도시한 개략도들이다. 구체적으로, 도 18a, 19a, 20, 21, 및 22a는 도 2의 A1-A1' 선을 따른 단면에 대응하는 단면도들이며, 도 18b, 19b, 및 22b는 도 2의 A2-A2' 선을 따른 단면에 대응하는 단면도들이며, 도 18c는 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 19c는 제2 수직 레벨(LV2) 및 제3 수직 레벨(LV3)에서의 수평 단면도들이다. 도 18a 내지 도 22b에서, 도 1 내지 도 17에서와 동일한 참조부호는 동일한 구성요소를 의미한다.
도 18a 내지 도 18c를 참조하면, 기판(110)의 상면 상에 복수의 제1 절연층(124)과 복수의 제1 희생층(322)을 교대로 형성함에 의해 제1 몰드 스택(320S)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 제1 절연층(124)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 제1 희생층(322)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 연결 영역(CON)에서 제1 몰드 스택(320S)을 순차적으로 패터닝함에 의해 제1 패드부(PAD1)를 형성할 수 있다. 예시적인 실시예들에서, 제1 패드부(PAD1)는 제1 수평 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
이후, 제1 패드부(PAD1)를 커버하는 하부 커버 절연층(136)을 형성할 수 있다. 하부 커버 절연층(136)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
이후, 제1 몰드 스택(320S) 상에 개구부(310H)를 구비하는 마스크 패턴(310)을 형성할 수 있다. 마스크 패턴(310)을 식각 마스크로 사용하여 제1 몰드 스택(320S)을 패터닝하여 제1 채널홀 부분(C150H1)을 형성할 수 있다.
도 18c에 도시된 것과 같이, 제1 채널홀 부분(C150H1)의 제1 채널홀 상단(CH1U)은 제1 수평 방향(X 방향)으로 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다.
도 19a 내지 도 19c를 참조하면, 제1 채널홀 부분(C150H1) 내부를 채우는 보호층(325)을 형성할 수 있다. 일부 예시들에서, 제1 채널홀 부분(C150H1)을 도전 물질로 채운 후에 제1 몰드 스택(320S)의 상면이 노출될 때까지 상기 도전 물질의 상부를 평탄화하여 보호층(325)을 형성할 수 있다. 보호층(325)은 금속, 폴리실리콘, 비정질 카본, SOH (spin on hardmask) 물질 중 적어도 하나를 이용하여 형성할 수 있다.
이후, 제1 몰드 스택(320S) 상에 복수의 제2 절연층(134)과 복수의 제2 희생층(332)을 교대로 형성함에 의해 제2 몰드 스택(330S)을 형성할 수 있다. 예시적인 실시예들에서, 복수의 제2 절연층(134)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 제2 희생층(332)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 연결 영역(CON)에서 제2 몰드 스택(330S)을 순차적으로 패터닝함에 의해 제2 패드부(PAD2)를 형성할 수 있다. 예시적인 실시예들에서, 제2 패드부(PAD2)는 제1 수평 방향(X 방향)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
이후, 제2 패드부(PAD2)를 커버하는 상부 커버 절연층(138)을 형성할 수 있다. 상부 커버 절연층(138)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
이후, 제2 몰드 스택(330S) 상에 개구부(315H)를 구비하는 마스크 패턴(315)을 형성할 수 있다. 마스크 패턴(315)을 식각 마스크로 사용하여 제2 몰드 스택(330S)을 패터닝하여 제2 채널홀 부분(C150H2)을 형성할 수 있다.
도 19c에 도시된 것과 같이, 제2 채널홀 부분(C150H2)의 제2 채널홀 상단(CH2U)은 제2 수평 방향(Y 방향)으로 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다. 한편, 제2 채널홀 부분(C150H2)의 제2 채널홀 하단(CH2L)은 제1 수평 방향(X 방향)으로 장축을 갖는 타원 형상의 수평 단면을 가질 수 있다.
일부 예시들에서, 워드 라인 컷 영역(WLC)에 인접한 제2 채널홀 부분(C150H2)의 형성 공정에서 특정한 방향으로 식각이 적게 되는 현상(예를 들어 비대칭 식각 현상)이 발생할 수 있다. 이러한 경우에, 제2 채널홀 부분(C150H2)은 제2 채널홀 상단(CH2U)의 수평 단면 형상이 제2 채널홀 하단(CH2L)의 수평 단면 형상과 달라지는 비대칭 형상을 가질 수 있다.
한편, 제2 채널홀 하단(CH2L)은 제1 채널홀 상단(CH1U)과 유사한 타원 형상의 수평 단면을 가질 수 있고, 제2 채널홀 하단(CH2L)과 제1 채널홀 상단(CH1U) 사이의 오버랩 마진이 모든 방향에 따라 상대적으로 균일할 수 있다. 이에 따라 제1 채널홀 상단(CH1U)의 영역 내에 제2 채널홀 하단(CH2L)이 정확하게 랜딩할 수 있고 만약 제2 채널홀 하단(CH2L)과 제1 채널홀 상단(CH1U)의 오정렬 또는 접합 불량이 방지될 수 있다.
도 20을 참조하면, 제1 채널홀 부분(C150H1) 내에 형성된 보호층(325)(도 19a 참조)을 제거할 수 있다.
이후 제1 채널홀 부분(C150H1) 및 제2 채널홀 부분(C150H2) 내벽 상에 게이트 절연층(152), 채널층(154), 매립 절연층(156) 및 도전 플러그(158)를 포함하는 채널 구조물(C150)을 형성할 수 있다.
도 21을 참조하면, 제2 몰드 스택(330S) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제2 몰드 스택(330S) 및 제1 몰드 스택(320S)의 일부분을 제거하여 워드 라인 컷 영역(WLC)를 형성할 수 있다. 워드 라인 컷 영역(WLC)의 바닥부에 기판(110)의 상면이 노출될 수 있다.
이후, 워드 라인 컷 영역(WLC)의 측벽에 노출된 복수의 제1 희생층(322) 및 복수의 제2 희생층(332)을 제거하여, 제1 희생층(322)이 제거된 위치에 제1 게이트 공간(122S)을 형성하고 제2 희생층(332)이 제거된 위치에 제2 게이트 공간(132S)을 형성할 수 있다. 예시적인 실시예들에서, 제1 희생층(322) 및 제2 희생층(332)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다.
도 22a 및 도 22b를 참조하면, 워드 라인 컷 영역(WLC)과 제1 게이트 공간(122S) 및 제2 게이트 공간(132S)을 금속 물질로 채우고, 워드 라인 컷 영역(WLC) 내의 상기 금속 물질을 제거하여, 제1 몰드 스택(320S)(도 21 참조)의 절연층(124) 사이에 제1 게이트 전극(122)을 형성하고 제2 몰드 스택(330S)(도 21 참조)의 절연층(134) 사이에 제2 게이트 전극(132)을 형성할 수 있다.
워드 라인 컷 영역(WLC)을 통해 기판(110) 내부에 불순물을 주입하여 워드 라인 컷 영역(WLC) 하부의 기판(110) 부분에 공통 소스 영역(112)을 형성할 수 있다.
이후 워드 라인 컷 영역(WLC) 측벽 상에 각각 절연 스페이서(182)와 공통 소스 라인(180)을 형성할 수 있다.
이후 메모리 셀 영역(MCR)에서 최상부 2개의 제2 게이트 전극(132)의 일부분을 제거하여 상기 제거된 부분을 절연 물질로 채움으로써 스트링 분리 절연층(174)을 형성할 수 있다. 다른 실시예들에서, 스트링 분리 절연층(174)은 워드 라인 컷 영역(WLC)을 형성하기 전에 최상부 2개의 제2 희생층(332)의 일부분을 제거한 후에 형성될 수도 있다.
도 3을 다시 참조하면, 최상부의 제2 절연층(134) 상에 상부 절연층(160)을 형성하고, 상부 절연층(160)을 관통하여 채널 구조물(C150)과 전기적으로 연결되는 비트라인 콘택(BLC)을 더 형성할 수 있다. 이후, 상부 절연층(160) 상에 비트라인 콘택(BLC)과 연결되며 제2 방향(Y 방향)으로 연장되는 비트 라인(BL)을 더 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
예시적인 실시예들에 따르면, 제2 채널홀 부분(C150H2)이 비대칭 형상으로 형성되더라도, 제1 채널홀 부분(C150H1)과 제2 채널홀 부분(C150H2)의 연결 부위에서 상대적으로 균일한 오버랩 마진이 확보될 수 있다. 따라서 제2 채널홀 부분(C150H2)의 형성 공정에서의 제2 채널홀 부분(C150H2)의 오정렬에 의한 공정 불량이 방지되거나 감소될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치
120S: 제1 게이트 스택
130S: 제2 게이트 스택 C150: 채널 구조물
C150_1: 제1 채널 부분 C150_2: 제2 채널 부분
C150H1: 제1 채널홀 부분 C150H2: 제2 채널홀 부분
CH1U: 제1 채널홀 상단 CH2L: 제2 채널홀 하단
CH2U: 제2 채널홀 상단
130S: 제2 게이트 스택 C150: 채널 구조물
C150_1: 제1 채널 부분 C150_2: 제2 채널 부분
C150H1: 제1 채널홀 부분 C150H2: 제2 채널홀 부분
CH1U: 제1 채널홀 상단 CH2L: 제2 채널홀 하단
CH2U: 제2 채널홀 상단
Claims (20)
- 기판 상에 배치되며, 교대로 배치되는 복수의 제1 게이트 전극과 복수의 제1 절연층을 포함하는 제1 게이트 스택;
상기 제1 게이트 스택 상에 배치되며, 교대로 배치되는 복수의 제2 게이트 전극과 복수의 제2 절연층을 포함하는 제2 게이트 스택;
상기 제1 게이트 스택과 상기 제2 게이트 스택을 관통하며 상기 기판의 상면에 평행한 제1 방향과 제2 방향으로 이격되어 배치되는 복수의 채널홀 내에 배치되는 복수의 채널 구조물을 포함하고,
상기 복수의 채널홀 각각은 상기 제1 게이트 스택을 관통하는 제1 채널홀 부분과 상기 제2 게이트 스택을 관통하는 제2 채널홀 부분을 포함하고,
상기 제1 채널홀 부분의 제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 상기 제2 방향에 따른 제2 폭의 비율은, 상기 제2 채널홀 부분의 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작은 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제2 채널홀 부분의 제2 채널홀 하단의 상기 제1 방향에 따른 제5 폭에 대한 상기 제2 방향에 따른 제6 폭의 비율은, 상기 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작은 것을 특징으로 하는 반도체 장치. - 제2항에 있어서,
상기 제2 채널홀 하단의 상기 제1 방향에 따른 상기 제5폭은 상기 제1 채널홀 상단의 상기 제1 방향에 따른 상기 제1 폭보다 더 작고, 상기 제2 채널홀 하단의 상기 제2 방향에 따른 상기 제6 폭은 상기 제1 채널홀 상단의 상기 제2 방향에 따른 상기 제2 폭보다 더 작은 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 게이트 스택과 상기 제2 게이트 스택을 관통하여 상기 제1 방향으로 연장되는 워드 라인 컷 영역 내에 배치되는 공통 소스 라인을 더 포함하는 반도체 장치. - 제1항에 있어서,
상기 제2 채널홀 상단은 상기 복수의 제2 게이트 전극 중 최상부의 제2 게이트 전극과 동일한 수직 레벨에서 타원 형상의 수평 단면을 가지며,
상기 타원 형상의 장축의 길이는 상기 제4 폭에 대응되고, 상기 타원 형상의 단축의 길이는 상기 제3 폭에 대응되는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 채널홀 상단은 상기 복수의 제1 게이트 전극 중 최상부의 제1 게이트 전극과 동일한 수직 레벨에서 타원 형상의 수평 단면을 가지며,
상기 타원 형상의 장축의 길이는 상기 제1 폭에 대응되고, 상기 타원 형상의 단축의 길이는 상기 제2 폭에 대응되는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제1 채널홀 상단은 상기 복수의 제1 게이트 전극 중 최상부의 제1 게이트 전극과 동일한 수직 레벨에서 타원 형상의 수평 단면을 가지며,
상기 타원 형상의 장축의 길이는 상기 제2 폭에 대응되고, 상기 타원 형상의 단축의 길이는 상기 제1 폭에 대응되는 것을 특징으로 하는 반도체 장치. - 제2항에 있어서,
상기 제1 채널홀 상단은 상기 복수의 제1 게이트 전극 중 최상부의 제1 게이트 전극과 동일한 수직 레벨에서 원형 형상의 수평 단면을 가지며,
상기 제2 채널홀 하단은 상기 복수의 제2 게이트 전극 중 최하부의 제2 게이트 전극과 동일한 수직 레벨에서 원형 형상의 수평 단면을 갖는 것을 특징으로 하는 반도체 장치. - 제1항에 있어서,
상기 제2 게이트 스택 상에 배치되며, 교대로 배치되는 복수의 제3 게이트 전극과 복수의 제3 절연층을 포함하는 제3 게이트 스택을 더 포함하고,
상기 복수의 채널홀 각각은 상기 제1 게이트 스택을 관통하는 상기 제1 채널홀 부분, 상기 제2 게이트 스택을 관통하는 상기 제2 채널홀 부분 및 상기 제3 게이트 스택을 관통하는 제3 채널홀 부분을 포함하는 것을 특징으로 하는 반도체 장치. - 기판 상에 배치되며, 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제1 게이트 전극;
상기 복수의 제1 게이트 전극 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제2 게이트 전극;
상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극을 관통하는 복수의 채널홀 내에 배치되는 복수의 채널 구조물; 및
상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극의 일 측에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인 영역;을 포함하고,
상기 복수의 채널홀 각각은 상기 복수의 제1 게이트 전극을 관통하는 제1 채널홀 부분과 상기 복수의 제2 게이트 전극을 관통하는 제2 채널홀 부분을 포함하고,
상기 제1 채널홀 부분의 제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 제2 방향에 따른 제2 폭의 비율은, 상기 제2 채널홀 부분의 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작은 것을 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 제1 채널홀 상단의 상기 제1 폭에 대한 상기 제2 폭의 비율은 0.5 내지 1의 범위이고, 상기 제2 채널홀 상단의 상기 제3 폭에 대한 상기 제4 폭의 비율은 1 내지 2의 범위인 것을 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 복수의 채널 구조물은 최상부의 제1 게이트 전극과 동일한 레벨에서의 제1 수평 단면과, 최상부의 제2 게이트 전극과 동일한 레벨에서의 제2 수평 단면을 포함하고,
상기 제1 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 가지고, 상기 제2 수평 단면은 상기 제2 방향으로 장축을 갖는 타원 형상을 갖는 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 복수의 채널 구조물은 최하부의 제2 게이트 전극과 동일한 레벨에서 제3 수평 단면을 포함하고,
상기 제3 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 갖는 것을 특징으로 하는 특징으로 하는 반도체 장치. - 제10항에 있어서,
상기 복수의 채널 구조물은 최상부의 제1 게이트 전극과 동일한 레벨에서의 제1 수평 단면과, 최상부의 제2 게이트 전극과 동일한 레벨에서의 제2 수평 단면을 포함하고,
상기 제1 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 가지고, 상기 제2 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 갖는 특징으로 하는 반도체 장치. - 기판 상에 배치되며, 상기 기판의 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제1 게이트 전극;
상기 복수의 제1 게이트 전극 상에 배치되며, 상기 기판의 상기 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제2 게이트 전극;
상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극을 관통하는 복수의 채널홀 내에 배치되는 복수의 채널 구조물; 및
상기 복수의 제1 게이트 전극과 상기 복수의 제2 게이트 전극의 일 측에서 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 공통 소스 라인;을 포함하고,
상기 복수의 채널 구조물은 최상부의 제1 게이트 전극과 동일한 레벨에서의 제1 수평 단면과, 최상부의 제2 게이트 전극과 동일한 레벨에서의 제2 수평 단면을 포함하고,
상기 제1 수평 단면은 상기 제1 방향으로 장축을 갖는 타원 형상을 가지고, 상기 제2 수평 단면은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 장축을 갖는 타원 형상을 갖는 것을 특징으로 하는 반도체 장치. - 제15항에 있어서,
상기 복수의 채널 구조물은 최하부의 제2 게이트 전극과 동일한 레벨에서 제3 수평 단면을 포함하고,
상기 제3 수평 단면은 상기 제2 방향으로 장축을 갖는 타원 형상을 갖는 것을 특징으로 하는 반도체 장치. - 제15항에 있어서,
상기 복수의 채널홀 각각은 상기 복수의 제1 게이트 전극을 관통하는 제1 채널홀 부분과 상기 복수의 제2 게이트 전극을 관통하는 제2 채널홀 부분을 포함하고,
제1 채널홀 상단의 상기 제1 방향에 따른 제1 폭에 대한 상기 제2 방향에 따른 제2 폭의 비율은, 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작은 것을 특징으로 하는 반도체 장치. - 제17항에 있어서,
제2 채널홀 하단의 상기 제1 방향에 따른 제5 폭에 대한 상기 제2 방향에 따른 제6 폭의 비율은, 상기 제2 채널홀 상단의 상기 제1 방향에 따른 제3 폭에 대한 상기 제2 방향에 따른 제4 폭의 비율보다 더 작은 것을 특징으로 하는 반도체 장치. - 제18항에 있어서,
상기 제2 채널홀 하단의 상기 제5 폭은 상기 제1 채널홀 상단의 상기 제1 폭보다 더 작고, 상기 제2 채널홀 하단의 상기 제6 폭은 상기 제1 채널홀 상단의 상기 제2 폭보다 더 작은 것을 특징으로 하는 반도체 장치. - 제17항에 있어서,
상기 복수의 제2 게이트 전극 상에 배치되며, 상기 기판의 상기 상면에 수직한 방향을 따라 이격되어 배치되는 복수의 제3 게이트 전극을 더 포함하고,
상기 복수의 채널홀 각각은 상기 제2 채널홀 부분보다 높은 레벨에 배치되고 상기 제3 게이트 스택을 관통하는 제3 채널홀 부분을 더 포함하는 것을 특징으로 하는 반도체 장치.
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