KR20230033816A - 채널 구조체 및 관통 전극을 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법 - Google Patents

채널 구조체 및 관통 전극을 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법 Download PDF

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Abstract

반도체 소자는 다수의 하부 배선을 갖는 하부 구조체를 포함한다. 상기 하부 구조체 상에 수평 배선층이 배치된다. 상기 수평 배선층은 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는다. 상기 수평 배선층 상에 적층 구조체가 배치된다. 상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체가 제공된다. 상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 관통 전극이 제공된다. 상기 적층 구조체는 번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 그리고 상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함한다. 상기 관통 전극은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 층간 절연층 내에 연장된다. 상기 제2 부분은 상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치된다. 상기 제2 부분은 상기 제1 부분보다 좁은 수평 폭을 갖는다.

Description

채널 구조체 및 관통 전극을 갖는 반도체 소자, 전자 시스템, 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING CHANNEL STRUCTURE AND THROUGH ELECTRODE, ELECTRONIC SYSTEM, AND METHOD OF FORMING THE SAME}
채널 구조체 및 관통 전극을 갖는 반도체 소자, 이것을 포함하는 전자 시스템, 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화 및 다기능화에 따라, 상기 반도체 소자의 제조 공정은 점점 복잡해지고 있다. 상기 반도체 소자의 회로를 구성하는 다양한 구성 요소들의 종횡비는 점점 증가하고 있다. 상기 제조 공정의 단계 또한 점점 증가되고 있다. 상기 제조 공정 단계의 증가는 제조 기간의 증가를 유발하고 양산 효율을 나쁘게 한다.
본 발명 기술적 사상의 실시예들에 따른 과제는 공정을 단순화 하면서 양산 효율 증가에 유리한 반도체 소자들, 이것을 포함하는 전자 시스템, 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 다수의 하부 배선을 갖는 하부 구조체를 포함한다. 상기 하부 구조체 상에 수평 배선층이 배치된다. 상기 수평 배선층은 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는다. 상기 수평 배선층 상에 적층 구조체가 배치된다. 상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체가 제공된다. 상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 관통 전극이 제공된다. 상기 적층 구조체는 번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 그리고 상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함한다. 상기 관통 전극은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 층간 절연층 내에 연장된다. 상기 제2 부분은 상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치된다. 상기 제2 부분은 상기 제1 부분보다 좁은 수평 폭을 갖는다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 다수의 하부 배선을 갖는 하부 구조체를 포함한다. 상기 하부 구조체 상에 배치되고, 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는 수평 배선층이 제공된다. 상기 수평 배선층 상에 적층 구조체가 배치된다. 상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체가 제공된다. 상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 다수의 셀 콘택 플러그가 제공된다. 상기 적층 구조체는 번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 그리고 상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함한다. 상기 다수의 셀 콘택 플러그의 각각은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 다수의 절연층 및 상기 다수의 전극층을 관통하여 상기 수평 절연층 내에 연장된다. 상기 제2 부분은 상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치된다. 상기 제2 부분은 상기 제1 부분보다 좁은 수평 폭을 갖는다. 상기 다수의 셀 콘택 플러그의 각각은 상기 다수의 전극층 중 대응하는 하나에 접속된다.
본 발명 기술적 사상의 실시예들에 따른 전자 시스템은 메인 기판 상의 반도체 소자를 포함한다. 상기 메인 기판 상에서 상기 반도체 소자와 전기적으로 연결되는 컨트롤러가 제공된다. 상기 반도체 소자는 다수의 하부 배선을 갖는 하부 구조체; 상기 하부 구조체 상에 배치되고, 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는 수평 배선층; 상기 수평 배선층 상의 적층 구조체; 상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체; 그리고 상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 관통 전극을 포함한다. 상기 적층 구조체는 번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 그리고 상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함한다. 상기 관통 전극은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 층간 절연층 내에 연장된다. 상기 제2 부분은 상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치된다. 상기 제2 부분은 상기 제1 부분보다 좁은 수평 폭을 갖는다.
본 발명 기술적 사상의 실시예들에 따르면, 적층 구조체를 관통하는 채널 홀 내에 배치된 채널 구조체가 제공된다. 상기 적층 구조체 및 수평 절연층을 관통하여 다수의 하부 배선에 접속된 관통 전극이 배치된다. 상기 관통 전극은 제1 부분 및 제2 부분을 포함한다. 상기 제1 부분은 상기 적층 구조체 내에 연장된다. 상기 제2 부분은 상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치된다. 상기 제1 부분은 상기 적층 구조체 내에 형성된 제1 관통 홀 내에 배치된다. 상기 제1 관통 홀은 상기 채널 홀과 동일한 공정을 이용하여 동시에 형성될 수 있다. 공정을 단순화 하면서 양산 효율 증가에 유리한 반도체 소자들, 이것을 포함하는 전자 시스템, 및 그 형성 방법이 제공될 수 있다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 2 내지 도 10은 도 1의 일부분을 도시하는 단면도들이다.
도 11은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 12 내지 도 35는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위한 단면도들이다.
도 36은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 37은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이고, 도 2 내지 도 10은 도 1의 일부분을 도시하는 단면도들이다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 시오피(Cell On Peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 셀 영역(CEL) 및 상호 연결 영역(THV)을 포함할 수 있다. 상기 셀 영역(CEL)은 셀 어레이 영역(CA) 및 연결 영역(EX)을 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 하부 구조체(20), 수평 배선층(40), 제1 적층 구조체(60), 제2 적층 구조체(80), 다수의 채널 구조체(110), 다수의 분리 절연 패턴(120), 다수의 관통 전극(130), 소스 콘택 플러그(140), 다수의 셀 콘택 플러그(151, 152, 153, 154), 제1 캐핑층(173), 제2 캐핑층(174), 제1 상부 절연층(231), 제2 상부 절연층(233), 다수의 비트 플러그(241), 다수의 비트 라인(243), 다수의 제1 상부 플러그(251), 다수의 제1 상부 배선(253), 제2 상부 플러그(262), 제2 상부 배선(264), 제3 상부 플러그(275), 및 제3 상부 배선(277)을 포함할 수 있다.
상기 다수의 채널 구조체(110)는 상기 셀 어레이 영역(CA) 내에 배치될 수 있다. 상기 소스 콘택 플러그(140) 및 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)는 상기 연결 영역(EX) 내에 배치될 수 있다. 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)는 제1 셀 콘택 플러그(151), 제2 셀 콘택 플러그(152), 제3 셀 콘택 플러그(153), 및 제4 셀 콘택 플러그(154)를 포함할 수 있다. 상기 다수의 관통 전극(130)은 상기 상호 연결 영역(THV) 내에 배치될 수 있다.
상기 하부 구조체(20)는 기판(21), 소자 분리층(23), 다수의 트랜지스터(25), 다수의 하부 배선(27), 제1 하부 절연층(31), 제2 하부 절연층(33), 및 제3 하부 절연층(35)을 포함할 수 있다. 상기 수평 배선층(40)은 수평 도전층(41), 수평 몰드층(43), 밀봉 도전층(Sealing Conductive Layer; 45), 지지대(47), 제1 수평 절연층(52), 및 제2 수평 절연층(54)을 포함할 수 있다.
상기 제1 적층 구조체(60)는 다수의 제1 절연층(62), 다수의 제1 전극층(64), 및 제1 층간 절연층(68)을 포함할 수 있다. 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)은 상기 수평 배선층(40) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 제1 층간 절연층(68)은 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 전극층(64)의 측면에 배치될 수 있다. 상기 다수의 제1 절연층(62) 중 최상층은 상기 다수의 제1 절연층(62) 중 상기 제1 적층 구조체(60)의 중심에 인접한 하나보다 두꺼울 수 있다.
상기 제2 적층 구조체(80)는 다수의 제2 절연층(81), 다수의 제2 전극층(85), 및 제2 층간 절연층(88)을 포함할 수 있다. 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 전극층(85)은 상기 제1 적층 구조체(60) 상에 번갈아 가며 반복적으로 적층될 수 있다. 상기 제2 층간 절연층(88)은 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 전극층(85)의 측면에 배치될 수 있다.
도 1 및 도 2를 참조하면, 상기 관통 전극(130)은 관통 도전층(130C) 및 상기 관통 도전층(130C)의 외측을 둘러싸는 배리어 층(130B)을 포함할 수 있다. 상기 관통 전극(130)은 관통 홀(130H) 내에 배치될 수 있다. 상기 관통 홀(130H)은 하부 관통 홀(130H1), 상부 관통 홀(130H2), 상-하부 관통 홀(130H3), 및 하-하부 관통 홀(130H4)을 포함할 수 있다. 상기 관통 전극(130)은 하부 관통 전극(130A1), 상부 관통 전극(130U3), 상-하부 관통 전극(130U4), 하-하부 관통 전극(130A2), 및 확장된 관통 전극(130E5)을 포함할 수 있다.
상기 하부 관통 홀(130H1)은 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 상부 관통 홀(130H2)은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 상-하부 관통 홀(130H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 상부 관통 홀(130H2) 및 상기 하부 관통 홀(130H1) 사이에 연통될 수 있다. 상기 상-하부 관통 홀(130H3)의 수평 폭은 상기 상부 관통 홀(130H2)의 수평 폭보다 좁을 수 있다.
상기 하-하부 관통 홀(130H4)은 상기 제1 층간 절연층(68), 상기 제2 수평 절연층(54), 상기 제1 수평 절연층(52), 상기 제3 하부 절연층(35), 및 상기 제2 하부 절연층(33)을 관통할 수 있다. 상기 하-하부 관통 홀(130H4)은 상기 하부 관통 홀(130H1)에 연통될 수 있다. 상기 하부 관통 홀(130H1)에 인접한 상기 하-하부 관통 홀(130H4)의 수평 폭은 상기 하부 관통 홀(130H1)의 수평 폭보다 좁을 수 있다. 상기 하부 관통 홀(130H1)에 인접한 상기 하-하부 관통 홀(130H4)의 수평 폭은 상기 상-하부 관통 홀(130H3)의 수평 폭과 실질적으로 동일할 수 있다.
상기 하부 관통 홀(130H1) 및 상기 하-하부 관통 홀(130H4) 사이에 제1 경계 (130N1)가 정의될 수 있다. 상기 제1 경계(130N1)는 단차를 포함할 수 있다. 상기 상부 관통 홀(130H2) 및 상기 상-하부 관통 홀(130H3) 사이에 제2 경계(130N2)가 정의될 수 있다. 상기 제1 경계(130N1) 및 상기 제2 경계(130N2)의 각각은 단차를 포함할 수 있다. 상기 제1 경계(130N1) 및 상기 제2 경계(130N2)의 각각은 점진적으로 좋아지는 형태의 좁히기 프로파일(Narrowing Profile)을 포함할 수 있다.
상기 하부 관통 전극 (130A1)은 상기 하부 관통 홀(130H1) 내에 형성될 수 있다. 상기 하부 관통 전극 (130A1)은 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 상부 관통 전극(130U3)은 상기 상부 관통 홀(130H2) 내에 형성될 수 있다. 상기 상부 관통 전극(130U3)은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 상-하부 관통 전극(130U4)은 상기 상-하부 관통 홀(130H3) 내에 형성될 수 있다. 상기 상-하부 관통 전극(130U4)은 상기 제2 층간 절연층(88)을 관통하여 상기 상부 관통 전극(130U3) 및 상기 하부 관통 전극(130A1)에 연속될 수 있다. 상기 상-하부 관통 전극(130U4)의 수평 폭은 상기 상부 관통 전극(130U3)의 수평 폭보다 좁을 수 있다. 상기 상부 관통 전극(130U3) 및 상기 상-하부 관통 전극(130U4) 사이에 제2 경계(130N2)가 정의될 수 있다.
상기 하-하부 관통 전극 (130A2) 및 상기 확장된 관통 전극(130E5)은 상기 하-하부 관통 홀(130H4) 내에 형성될 수 있다. 상기 하-하부 관통 전극(130A2)은 상기 하부 관통 전극(130A1) 및 상기 확장된 관통 전극(130E5) 사이에 연속될 수 있다. 상기 하-하부 관통 전극(130A2)은 상기 제1 층간 절연층(68), 상기 제2 수평 절연층(54), 상기 제1 수평 절연층(52), 및 상기 제3 하부 절연층(35)을 관통할 수 있다. 상기 하부 관통 전극(130A1)에 인접한 상기 하-하부 관통 전극(130A2)의 수평 폭은 상기 하부 관통 전극(130A1)의 수평 폭보다 좁을 수 있다. 상기 하부 관통 전극(130A1)에 인접한 상기 하-하부 관통 전극(130A2)의 수평 폭은 상기 상-하부 관통 전극(130U4)의 수평 폭과 실질적으로 동일할 수 있다. 상기 하부 관통 전극(130A1) 및 상기 하-하부 관통 전극(130A2) 사이에 제1 경계 (130N1)가 정의될 수 있다.
상기 확장된 관통 전극(130E5)은 상기 하-하부 관통 전극(130A2) 및 상기 다수의 하부 배선(27) 사이에 배치될 수 있다. 상기 확장된 관통 전극(130E5)은 상기 하-하부 관통 전극(130A2)에 연속될 수 있다. 상기 확장된 관통 전극(130E5)은 상기 제2 하부 절연층(33)을 관통하여 상기 다수의 하부 배선(27)에 접촉될 수 있다. 상기 확장된 관통 전극(130E5)의 수평 폭은 상기 하-하부 관통 전극(130A2)의 수평 폭보다 클 수 있다. 상기 확장된 관통 전극(130E5) 및 상기 제2 하부 절연층(33) 사이에 제1 캐핑 층(173)이 형성될 수 있다.
일 실시예에서, 상기 하부 관통 전극 (130A1)은 제1 부분으로 지칭될 수 있으며, 상기 하-하부 관통 전극 (130A2)은 제2 부분으로 지칭될 수 있고, 상기 상부 관통 전극 (130U3)은 제3 부분으로 지칭될 수 있으며, 상기 상-하부 관통 전극 (130U4)은 제4 부분으로 지칭될 수 있다.
도 1 및 도 3을 참조하면, 상기 채널 구조체(110)는 정보 저장 패턴(115), 채널 층(116), 코어 패턴(117), 및 비트 패드(118)를 포함할 수 있다. 상기 채널 구조체(110)는 채널 홀(110H) 내에 형성될 수 있다. 상기 채널 홀(110H)은 하부 채널 홀(110H1) 및 상부 채널 홀(110H2)을 포함할 수 있다. 상기 하부 채널 홀(110H1)은 상기 다수의 제1 절연층(62), 상기 다수의 제1 전극층(64), 상기 지지대(47), 및 상기 밀봉 도전층(45)을 관통하여 상기 수평 도전층(41) 내에 연장될 수 있다. 상기 상부 채널 홀(110H2)은 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 전극층(85)을 관통하여 상기 하부 채널 홀(110H1)에 연통될 수 있다.
상기 다수의 제1 전극층(64) 및 상기 다수의 제2 전극층(85)의 각각은 전극 도전층(64C) 및 배리어 층(64B)을 포함할 수 있다. 상기 배리어 층(64B)은 상기 전극 도전층(64C)의 상면, 하면, 및 측면을 덮을 수 있다. 상기 전극 도전층(64C) 및 상기 배리어 층(64B)은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 배리어 층(64B)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 전극 도전층(64C)은 W, WN, Ti, TiN, Ta, TaN, Co, Ni, Ru, Pt, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
상기 채널 층(116)은 상기 코어 패턴(117)의 측면 및 하면을 둘러쌀 수 있다. 상기 정보 저장 패턴(115)은 상기 채널 층(116)의 외측을 둘러쌀 수 있다. 상기 비트 패드(118)는 상기 채널 층(116) 및 상기 코어 패턴(117) 상에 배치될 수 있다. 상기 비트 패드(118)는 상기 채널 층(116)에 접촉될 수 있다. 상기 정보 저장 패턴(115)은 상기 채널 층(116)의 외측을 둘러싸는 터널 절연 층(112), 상기 터널 절연 층(112)의 외측을 둘러싸는 전하 저장 층(113), 및 상기 전하 저장 층(113)의 외측을 둘러싸는 제1 블로킹 층(114)을 포함할 수 있다.
상기 다수의 제1 전극층(64) 및 상기 채널 구조체(110) 사이와 상기 다수의 제2 전극층(85) 및 상기 채널 구조체(110) 사이에 다수의 제2 블로킹 층(74)이 배치될 수 있다. 상기 다수의 제2 블로킹 층(74)은 상기 다수의 제1 전극층(64) 및 상기 다수의 제1 절연층(62) 사이와 상기 다수의 제2 전극층(85) 및 상기 다수의 제2 절연층(81) 사이에 연장될 수 있다. 상기 제2 블로킹 층(74)은 생략될 수 있다.
상기 밀봉 도전층(45)은 상기 정보 저장 패턴(115)의 측면을 관통하여 상기 채널 층(116)에 접촉될 수 있다. 상기 밀봉 도전층(45)은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 밀봉 도전층(45)은 폴리실리콘을 포함할 수 있다.
상기 터널 절연 층(112)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(113)은 상기 터널 절연 층(112)과 다른 물질을 포함할 수 있다. 상기 전하 저장 층(113)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 제1 블로킹 층(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물(예, HfO, AlO, 또는 이들의 조합과 같은 금속 산화물, 또는 HfSiO 와 같은 금속 실리케이트), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 채널 층(116)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 코어 패턴(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 비트 패드(118)는 폴리실리콘, 아몰퍼스 실리콘, 단결정 실리콘, 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 제2 블로킹 층(74)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-K 유전물(Low-K Dielectrics), 하이-K 유전물(High-K Dielectrics, 예, HfO 또는 AlO와 같은 금속산화물, HfSiO와 같은 금속실리케이트, 등), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 블로킹 층(74)은 알루미늄 산화물 층을 포함할 수 있다.
도 1 및 도 4를 참조하면, 상기 제1 셀 콘택 플러그(151)는 셀 콘택 도전층(151C) 및 배리어 층(151B)을 포함할 수 있다. 상기 제1 셀 콘택 플러그(151)는 제1 셀 콘택 홀(151H) 내에 형성될 수 있다. 상기 제1 셀 콘택 홀(151H)은 제1 하부 셀 콘택 홀(151H1), 제1 상부 셀 콘택 홀(151H2), 및 제1 하-하부 셀 콘택 홀(151H4)을 포함할 수 있다.
상기 제1 하부 셀 콘택 홀(151H1)은 상기 다수의 제1 절연층(62), 상기 다수의 제1 전극층(64), 및 상기 제2 수평 절연층(54)을 관통하여 상기 제1 수평 절연층(52) 내에 연장될 수 있다. 상기 제1 상부 셀 콘택 홀(151H2)은 상기 제2 층간 절연층(88), 상기 다수의 제2 절연층(81), 및 상기 다수의 제2 전극층(85)을 관통하여 상기 제1 하부 셀 콘택 홀(151H1)에 연통될 수 있다. 상기 제1 상부 셀 콘택 홀(151H2)은 연결 패드(85P)를 관통할 수 있다.
상기 제1 하-하부 셀 콘택 홀(151H4)은 상기 제1 수평 절연층(52), 상기 제3 하부 절연층(35), 및 상기 제2 하부 절연층(33)을 관통할 수 있다. 상기 제1 하-하부 셀 콘택 홀(151H4)은 상기 제1 하부 셀 콘택 홀(151H1)에 연통될 수 있다. 상기 제1 하부 셀 콘택 홀(151H1)에 인접한 상기 제1 하-하부 셀 콘택 홀(151H4)의 수평 폭은 상기 제1 하부 셀 콘택 홀(151H1)의 수평 폭보다 좁을 수 있다. 상기 제1 하부 셀 콘택 홀(151H1) 및 상기 제1 하-하부 셀 콘택 홀(151H4) 사이에 제1 경계(151N1)가 정의될 수 있다. 상기 제1 경계(151N1)는 단차를 포함할 수 있다. 상기 제1 경계(151N1)는 점진적으로 좋아지는 형태의 좁히기 프로파일(Narrowing Profile)을 포함할 수 있다.
상기 제1 셀 콘택 플러그(151)는 제1 하부 셀 콘택 플러그(151A1), 제1 상부 셀 콘택 플러그 (151U3), 제1 하-하부 셀 콘택 플러그(151A2), 및 제1 확장된 셀 콘택 플러그(151E5)를 포함할 수 있다. 상기 제1 하부 셀 콘택 플러그(151A1)는 상기 제1 하부 셀 콘택 홀(151H1) 내에 형성될 수 있다. 상기 제1 하부 셀 콘택 플러그(151A1)는 상기 다수의 제1 절연층(62), 상기 다수의 제1 전극층(64), 및 상기 제2 수평 절연층(54)을 관통하여 상기 제1 수평 절연층(52) 내에 연장될 수 있다.
상기 제1 상부 셀 콘택 플러그(151U3)는 상기 제1 상부 셀 콘택 홀(151H2) 내에 형성될 수 있다. 상기 제1 상부 셀 콘택 플러그(151U3)는 상기 제2 층간 절연층(88), 상기 다수의 제2 절연층(81), 및 상기 다수의 제2 전극층(85)을 관통하여 상기 제1 하부 셀 콘택 플러그(151A1)에 연속될 수 있다. 상기 제1 상부 셀 콘택 플러그(151U3)는 상기 연결 패드(85P)를 관통할 수 있다. 상기 제1 상부 셀 콘택 플러그(151U3)는 제1 돌출부(151P)를 포함할 수 있다. 상기 제1 돌출부(151P)는 상기 연결 패드(85P)에 접촉될 수 있다.
상기 제1 하-하부 셀 콘택 플러그(151A2) 및 상기 제1 확장된 셀 콘택 플러그(151E5)는 상기 제1 하-하부 셀 콘택 홀(151H4) 내에 형성될 수 있다. 상기 제1 하-하부 셀 콘택 플러그(151A2)는 상기 제1 수평 절연층(52), 및 상기 제3 하부 절연층(35)을 관통하여 상기 제1 하부 셀 콘택 플러그(151A1)에 연속될 수 있다. 상기 제1 하부 셀 콘택 플러그(151A1)에 인접한 상기 제1 하-하부 셀 콘택 플러그(151A2)의 수평 폭은 상기 제1 하부 셀 콘택 플러그(151A1)의 수평 폭보다 좁을 수 있다. 상기 제1 하부 셀 콘택 플러그(151A1) 및 상기 제1 하-하부 셀 콘택 플러그(151A2) 사이에 제1 경계(151N1)가 정의될 수 있다.
상기 제1 확장된 셀 콘택 플러그(151E5)는 상기 제2 하부 절연층(33)을 관통하여 상기 다수의 하부 배선(27)에 접촉될 수 있다. 상기 제1 확장된 셀 콘택 플러그(151E5)는 상기 제1 하-하부 셀 콘택 플러그(151A2)에 연속될 수 있다. 상기 제1 확장된 셀 콘택 플러그(151E5)의 수평 폭은 상기 제1 하-하부 셀 콘택 플러그(151A2)의 수평 폭보다 클 수 있다. 상기 제1 확장된 셀 콘택 플러그(151E5) 및 상기 제2 하부 절연층(33) 사이에 제1 캐핑 층(173)이 형성될 수 있다.
상기 제1 하부 셀 콘택 플러그(151A1) 및 상기 다수의 제1 전극층(64) 사이와 상기 제1 상부 셀 콘택 플러그(151U3) 및 상기 다수의 제2 전극층(85) 사이에 제2 캐핑 층(174)이 형성될 수 있다. 상기 다수의 제2 전극층(85)의 각각은 상기 연결 패드(85P)를 포함할 수 있다.
상기 수평 몰드층(43)은 하부 몰드층(43L), 중간 몰드층(43M), 및 상부 몰드층(43U)을 포함할 수 있다. 상기 수평 몰드층(43)은 상기 수평 도전층(41) 및 상기 지지대(47)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 중간 몰드층(43M)은 상기 하부 몰드층(43L) 및 상기 상부 몰드층(43U) 사이에 배치될 수 있다. 상기 중간 몰드층(43M)은 상기 하부 몰드층(43L) 및 상기 상부 몰드층(43U)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 중간 몰드층(43M)은 실리콘 질화물을 포함할 수 있으며, 상기 하부 몰드층(43L) 및 상기 상부 몰드층(43U)의 각각은 실리콘 산화물을 포함할 수 있다.
도 1 및 도 5를 참조하면, 상기 소스 콘택 플러그(140)는 소스 콘택 도전층(140C) 및 배리어 층(140B)을 포함할 수 있다. 상기 소스 콘택 플러그(140)는 소스 콘택 홀(140H) 내에 형성될 수 있다. 상기 소스 콘택 홀(140H)은 하부 소스 콘택 홀(140H1), 상부 소스 콘택 홀(140H2), 상-하부 소스 콘택 홀(140H3), 및 하-하부 소스 콘택 홀(140H4)을 포함할 수 있다.
상기 하부 소스 콘택 홀(140H1)은 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 상부 소스 콘택 홀(140H2)은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 상-하부 소스 콘택 홀(140H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 상부 소스 콘택 홀(140H2) 및 상기 하부 소스 콘택 홀(140H1) 사이에 연통될 수 있다. 상기 상-하부 소스 콘택 홀(140H3)의 수평 폭은 상기 상부 소스 콘택 홀(140H2)의 수평 폭보다 좁을 수 있다.
상기 하-하부 소스 콘택 홀(140H4)은 상기 하부 소스 콘택 홀(140H1)에 연통될 수 있다. 상기 하-하부 소스 콘택 홀(140H4)은 상기 제1 층간 절연층(68) 및 상기 제2 수평 절연층(54)을 관통할 수 있다. 상기 하부 소스 콘택 홀(140H1)에 인접한 상기 하-하부 소스 콘택 홀(140H4)의 수평 폭은 상기 하부 소스 콘택 홀(140H1)의 수평 폭보다 좁을 수 있다. 상기 하부 소스 콘택 홀(140H1)에 인접한 상기 하-하부 소스 콘택 홀(140H4)의 수평 폭은 상기 상-하부 소스 콘택 홀(140H3)의 수평 폭과 실질적으로 동일할 수 있다.
상기 하부 소스 콘택 홀(140H1) 및 상기 하-하부 소스 콘택 홀(140H4) 사이에 제1 경계 (140N1)가 정의될 수 있다. 상기 상부 소스 콘택 홀(140H2) 및 상기 상-하부 소스 콘택 홀(140H3)사이에 제2 경계(140N2)가 정의될 수 있다. 상기 제1 경계(140N1) 및 상기 제2 경계(140N2)의 각각은 단차를 포함할 수 있다. 상기 제1 경계(140N1) 및 상기 제2 경계(140N2)의 각각은 점진적으로 좋아지는 형태의 좁히기 프로파일(Narrowing Profile)을 포함할 수 있다.
상기 소스 콘택 플러그(140)는 하부 소스 콘택 플러그(140A1), 상부 소스 콘택 플러그(140U3), 상-하부 소스 콘택 플러그(140U4), 및 하-하부 소스 콘택 플러그(140A2)를 포함할 수 있다. 상기 하부 소스 콘택 플러그(140A1)는 상기 하부 소스 콘택 홀(140H1) 내에 형성될 수 있다. 상기 하부 소스 콘택 플러그(140A1)는 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 상부 소스 콘택 플러그(140U3)는 상기 상부 소스 콘택 홀(140H2) 내에 형성될 수 있다. 상기 상부 소스 콘택 플러그(140U3)는 상기 제2 층간 절연층(88) 내에 연장될 수 있다.
상기 상-하부 소스 콘택 플러그(140U4)는 상기 상-하부 소스 콘택 홀(140H3) 내에 형성될 수 있다. 상기 상-하부 소스 콘택 플러그(140U4)는 상기 제2 층간 절연층(88)을 관통하여 상기 상부 소스 콘택 플러그(140U3) 및 상기 하부 소스 콘택 플러그(140A1)에 연속될 수 있다. 상기 상-하부 소스 콘택 플러그(140U4)의 수평 폭은 상기 상부 소스 콘택 플러그(140U3)의 수평 폭보다 좁을 수 있다. 상기 상부 소스 콘택 플러그(140U3) 및 상기 상-하부 소스 콘택 플러그(140U4) 사이에 제2 경계(140N2)가 정의될 수 있다.
상기 하-하부 소스 콘택 플러그(140A2)는 상기 하-하부 소스 콘택 홀(140H4) 내에 형성될 수 있다. 상기 하-하부 소스 콘택 플러그(140A2)는 상기 하부 소스 콘택 플러그(140A1)에 연속될 수 있다. 상기 하-하부 소스 콘택 플러그(140A2)는 상기 제1 층간 절연층(68) 및 상기 제2 수평 절연층(54)을 관통하여 상기 수평 도전층(41)에 접촉될 수 있다.
상기 하부 소스 콘택 플러그(140A1)에 인접한 상기 하-하부 소스 콘택 플러그(140A2)의 수평 폭은 상기 하부 소스 콘택 플러그(140A1)의 수평 폭보다 좁을 수 있다. 상기 하부 소스 콘택 플러그(140A1)에 인접한 상기 하-하부 소스 콘택 플러그(140A2)의 수평 폭은 상기 상-하부 소스 콘택 플러그(140U4)의 수평 폭과 실질적으로 동일할 수 있다. 상기 하부 소스 콘택 플러그(140A1) 및 상기 하-하부 소스 콘택 플러그(140A2) 사이에 제1 경계 (140N1)가 정의될 수 있다.
도 1 내지 도 6을 참조하면, 상기 하부 관통 전극(130A1) 및 상기 하-하부 관통 전극(130A2) 사이의 상기 제1 경계(130N1)는 상기 채널 구조체(110)의 최하단보다 높은 레벨에 형성될 수 있다. 상기 하부 관통 전극(130A1) 및 상기 하-하부 관통 전극(130A2) 사이의 상기 제1 경계(130N1)는 상기 다수의 제1 전극층(64) 중 최하단보다 낮은 레벨에 형성될 수 있다. 예를들면, 상기 하부 구조체(20)의 하면 및 상기 제1 경계(130N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 채널 구조체(110)의 최하단 사이의 거리보다 클 수 있다. 상기 하부 구조체(20)의 하면 및 상기 제1 경계(130N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 다수의 제1 전극층(64) 중 최하단 사이의 거리보다 작을 수 있다.
상기 하부 소스 콘택 플러그(140A1) 및 상기 하-하부 소스 콘택 플러그(140A2) 사이의 상기 제1 경계(140N1)는 상기 채널 구조체(110)의 최하단보다 높은 레벨에 형성될 수 있다. 상기 하부 소스 콘택 플러그(140A1) 및 상기 하-하부 소스 콘택 플러그(140A2) 사이의 상기 제1 경계(140N1)는 상기 다수의 제1 전극층(64) 중 최하단보다 낮은 레벨에 형성될 수 있다. 상기 하부 소스 콘택 플러그(140A1) 및 상기 하-하부 소스 콘택 플러그(140A2) 사이의 상기 제1 경계(140N1)는 상기 하부 관통 전극 (130A1) 및 상기 하-하부 관통 전극 (130A2) 사이의 상기 제1 경계 (130N1)와 실질적으로 동일한 레벨에 형성될 수 있다. 예를들면, 상기 하부 구조체(20)의 하면 및 상기 제1 경계(140N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 채널 구조체(110)의 최하단 사이의 거리보다 클 수 있다. 상기 하부 구조체(20)의 하면 및 상기 제1 경계(140N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 다수의 제1 전극층(64) 중 최하단 사이의 거리보다 작을 수 있다.
상기 상부 관통 전극(130U3) 및 상기 상-하부 관통 전극(130U4) 사이의 상기 제2 경계(130N2)는 상기 다수의 제2 전극층(85)의 최하단보다 낮은 레벨에 형성될 수 있다. 상기 상부 소스 콘택 플러그(140U3) 및 상기 상-하부 소스 콘택 플러그(140U4) 사이의 상기 제2 경계(140N2)는 상기 다수의 제2 전극층(85)의 최하단보다 낮은 레벨에 형성될 수 있다. 상기 상부 소스 콘택 플러그(140U3) 및 상기 상-하부 소스 콘택 플러그(140U4) 사이의 상기 제2 경계(140N2)는 상기 상부 관통 전극(130U3) 및 상기 상-하부 관통 전극(130U4) 사이의 상기 제2 경계(130N2)와 실질적으로 동일한 레벨에 형성될 수 있다.
상기 제1 하부 셀 콘택 플러그(151A1) 및 상기 제1 하-하부 셀 콘택 플러그(151A2) 사이의 상기 제1 경계(151N1)는 상기 채널 구조체(110)의 최하단보다 낮은 레벨에 형성될 수 있다. 예를들면, 상기 하부 구조체(20)의 하면 및 상기 제1 경계(151N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 채널 구조체(110)의 최하단 사이의 거리보다 작을 수 있다.
도 1 내지 도 7을 참조하면, 상기 하-하부 관통 홀(130H4)의 중심은 상기 하부 관통 홀(130H1)의 중심과 어긋날(Misaligned) 수 있다. 상기 하-하부 관통 홀(130H4)의 중심의 지나는 수직선은 상기 하부 관통 홀(130H1)의 중심을 지나는 수직선과 이격될 수 있다. 상기 상-하부 관통 홀(130H3)의 중심은 상기 상부 관통 홀(130H2)의 중심과 어긋날(Misaligned) 수 있다. 상기 상-하부 관통 홀(130H3)의 중심의 지나는 수직선은 상기 상부 관통 홀(130H2)의 중심을 지나는 수직선과 이격될 수 있다. 상기 하-하부 관통 홀(130H4)의 중심은 상기 상-하부 관통 홀(130H3)의 중심에 수직 정렬될 수 있다.
상기 하-하부 관통 전극(130A2)의 중심은 상기 하부 관통 전극(130A1)의 중심과 어긋날(Misaligned) 수 있다. 상기 하-하부 관통 전극(130A2)의 중심의 지나는 수직선은 상기 하부 관통 전극(130A1)의 중심을 지나는 수직선과 이격될 수 있다. 상기 상-하부 관통 전극(130U4)의 중심은 상기 상부 관통 전극(130U3)의 중심과 어긋날(Misaligned) 수 있다. 상기 상-하부 관통 전극(130U4)의 중심의 지나는 수직선은 상기 상부 관통 전극(130U3)의 중심을 지나는 수직선과 이격될 수 있다. 상기 하-하부 관통 전극(130A2)의 중심은 상기 상-하부 관통 전극(130U4)의 중심에 수직 정렬될 수 있다.
상기 하-하부 소스 콘택 홀(140H4)의 중심은 상기 하부 소스 콘택 홀(140H1)의 중심과 어긋날(Misaligned) 수 있다. 상기 하-하부 소스 콘택 홀(140H4)의 중심의 지나는 수직선은 상기 하부 소스 콘택 홀(140H1)의 중심을 지나는 수직선과 이격될 수 있다. 상기 상-하부 소스 콘택 홀(140H3)의 중심은 상기 상부 소스 콘택 홀(140H2)의 중심과 어긋날(Misaligned) 수 있다. 상기 상-하부 소스 콘택 홀(140H3)의 중심의 지나는 수직선은 상기 상부 소스 콘택 홀(140H2)의 중심을 지나는 수직선과 이격될 수 있다. 상기 하-하부 소스 콘택 홀(140H4)의 중심은 상기 상-하부 소스 콘택 홀(140H3)의 중심에 수직 정렬될 수 있다.
상기 하-하부 소스 콘택 플러그(140A2)의 중심은 상기 하부 소스 콘택 플러그(140A1)의 중심과 어긋날(Misaligned) 수 있다. 상기 하-하부 소스 콘택 플러그(140A2)의 중심의 지나는 수직선은 상기 하부 소스 콘택 플러그(140A1)의 중심을 지나는 수직선과 이격될 수 있다. 상기 상-하부 소스 콘택 플러그(140U4)의 중심은 상기 상부 소스 콘택 플러그(140U3)의 중심과 어긋날(Misaligned) 수 있다. 상기 상-하부 소스 콘택 플러그(140U4)의 중심의 지나는 수직선은 상기 상부 소스 콘택 플러그(140U3)의 중심을 지나는 수직선과 이격될 수 있다. 상기 하-하부 소스 콘택 플러그(140A2)의 중심은 상기 상-하부 소스 콘택 플러그(140U4)의 중심에 수직 정렬될 수 있다.
상기 제1 하-하부 셀 콘택 홀(151H4)의 중심은 상기 제1 하부 셀 콘택 홀(151H1)의 중심과 어긋날(Misaligned) 수 있다. 상기 제1 하-하부 셀 콘택 홀(151H4)의 중심의 지나는 수직선은 상기 제1 하부 셀 콘택 홀(151H1)의 중심을 지나는 수직선과 이격될 수 있다. 상기 제1 하-하부 셀 콘택 플러그(151A2)의 중심은 상기 제1 하부 셀 콘택 플러그(151A1)의 중심과 어긋날(Misaligned) 수 있다. 상기 제1 하-하부 셀 콘택 플러그(151A2)의 중심의 지나는 수직선은 상기 제1 하부 셀 콘택 플러그(151A1)의 중심을 지나는 수직선과 이격될 수 있다.
도 8을 참조하면, 상기 하-하부 관통 전극(130A2)의 중심은 상기 하부 관통 전극(130A1)의 중심에 수직 정렬될 수 있다. 상기 상-하부 관통 전극(130U4)의 중심은 상기 상부 관통 전극(130U3)의 중심에 수직 정렬될 수 있다. 상기 하-하부 관통 전극(130A2)의 중심은 상기 상-하부 관통 전극(130U4)의 중심에 수직 정렬될 수 있다.
상기 하-하부 소스 콘택 플러그(140A2)의 중심은 상기 하부 소스 콘택 플러그(140A1)의 중심에 수직 정렬될 수 있다. 상기 상-하부 소스 콘택 플러그(140U4)의 중심은 상기 상부 소스 콘택 플러그(140U3)의 중심에 수직 정렬될 수 있다. 상기 하-하부 소스 콘택 플러그(140A2)의 중심은 상기 상-하부 소스 콘택 플러그(140U4)의 중심에 수직 정렬될 수 있다. 상기 제1 하-하부 셀 콘택 플러그(151A2)의 중심은 상기 제1 하부 셀 콘택 플러그(151A1)의 중심에 수직 정렬될 수 있다.
도 9를 참조하면, 상기 하부 관통 전극 (130A1) 및 상기 하-하부 관통 전극 (130A2) 사이의 상기 제1 경계 (130N1)는 상기 다수의 제1 전극층(64) 중 최하단보다 높은 레벨에 형성될 수 있다. 예를들면, 상기 하부 구조체(20)의 하면 및 상기 제1 경계(130N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 다수의 제1 전극층(64) 중 최하단 사이의 거리보다 클 수 있다.
상기 하부 소스 콘택 플러그(140A1) 및 상기 하-하부 소스 콘택 플러그(140A2) 사이의 상기 제1 경계(140N1)는 상기 다수의 제1 전극층(64) 중 최하단보다 높은 레벨에 형성될 수 있다. 예를들면, 상기 하부 구조체(20)의 하면 및 상기 제1 경계(140N1) 사이의 거리는 상기 하부 구조체(20)의 하면 및 상기 다수의 제1 전극층(64) 중 최하단 사이의 거리보다 클 수 있다.
상기 상부 관통 전극(130U3) 및 상기 상-하부 관통 전극(130U4) 사이의 상기 제2 경계(130N2)는 상기 다수의 제2 전극층(85)의 최하단보다 높은 레벨에 형성될 수 있다. 상기 상부 소스 콘택 플러그(140U3) 및 상기 상-하부 소스 콘택 플러그(140U4) 사이의 상기 제2 경계(140N2)는 상기 다수의 제2 전극층(85)의 최하단보다 높은 레벨에 형성될 수 있다. 상기 제1 하부 셀 콘택 플러그(151A1) 및 상기 제1 하-하부 셀 콘택 플러그(151A2) 사이의 상기 제1 경계(151N1)는 상기 채널 구조체(110)의 최하단보다 낮은 레벨에 형성될 수 있다.
도 1 내지 도 10을 참조하면, 상기 제2 셀 콘택 플러그(152)는 제2 하부 셀 콘택 플러그(152A1), 제2 상부 셀 콘택 플러그(152U3), 제2 하-하부 셀 콘택 플러그(152A2), 및 제2 확장된 셀 콘택 플러그(152E5)를 포함할 수 있다. 상기 제2 하부 셀 콘택 플러그(152A1) 및 상기 제2 하-하부 셀 콘택 플러그(152A2) 사이에 제1 경계(152N1)가 정의될 수 있다. 상기 제2 셀 콘택 플러그(152)는 상기 제1 셀 콘택 플러그(151)와 유사한 구성을 포함할 수 있다.
상기 제3 셀 콘택 플러그(153)는 제3 하부 셀 콘택 플러그(153A1), 제3 상부 셀 콘택 플러그(153U3), 제3 상-하부 셀 콘택 플러그(153U4), 제3 하-하부 셀 콘택 플러그(153A2), 및 제3 확장된 셀 콘택 플러그(153E5)를 포함할 수 있다. 상기 제3 하부 셀 콘택 플러그(153A1) 및 상기 제3 하-하부 셀 콘택 플러그(153A2) 사이에 제1 경계(153N1)가 정의될 수 있다. 상기 제3 상부 셀 콘택 플러그(153U3) 및 상기 제3 상-하부 셀 콘택 플러그 (153U4) 사이에 제2 경계(153N2)가 정의될 수 있다. 상기 다수의 제1 전극층(64)의 각각은 연결 패드(64P)를 포함할 수 있다. 상기 제3 하부 셀 콘택 플러그(153A1)는 상기 연결 패드(64P)를 관통할 수 있다. 상기 제3 하부 셀 콘택 플러그(153A1)는 상기 연결 패드(64P)에 접촉될 수 있다. 상기 제3 셀 콘택 플러그(153)는 도 1 내지 도 9를 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
도 11은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 셀 영역(CEL) 및 상호 연결 영역(THV)을 포함할 수 있다. 상기 셀 영역(CEL)은 셀 어레이 영역(CA) 및 연결 영역(EX)을 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 하부 구조체(20), 수평 배선층(40), 제1 적층 구조체(60), 다수의 채널 구조체(110), 다수의 분리 절연 패턴(120), 다수의 관통 전극(130), 소스 콘택 플러그(140), 다수의 셀 콘택 플러그(153, 154), 제1 상부 절연층(231), 제2 상부 절연층(233), 다수의 비트 플러그(241), 다수의 비트 라인(243), 다수의 제1 상부 플러그(251), 다수의 제1 상부 배선(253), 제2 상부 플러그(262), 제2 상부 배선(264), 제3 상부 플러그(275), 및 제3 상부 배선(277)을 포함할 수 있다. 상기 다수의 채널 구조체(110)는 상기 셀 어레이 영역(CA) 내에 배치될 수 있다. 상기 소스 콘택 플러그(140) 및 상기 다수의 셀 콘택 플러그(153, 154)는 상기 연결 영역(EX) 내에 배치될 수 있다. 상기 다수의 관통 전극(130)은 상기 상호 연결 영역(THV) 내에 배치될 수 있다.
상기 하부 구조체(20)는 기판(21), 소자 분리층(23), 다수의 트랜지스터(25), 다수의 하부 배선(27), 제1 하부 절연층(31), 제2 하부 절연층(33), 및 제3 하부 절연층(35)을 포함할 수 있다. 상기 수평 배선층(40)은 수평 도전층(41), 수평 몰드층(43), 밀봉 도전층(Sealing Conductive Layer; 45), 지지대(47), 제1 수평 절연층(52), 및 제2 수평 절연층(54)을 포함할 수 있다.
상기 제1 적층 구조체(60)는 다수의 제1 절연층(62), 다수의 제1 전극층(64), 및 제1 층간 절연층(68)을 포함할 수 있다. 상기 다수의 셀 콘택 플러그(153, 154)는 제3 셀 콘택 플러그(153), 및 제4 셀 콘택 플러그(154)를 포함할 수 있다.
도 12 내지 도 35는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들을 설명하기 위한 단면도들이다.
도 12를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들은 하부 구조체(20)를 제공하는 것을 포함할 수 있다. 상기 하부 구조체(20)는 기판(21), 소자 분리층(23), 다수의 트랜지스터(25), 다수의 하부 배선(27), 제1 하부 절연층(31), 제2 하부 절연층(33), 및 제3 하부 절연층(35)을 포함할 수 있다.
상기 기판(21)은 셀 영역(CEL) 및 상기 셀 영역(CEL)에 인접한 상호 연결 영역(THV)을 포함할 수 있다. 상기 셀 영역(CEL)은 셀 어레이 영역(CA) 및 상기 셀 어레이 영역(CA)에 연속된 연결 영역(EX)을 포함할 수 있다. 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 소자 분리층(23)은 트렌치 분리 방법(Trench Isolation Method)을 이용하여 상기 기판(21) 내에 형성될 수 있다.
상기 다수의 트랜지스터(25)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(25)는 플라나 트랜지스터(Planar Transistor), 핀펫(fin Field Effect Transistor; finFET), MBCFET® 와 같은 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 또는 이들의 조합을 포함할 수 있다.
상기 기판(21) 상에 상기 소자 분리층(23) 및 상기 다수의 트랜지스터(25)를 덮는 상기 제1 하부 절연층(31)이 형성될 수 있다. 상기 제1 하부 절연층(31) 내에 상기 다수의 하부 배선(27)이 형성될 수 있다. 상기 다수의 하부 배선(27)은 다수의 수평 배선, 다수의 수직 배선, 및 다수의 연결 패드와 같은 도전성 패턴들을 포함할 수 있다. 상기 다수의 하부 배선(27) 중 몇몇은 상기 다수의 트랜지스터(25) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 트랜지스터(25) 및 상기 다수의 하부 배선(27)은 주변 회로를 구성할 수 있다.
상기 제1 하부 절연층(31) 및 상기 다수의 하부 배선(27) 상을 덮는 상기 제2 하부 절연층(33)이 형성될 수 있다. 상기 제2 하부 절연층(33) 상에 상기 제3 하부 절연층(35)이 형성될 수 있다. 상기 제2 하부 절연층(33)은 상기 제3 하부 절연층(35)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제2 하부 절연층(33)은 식각 정지층에 해당될 수 있다.
상기 소자 분리층(23), 상기 제1 하부 절연층(31), 상기 제2 하부 절연층(33), 및 상기 제3 하부 절연층(35)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 소자 분리층(23), 상기 제1 하부 절연층(31), 상기 제2 하부 절연층(33), 및 상기 제3 하부 절연층(35)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-K 유전물(Low-K Dielectrics), 하이-K 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 하부 절연층(33)은 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물(SiCN), 또는 이들의 조합을 포함할 수 있다. 상기 제1 하부 절연층(31) 및 상기 제3 하부 절연층(35)은 실리콘 산화물을 포함할 수 있다. 상기 다수의 하부 배선(27)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 하부 배선(27)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 하부 구조체(20) 상에 수평 배선층(40)이 형성될 수 있다. 상기 수평 배선층(40)은 수평 도전층(41), 수평 몰드층(43), 지지대(47), 제1 수평 절연층(52), 및 제2 수평 절연층(54)을 포함할 수 있다.
상기 수평 도전층(41)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 수평 도전층(41)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일 실시예에서, 상기 수평 도전층(41)은 N형 불순물들을 갖는 폴리실리콘 층 또는 N형 불순물들을 갖는 단결정 반도체 층과 같은 도전층을 포함할 수 있다. 상기 수평 도전층(41)은 공통 소스 라인(Common Source Line)에 해당될 수 있다.
상기 상호 연결 영역(THV) 및 상기 연결 영역(EX) 내에 상기 수평 도전층(41)을 관통하여 상기 제3 하부 절연층(35)에 접촉된 상기 제1 수평 절연층(52)이 형성될 수 있다. 상기 수평 도전층(41) 및 상기 제1 수평 절연층(52)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 수평 도전층(41) 상에 상기 수평 몰드층(43)이 형성될 수 있다. 상기 수평 몰드층(43)은 도 4를 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 수평 몰드층(43) 상에 상기 지지대(47)가 형성될 수 있다. 상기 지지대(47)의 일부분은 상기 수평 몰드층(43)을 관통하여 상기 수평 도전층(41) 상에 직접적으로 접촉될 수 있다. 상기 지지대(47)의 일부분은 상기 수평 몰드층(43) 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 지지대(47)는 폴리실리콘을 포함할 수 있다.
상기 상호 연결 영역(THV) 및 상기 연결 영역(EX) 내에 상기 지지대(47) 및 상기 수평 몰드층(43)을 관통하여 상기 제1 수평 절연층(52)에 접촉된 상기 제2 수평 절연층(54)이 형성될 수 있다. 상기 지지대(47) 및 상기 제2 수평 절연층(54)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 수평 절연층(54)의 일부분은 상기 지지대(47)를 관통하여 상기 수평 도전층(41) 상에 직접적으로 접촉될 수 있다.
상기 제1 수평 절연층(52) 및 상기 제2 수평 절연층(54)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제1 수평 절연층(52) 및 상기 제2 수평 절연층(54)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 수평 절연층(52) 및 상기 제2 수평 절연층(54)의 각각은 실리콘 산화물을 포함할 수 있다.
상기 수평 배선층(40) 상에 제1 적층 구조체(60)가 형성될 수 있다. 상기 제1 적층 구조체(60)는 번갈아 가며 반복적으로 적층된 다수의 제1 절연층(62) 및 다수의 제1 몰드층(63)을 포함할 수 있다. 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 몰드층(63)은 상기 기판(21) 상의 상기 셀 영역(CEL) 내에 형성될 수 있다. 상기 다수의 제1 몰드층(63)의 각각은 제1 예비 패드(63P)를 포함할 수 있다. 상기 제1 예비 패드(63P)는 상기 다수의 제1 몰드층(63)의 각각의 다른 부분에 비하여 상대적으로 두꺼울 수 있다. 상기 제1 예비 패드(63P)는 상기 기판(21) 상의 상기 연결 영역(EX) 내에 형성될 수 있다.
상기 연결 영역(EX) 내에서 상기 다수의 제1 절연층(62) 및 상기 다수의 제1 몰드층(63)은 계단 모양을 이룰 수 있다. 상기 제1 예비 패드(63P)의 상면은 노출될 수 있다. 상기 상호 연결 영역(THV) 내에 있어서, 상기 제2 수평 절연층(54)의 상면은 노출될 수 있다.
상기 다수의 제1 몰드층(63)은 상기 다수의 제1 절연층(62)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 절연층(62)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 제1 몰드층(63)은 실리콘 질화물을 포함할 수 있다. 상기 다수의 제1 절연층(62) 중 최상층은 상기 다수의 제1 절연층(62) 중 상기 제1 적층 구조체(60)의 중심에 인접한 하나보다 두꺼울 수 있다.
도 13을 참조하면, 상기 상호 연결 영역(THV) 내의 상기 제2 수평 절연층(54) 상에 제1 층간 절연층(68)이 형성될 수 있다. 상기 제1 층간 절연층(68)은 상기 연결 영역(EX) 내부로 연장될 수 있다. 상기 제1 층간 절연층(68)은 상기 수평 도전층(41) 및 상기 제2 수평 절연층(54) 상을 덮을 수 있다. 상기 제1 층간 절연층(68)은 상기 연결 영역(EX) 내의 상기 다수의 제1 몰드층(63) 및 상기 다수의 제1 절연층(62) 상에 연장될 수 있다. 상기 제1 층간 절연층(68)은 상기 제1 예비 패드(63P) 상을 덮을 수 있다. 상기 다수의 제1 절연층(62) 중 최상층 및 상기 제1 층간 절연층(68)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제1 적층 구조체(60)는 상기 다수의 제1 절연층(62), 상기 다수의 제1 몰드층(63), 및 상기 제1 층간 절연층(68)을 포함할 수 있다.
상기 제1 층간 절연층(68)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제1 층간 절연층(68)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 층간 절연층(68)은 실리콘 산화물을 포함할 수 있다.
상기 제1 적층 구조체(60) 상에 제1 마스크 패턴(322, 323)이 형성될 수 있다. 상기 제1 마스크 패턴(322, 323)은 제1 하부 마스크 패턴(322) 및 상기 제1 하부 마스크 패턴(322) 상의 제1 상부 마스크 패턴(323)을 포함할 수 있다. 상기 제1 마스크 패턴(322, 323)을 식각마스크로 사용하여 상기 제1 적층 구조체(60) 내에 다수의 하부 채널 홀(110H1), 다수의 하부 분리 트렌치(120H1), 다수의 하부 관통 홀(130H1), 하부 소스 콘택 홀(140H1), 및 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)이 형성될 수 있다.
상기 다수의 하부 채널 홀(110H1), 상기 다수의 하부 분리 트렌치(120H1), 상기 다수의 하부 관통 홀(130H1), 상기 하부 소스 콘택 홀(140H1), 및 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)을 형성하는 것은 동시에 수행되는 식각 공정을 포함할 수 있다. 상기 식각 공정은 이방성 식각 공정, 등방성 식각 공정, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 식각 공정은 상기 다수의 제1 절연층(62)을 식각하기 위한 제1 식각 공정 및 상기 다수의 제1 몰드층(63)을 위한 제2 식각 공정을 포함할 수 있다. 상기 제2 식각 공정은 상기 제1 식각 공정과 다른 식각 조건을 포함할 수 있다. 상기 제1 식각 공정 및 상기 제2 식각 공정은 번갈아 가며 반복적으로 수행될 수 있다. 상기 다수의 제1 몰드층(63)은 상기 다수의 제1 절연층(62)과 다른 물질을 포함할 수 있다. 상기 제1 층간 절연층(68)은 상기 다수의 제1 절연층(62)과 유사하거나 실질적으로 동일한 물질을 포함할 수 있다. 상기 제1 식각 공정이 수행되는 동안 상기 제1 층간 절연층(68)은 상기 다수의 제1 절연층(62)과 유사한 식각속도를 보일 수 있다. 상기 제2 식각 공정이 수행되는 동안 상기 제1 층간 절연층(68)은 상기 다수의 제1 몰드층(63)보다 낮은 식각속도를 보일 수 있다.
상기 다수의 하부 채널 홀(110H1)의 각각은 상기 다수의 제1 절연층(62), 상기 다수의 제1 몰드층(63), 상기 지지대(47), 및 상기 수평 몰드층(43)을 관통하여 상기 수평 도전층(41) 내에 연장될 수 있다. 상기 다수의 하부 채널 홀(110H1)은 상기 셀 어레이 영역(CA) 내에 형성될 수 있다. 상기 다수의 하부 분리 트렌치(120H1)의 각각은 상기 다수의 제1 절연층(62), 상기 다수의 제1 몰드층(63), 상기 지지대(47), 및 상기 수평 몰드층(43)을 관통하여 상기 수평 도전층(41) 내에 연장될 수 있다.
상기 다수의 하부 관통 홀(130H1)의 각각은 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 다수의 하부 관통 홀(130H1) 및 상기 제2 수평 절연층(54) 사이에 상기 제1 층간 절연층(68)이 보존될 수 있다. 상기 다수의 하부 관통 홀(130H1) 각각의 수평 폭은 상기 다수의 하부 채널 홀(110H1) 각각의 수평 폭보다 클 수 있다. 상기 다수의 하부 관통 홀(130H1)은 상기 상호 연결 영역(THV) 내에 형성될 수 있다.
상기 하부 소스 콘택 홀(140H1)은 상기 제1 층간 절연층(68) 내에 연장될 수 있다. 상기 하부 소스 콘택 홀(140H1) 및 상기 제2 수평 절연층(54) 사이에 상기 제1 층간 절연층(68)이 보존될 수 있다. 상기 하부 소스 콘택 홀(140H1)의 수평 폭은 상기 다수의 하부 채널 홀(110H1) 각각의 수평 폭보다 클 수 있다. 상기 하부 소스 콘택 홀(140H1)의 하단은 상기 다수의 하부 관통 홀(130H1)의 하단들과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 하부 소스 콘택 홀(140H1)은 상기 연결 영역(EX) 내에 형성될 수 있다.
상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)은 제1 하부 셀 콘택 홀(151H1), 제2 하부 셀 콘택 홀(152H1), 제3 하부 셀 콘택 홀(153H1), 및 제4 하부 셀 콘택 홀(154H1)을 포함할 수 있다. 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)은 상기 연결 영역(EX) 내에 형성될 수 있다. 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1) 각각의 수평 폭은 상기 다수의 하부 채널 홀(110H1) 각각의 수평 폭보다 클 수 있다.
상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)의 각각은 상기 제1 적층 구조체(60) 및 상기 제2 수평 절연층(54)을 관통하여 상기 제1 수평 절연층(52) 내에 연장될 수 있다. 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)의 하단들은 상기 다수의 하부 채널 홀(110H1)의 하단들보다 낮은 레벨에 형성될 수 있다. 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)의 하단들 및 상기 제3 하부 절연층(35) 사이에 상기 제1 수평 절연층(52)이 보존될 수 있다.
상기 제1 하부 셀 콘택 홀(151H1) 및 상기 제2 하부 셀 콘택 홀(152H1)의 각각은 상기 다수의 제1 절연층(62), 상기 다수의 제1 몰드층(63), 및 상기 제2 수평 절연층(54)을 관통하여 상기 제1 수평 절연층(52) 내에 연장될 수 있다. 상기 제3 하부 셀 콘택 홀(153H1) 및 상기 제4 하부 셀 콘택 홀(154H1)의 각각은 상기 제1 층간 절연층(68), 상기 다수의 제1 절연층(62), 상기 다수의 제1 몰드층(63), 및 상기 제2 수평 절연층(54)을 관통하여 상기 제1 수평 절연층(52) 내에 연장될 수 있다.
상기 다수의 하부 채널 홀(110H1), 상기 다수의 하부 분리 트렌치(120H1), 상기 다수의 하부 관통 홀(130H1), 상기 하부 소스 콘택 홀(140H1), 및 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)의 각각은 도 1 내지 도 11을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
도 14를 참조하면, 상기 다수의 하부 채널 홀(110H1) 내에 다수의 하부 채널 희생층(110S1), 상기 다수의 하부 분리 트렌치(120H1) 내에 다수의 하부 분리 희생층(120S1), 상기 다수의 하부 관통 홀(130H1) 내에 다수의 하부 관통 희생층(130S1), 상기 하부 소스 콘택 홀(140H1) 내에 하부 소스 콘택 희생층(140S1), 그리고 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1) 내에 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1)이 형성될 수 있다. 상기 제1 마스크 패턴(322, 323)은 제거될 수 있다. 상기 다수의 하부 채널 희생층(110S1), 상기 다수의 하부 분리 희생층(120S1), 상기 다수의 하부 관통 희생층(130S1), 상기 하부 소스 콘택 희생층(140S1), 및 상기 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1)의 각각은 폴리실리콘, 텅스텐, 또는 이들의 조합을 포함할 수 있다.
도 15를 참조하면, 상기 제1 적층 구조체(60), 상기 다수의 하부 채널 희생층(110S1), 상기 다수의 하부 분리 희생층(120S1), 상기 다수의 하부 관통 희생층(130S1), 상기 하부 소스 콘택 희생층(140S1), 및 상기 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1) 상에 제2 적층 구조체(80)가 형성될 수 있다.
상기 제2 적층 구조체(80)는 번갈아 가며 반복적으로 적층된 다수의 제2 절연층(81) 및 다수의 제2 몰드층(83)을 포함할 수 있다. 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 몰드층(83)은 상기 기판(21) 상의 상기 셀 영역(CEL) 내에 형성될 수 있다. 상기 다수의 제2 몰드층(83)의 각각은 제2 예비 패드(83P)를 포함할 수 있다. 상기 제2 예비 패드(83P)는 상기 다수의 제2 몰드층(83) 각각의 다른 부분에 비하여 상대적으로 두꺼울 수 있다. 상기 제2 예비 패드(83P)는 상기 기판(21) 상의 상기 연결 영역(EX) 내에 형성될 수 있다. 상기 연결 영역(EX) 내에서 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 몰드층(83)은 계단 모양을 이룰 수 있다.
상기 다수의 제2 몰드층(83)은 상기 다수의 제2 절연층(81)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 다수의 제2 몰드층(83)은 상기 다수의 제1 몰드층(63)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 다수의 제2 절연층(81)은 상기 다수의 제1 절연층(62)와 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 다수의 제2 절연층(81)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 제2 몰드층(83)은 실리콘 질화물을 포함할 수 있다.
상기 상호 연결 영역(THV) 내의 상기 제1 층간 절연층(68) 및 상기 다수의 하부 관통 희생층(130S1) 상에 제2 층간 절연층(88)이 형성될 수 있다. 상기 제2 층간 절연층(88)은 상기 연결 영역(EX) 내부로 연장될 수 있다. 상기 제2 층간 절연층(88)은 상기 하부 소스 희생층(140S1) 상을 덮을 수 있다. 상기 제2 층간 절연층(88)은 상기 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1) 상에 연장될 수 있다.
상기 제2 층간 절연층(88)은 상기 연결 영역(EX) 내의 상기 다수의 제2 몰드층(83) 및 상기 다수의 제2 절연층(81) 상에 연장될 수 있다. 상기 제2 층간 절연층(88)은 상기 제2 예비 패드(83P) 상을 덮을 수 있다. 상기 다수의 제2 절연층(81) 중 최상층 및 상기 제2 층간 절연층(88)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 적층 구조체(80)는 상기 다수의 제2 절연층(81), 상기 다수의 제2 몰드층(83), 및 상기 제2 층간 절연층(88)을 포함할 수 있다.
상기 제2 층간 절연층(88)은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 제2 층간 절연층(88)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제2 층간 절연층(88)은 실리콘 산화물을 포함할 수 있다.
상기 제2 적층 구조체(80) 상에 제2 마스크 패턴(334, 335)이 형성될 수 있다. 상기 제2 마스크 패턴(334, 335)은 제2 하부 마스크 패턴(334) 및 상기 제2 하부 마스크 패턴(334) 상의 제2 상부 마스크 패턴(335)을 포함할 수 있다. 상기 제2 마스크 패턴(334, 335)을 식각마스크로 사용하여 상기 제2 적층 구조체(80) 내에 다수의 상부 채널 홀(110H2), 다수의 상부 분리 트렌치(120H2), 다수의 상부 관통 홀(130H2), 상부 소스 콘택 홀(140H2), 및 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2)이 형성될 수 있다.
상기 다수의 상부 채널 홀(110H2)의 각각은 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 몰드층(83)을 관통하여 상기 다수의 하부 채널 홀(110H1)중 대응하는 하나에 연통될 수 있다. 상기 다수의 상부 채널 홀(110H2)은 상기 셀 어레이 영역(CA) 내에 형성될 수 있다.
상기 다수의 상부 분리 트렌치(120H2)의 각각은 상기 다수의 제2 절연층(81) 및 상기 다수의 제2 몰드층(83)을 관통하여 상기 다수의 하부 분리 트렌치(120H1) 중 대응하는 하나에 연통될 수 있다.
상기 다수의 상부 관통 홀(130H2)의 각각은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 다수의 상부 관통 홀(130H2) 및 상기 다수의 하부 관통 희생층(130S1) 사이에 상기 제2 층간 절연층(88)이 보존될 수 있다. 상기 다수의 상부 관통 홀(130H2) 각각의 수평 폭은 상기 다수의 상부 채널 홀(110H2) 각각의 수평 폭보다 클 수 있다. 상기 다수의 상부 관통 홀(130H2)은 상기 상호 연결 영역(THV) 내에 형성될 수 있다.
상기 상부 소스 콘택 홀(140H2)은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 상부 소스 콘택 홀(140H2) 및 상기 하부 소스 콘택 희생층(140S1) 사이에 상기 제2 층간 절연층(88)이 보존될 수 있다. 상기 상부 소스 콘택 홀(140H2)의 수평 폭은 상기 다수의 상부 채널 홀(110H2) 각각의 수평 폭보다 클 수 있다. 상기 상부 소스 콘택 홀(140H2)의 하단은 상기 다수의 상부 관통 홀(130H2)의 하단들과 실질적으로 동일한 레벨에 형성될 수 있다. 상기 상부 소스 콘택 홀(140H2)은 상기 연결 영역(EX) 내에 형성될 수 있다.
상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2)은 제1 상부 셀 콘택 홀(151H2), 제2 상부 셀 콘택 홀(152H2), 제3 상부 셀 콘택 홀(153H2), 및 제4 상부 셀 콘택 홀(154H2)을 포함할 수 있다. 상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2)은 상기 연결 영역(EX) 내에 형성될 수 있다. 상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2) 각각의 수평 폭은 상기 다수의 상부 채널 홀(110H2) 각각의 수평 폭보다 클 수 있다.
상기 제1 상부 셀 콘택 홀(151H2)은 상기 제2 층간 절연층(88), 상기 다수의 제2 절연층(81), 및 상기 다수의 제2 몰드층(83)을 관통하여 상기 제1 하부 셀 콘택 홀(151H1)에 연통될 수 있다. 상기 제2 상부 셀 콘택 홀(152H2)은 상기 제2 층간 절연층(88), 상기 다수의 제2 절연층(81), 및 상기 다수의 제2 몰드층(83)을 관통하여 상기 제2 하부 셀 콘택 홀(152H1)에 연통될 수 있다.
상기 제3 상부 셀 콘택 홀(153H2) 및 상기 제4 상부 셀 콘택 홀(154H2)은 상기 제2 층간 절연층(88) 내에 연장될 수 있다. 상기 제3 상부 셀 콘택 홀(153H2) 및 제3 하부 셀 콘택 희생층(153S1) 사이와 상기 제4 상부 셀 콘택 홀(154H2) 및 제4 하부 셀 콘택 희생층(154S1) 사이에 상기 제2 층간 절연층(88)이 보존될 수 있다.
도 16을 참조하면, 상기 다수의 상부 채널 홀(110H2) 내에 다수의 상부 채널 희생층(110S2), 상기 다수의 상부 분리 트렌치(120H2) 내에 다수의 상부 분리 희생층(120S2), 상기 다수의 상부 관통 홀(130H2) 내에 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 홀(140H2) 내에 상부 소스 콘택 희생층(140S2), 그리고 상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2) 내에 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2)이 형성될 수 있다. 상기 제2 마스크 패턴(334, 335)은 제거될 수 있다.
상기 다수의 상부 채널 희생층(110S2), 상기 다수의 상부 분리 희생층(120S2), 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2)은 상기 다수의 하부 채널 희생층(110S1), 상기 다수의 하부 분리 희생층(120S1), 상기 다수의 하부 관통 희생층(130S1), 상기 하부 소스 콘택 희생층(140S1), 및 상기 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1)과 실질적으로 동일한 물질을 포함할 수 있다. 상기 다수의 상부 채널 희생층(110S2), 상기 다수의 상부 분리 희생층(120S2), 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2)의 각각은 폴리실리콘, 텅스텐, 또는 이들의 조합을 포함할 수 있다.
도 17을 참조하면, 상기 제2 적층 구조체(80), 상기 다수의 상부 분리 희생층(120S2), 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2) 상을 덮고 상기 다수의 상부 채널 희생층(110S2)을 노출하는 제3 마스크 패턴(346)이 형성될 수 있다.
상기 다수의 상부 채널 희생층(110S2) 및 상기 다수의 하부 채널 희생층(110S1)을 제거하여 다수의 채널 홀(110H)이 형성될 수 있다. 상기 다수의 채널 홀(110H)은 상기 다수의 하부 채널 홀(110H1) 및 상기 다수의 상부 채널 홀(110H2)을 포함할 수 있다. 상기 다수의 하부 채널 홀(110H1)의 각각은 상기 다수의 상부 채널 홀(110H2)중 대응하는 하나에 연통될 수 있다.
도 18을 참조하면, 상기 다수의 채널 홀(110H) 내에 다수의 채널 구조체(110)가 형성될 수 있다. 상기 다수의 채널 구조체(110)의 각각은 도 1 및 도 3을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 제3 마스크 패턴(346)이 제거될 수 있다.
도 19를 참조하면, 상기 제2 적층 구조체(80), 상기 다수의 채널 구조체(110), 상기 다수의 상부 분리 희생층(120S2), 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2) 상에 제1 상부 절연층(231)이 형성될 수 있다. 상기 제1 상부 절연층(231)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 제1 상부 절연층(231)은 실리콘 산화물을 포함할 수 있다.
상기 제1 상부 절연층(231) 상에 제4 마스크 패턴(358)이 형성될 수 있다. 상기 제4 마스크 패턴(358) 및 상기 제1 상부 절연층(231)을 관통하여 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2)을 노출하는 다수의 제1 개구부(358H)가 형성될 수 있다. 상기 다수의 제1 개구부(358H)를 형성하는 것은 리소그라피(Lithography) 공정, 패터닝 공정, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 제1 개구부(358H)의 각각은 리소그라피 공정의 정렬 한계에 기인한 정렬 오차를 포함할 수 있다. 상기 다수의 제1 개구부(358H) 각각의 수평 폭은 상기 다수의 상부 관통 홀(130H2), 상기 상부 소스 콘택 홀(140H2), 및 상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2) 각각의 수평 폭보다 좁을 수 있다.
도 20을 참조하면, 상기 다수의 상부 관통 희생층(130S2), 상기 상부 소스 콘택 희생층(140S2), 및 상기 다수의 상부 셀 콘택 희생층(151S2, 152S2, 153S2, 154S2)을 제거하여 상기 다수의 상부 관통 홀(130H2), 상기 상부 소스 콘택 홀(140H2), 및 상기 다수의 상부 셀 콘택 홀(151H2, 152H2, 153H2, 154H2)이 노출될 수 있다.
도 21을 참조하면, 상기 제4 마스크 패턴(358)을 식각 마스크로 사용하여 상기 제2 층간 절연층(88)을 식각하여 다수의 상-하부 관통 홀(130H3), 상-하부 소스 콘택 홀(140H3), 및 다수의 상-하부 셀 콘택 홀(153H3, 154H3)이 형성될 수 있다. 상기 다수의 상-하부 관통 홀(130H3), 상기 상-하부 소스 콘택 홀(140H3), 및 상기 다수의 상-하부 셀 콘택 홀(153H3, 154H3)의 각각은 리소그라피 공정의 정렬 한계에 기인한 정렬 오차를 포함할 수 있다.
상기 다수의 상-하부 관통 홀(130H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 다수의 상부 관통 홀(130H2) 및 상기 다수의 하부 관통 홀(130H1)에 연통될 수 있다. 상기 다수의 상-하부 관통 홀(130H3) 각각의 수평 폭은 상기 다수의 상부 관통 홀(130H2) 및 상기 다수의 하부 관통 홀(130H1) 각각의 수평 폭보다 좁을 수 있다.
상기 상-하부 소스 콘택 홀(140H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 다수의 상부 소스 콘택 홀(140H2) 및 상기 다수의 하부 소스 콘택 홀(140H1)에 연통될 수 있다. 상기 상-하부 소스 콘택 홀(140H3)의 수평 폭은 상기 다수의 상부 소스 콘택 홀(140H2) 및 상기 다수의 하부 소스 콘택 홀(140H1) 각각의 수평 폭보다 좁을 수 있다.
상기 다수의 상-하부 셀 콘택 홀(153H3, 154H3)은 제3 상-하부 셀 콘택 홀(153H3) 및 제4 상-하부 셀 콘택 홀(154H3)을 포함할 수 있다. 상기 제3 상-하부 셀 콘택 홀(153H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 제3 상부 셀 콘택 홀(153H2) 및 상기 제3 하부 셀 콘택 홀(153H1)에 연통될 수 있다. 상기 제3 상-하부 셀 콘택 홀(153H3)의 수평 폭은 상기 제3 상부 셀 콘택 홀(153H2) 및 상기 제3 하부 셀 콘택 홀(153H1) 각각의 수평 폭보다 좁을 수 있다.
상기 제4 상-하부 셀 콘택 홀(154H3)은 상기 제2 층간 절연층(88)을 관통하여 상기 제4 상부 셀 콘택 홀(154H2) 및 상기 제4 하부 셀 콘택 홀(154H1)에 연통될 수 있다. 상기 제4 상-하부 셀 콘택 홀(154H3)의 수평 폭은 상기 제4 상부 셀 콘택 홀(154H2) 및 상기 제4 하부 셀 콘택 홀(154H1) 각각의 수평 폭보다 좁을 수 있다.
도 22를 참조하면, 상기 다수의 하부 관통 희생층(130S1), 상기 하부 소스 콘택 희생층(140S1), 및 상기 다수의 하부 셀 콘택 희생층(151S1, 152S1, 153S1, 154S1)을 제거하여 상기 다수의 하부 관통 홀(130H1), 상기 하부 소스 콘택 홀(140H1), 및 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1)이 노출될 수 있다.
도 23을 참조하면, 상기 제4 마스크 패턴(358)을 식각 마스크로 사용하여 상기 제1 층간 절연층(68), 상기 제2 수평 절연층(54), 상기 제1 수평 절연층(52), 상기 제3 하부 절연층(35), 및 상기 제2 하부 절연층(33)을 식각하여 다수의 하-하부 관통 홀(130H4), 하-하부 소스 콘택 홀(140H4), 및 다수의 하-하부 셀 콘택 홀(151H4, 152H4, 153H4, 154H4)이 형성될 수 있다. 상기 다수의 하-하부 관통 홀(130H4), 상기 하-하부 소스 콘택 홀(140H4), 및 상기 다수의 하-하부 셀 콘택 홀(151H4, 152H4, 153H4, 154H4)의 각각은 리소그라피 공정의 정렬 한계에 기인한 정렬 오차를 포함할 수 있다. 상기 다수의 하-하부 관통 홀(130H4) 및 상기 다수의 하-하부 셀 콘택 홀(151H4, 152H4, 153H4, 154H4)의 바닥에 상기 다수의 하부 배선(27)이 노출될 수 있다. 상기 하-하부 소스 콘택 홀(140H4)의 바닥에 상기 수평 도전층(41)이 노출될 수 있다.
상기 다수의 하-하부 관통 홀(130H4)의 각각은 상기 제1 층간 절연층(68), 상기 제2 수평 절연층(54), 상기 제1 수평 절연층(52), 상기 제3 하부 절연층(35), 및 상기 제2 하부 절연층(33)을 관통하여 상기 다수의 하부 관통 홀(130H1) 중 대응하는 하나에 연통될 수 있다. 상기 하-하부 소스 콘택 홀(140H4)은 상기 제1 층간 절연층(68) 및 상기 제2 수평 절연층(54)을 관통하여 상기 하부 소스 콘택 홀(140H1)에 연통될 수 있다.
상기 다수의 하-하부 셀 콘택 홀(151H4, 152H4, 153H4, 154H4)은 제1 하-하부 셀 콘택 홀(151H4), 제2 하-하부 셀 콘택 홀(152H4), 제3 하-하부 셀 콘택 홀(153H4), 및 제4 하-하부 셀 콘택 홀(154H4)을 포함할 수 있다. 상기 다수의 하-하부 셀 콘택 홀(151H4, 152H4, 153H4, 154H4)의 각각은 상기 제1 수평 절연층(52), 상기 제3 하부 절연층(35), 및 상기 제2 하부 절연층(33)을 관통하여 상기 다수의 하부 셀 콘택 홀(151H1, 152H1, 153H1, 154H1) 중 대응하는 하나에 연통될 수 있다.
다수의 관통 홀(130H), 소스 콘택 홀(140H), 및 다수의 셀 콘택 홀(151H, 152H, 153H, 154H)이 구성될 수 있다. 상기 다수의 관통 홀(130H), 상기 소스 콘택 홀(140H), 및 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H)의 각각은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 예를들면, 상기 다수의 관통 홀(130H)은 상기 다수의 하부 관통 홀(130H1), 상기 다수의 상부 관통 홀(130H2), 상기 다수의 상-하부 관통 홀(130H3), 및 상기 다수의 하-하부 관통 홀(130H4)을 포함할 수 있다.
상기 소스 콘택 홀(140H)은 상기 하부 소스 콘택 홀(140H1), 상기 상부 소스 콘택 홀(140H2), 상기 상-하부 소스 콘택 홀(140H3), 및 상기 하-하부 소스 콘택 홀(140H4)을 포함할 수 있다. 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H)은 제1 셀 콘택 홀(151H), 제2 셀 콘택 홀(152H), 제3 셀 콘택 홀(153H), 및 제4 셀 콘택 홀(154H)을 포함할 수 있다.
상기 제1 셀 콘택 홀(151H)은 상기 제1 하부 셀 콘택 홀(151H1), 상기 제1 상부 셀 콘택 홀(151H2), 및 상기 제1 하-하부 셀 콘택 홀(151H4)을 포함할 수 있다. 상기 제2 셀 콘택 홀(152H)은 상기 제2 하부 셀 콘택 홀(152H1), 상기 제2 상부 셀 콘택 홀(152H2), 및 상기 제2 하-하부 셀 콘택 홀(152H4)을 포함할 수 있다.
상기 제3 셀 콘택 홀(153H)은 상기 제3 하부 셀 콘택 홀(153H1), 상기 제3 상부 셀 콘택 홀(153H2), 상기 제3 상-하부 셀 콘택 홀(153H3), 및 상기 제3 하-하부 셀 콘택 홀(153H4)을 포함할 수 있다. 상기 제4 셀 콘택 홀(154H)은 상기 제4 하부 셀 콘택 홀(154H1), 상기 제4 상부 셀 콘택 홀(154H2), 상기 제4 상-하부 셀 콘택 홀(154H3), 및 상기 제4 하-하부 셀 콘택 홀(154H4)을 포함할 수 있다.
도 23 및 도 24를 참조하면, 상기 다수의 관통 홀(130H) 및 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H) 내에 노출된 상기 다수의 제1 몰드층(63), 상기 다수의 제2 몰드층(83), 및 상기 제2 하부 절연층(33)을 제거하여 다수의 갭 영역(GA1, GA2, GA3)이 형성될 수 있다. 상기 다수의 갭 영역(GA1, GA2, GA3)의 각각은 상기 다수의 관통 홀(130H) 및 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H) 중 대응하는 하나에 연통될 수 있다.
일 실시예에서, 상기 제1 셀 콘택 홀(151H)에 연통된 다수의 제1 갭 영역(GA1), 제2 갭 영역(GA2), 및 제3 갭 영역(GA3)이 형성될 수 있다. 상기 다수의 제1 갭 영역(GA1)의 각각은 상기 다수의 제1 몰드층(63) 및 상기 다수의 제2 몰드층(83) 중 대응하는 하나를 제거하여 형성될 수 있다. 상기 제2 갭 영역(GA2)은 상기 제1 예비 패드(63P) 또는 상기 제2 예비 패드(83P)를 제거하여 형성될 수 있다. 상기 제3 갭 영역(GA3)은 상기 제2 하부 절연층(33)을 제거하여 형성될 수 있다.
도 25를 참조하면, 상기 다수의 갭 영역(GA1, GA2, GA3) 내에 제1 라이너(171)가 형성될 수 있다. 상기 다수의 갭 영역(GA1, GA2, GA3) 내의 상기 제1 라이너(171) 상에 제2 캐핑 층(174)이 형성될 수 있다. 일 실시예에서, 상기 제1 라이너(171)는 실리콘 질화물과 같은 질화물을 포함할 수 있다. 상기 제2 캐핑 층(174)은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제2 캐핑 층(174)은 상기 다수의 제1 갭 영역(GA1)을 완전히 채울 수 있다.
도 26을 참조하면, 상기 제2 캐핑 층(174)을 부분적으로 제거하여 상기 제1 라이너(171)가 노출될 수 있다. 상기 제2 캐핑 층(174)을 부분적으로 제거하는 것은 에치백(Etch-Back) 공정을 포함할 수 있다. 상기 제2 캐핑 층(174)은 상기 다수의 제1 갭 영역(GA1) 내에 보존될 수 있다.
도 27을 참조하면, 상기 제2 갭 영역(GA2) 및 상기 제3 갭 영역(GA3) 내에 제1 캐핑 층(173)이 형성될 수 있다. 상기 제1 캐핑 층(173)을 형성하는 것은 박막 형성 공정 및 에치백(Etch-Back) 공정을 포함할 수 있다. 일 실시예에서, 상기 제1 캐핑 층(173)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 28을 참조하면, 상기 제1 셀 콘택 홀(151H) 내에 콘택 희생층(365S)이 형성될 수 있다. 일 실시예에서, 상기 콘택 희생층(365S)은 제2 라이너(362) 및 상기 제2 라이너(362) 상의 희생층(364)을 포함할 수 있다. 상기 제2 라이너(362)는 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 희생층(364)은 폴리실리콘, 텅스텐, 또는 이들의 조합을 포함할 수 있다.
도 29를 참조하면, 상기 다수의 관통 홀(130H), 상기 소스 콘택 홀(140H), 및 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H) 내에 상기 콘택 희생층(365S)이 형성될 수 있다. 상기 콘택 희생층(365S)은 도 28을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 제4 마스크 패턴(358)이 제거될 수 있다.
도 30을 참조하면, 상기 제1 상부 절연층(231) 상에 제5 마스크 패턴(369)이 형성될 수 있다. 상기 제5 마스크 패턴(369)을 식각 마스크로 사용하여 상기 제1 상부 절연층(231)을 관통하여 상기 다수의 상부 분리 희생층(120S2)을 노출하는 다수의 제2 개구부(369H)가 형성될 수 있다. 상기 다수의 상부 분리 희생층(120S2) 및 상기 다수의 하부 분리 희생층(120S1)을 제거하여 상기 다수의 상부 분리 트렌치(120H2) 및 상기 다수의 하부 분리 트렌치(120H1)가 노출될 수 있다. 상기 다수의 상부 분리 트렌치(120H2) 및 상기 다수의 하부 분리 트렌치(120H1)는 다수의 분리 트렌치(120H)를 구성할 수 있다.
도 31을 참조하면, 상기 수평 몰드층(43)을 부분적으로 제거하고, 상기 수평 도전층(41) 및 상기 지지대(47) 사이에 밀봉 도전층(Sealing Conductive Layer; 45)이 형성될 수 있다. 상기 밀봉 도전층(45)은 도 3을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 다수의 제1 몰드층(63) 및 상기 다수의 제2 몰드층(83)을 제거하고 상기 다수의 제1 전극층(64) 및 상기 다수의 제2 전극층(85)이 형성될 수 있다. 상기 다수의 제1 전극층(64) 및 상기 다수의 제2 전극층(85)의 각각은 도 3 및 도 4를 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 다수의 분리 트렌치(120H) 내에 상기 다수의 분리 절연 패턴(120)이 형성될 수 있다. 상기 다수의 분리 절연 패턴(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-K 유전물, 하이-K 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 다수의 분리 절연 패턴(120)은 실리콘 산화물을 포함할 수 있다. 상기 제5 마스크 패턴(369)이 제거될 수 있다.
도 32를 참조하면, 상기 다수의 제1 몰드층(63) 및 상기 다수의 제2 몰드층(83)을 제거하는 동안 상기 제1 라이너(171) 또한 부분적으로 제거될 수 있다. 상기 제2 블로킹 층(74), 상기 다수의 제1 전극층(64), 및 상기 다수의 제2 전극층(85)이 형성될 수 있다. 상기 제2 블로킹 층(74), 상기 다수의 제1 전극층(64), 및 상기 다수의 제2 전극층(85)의 각각은 도 1, 도 3, 및 도 4를 참조하여 설명한 것과 유사한 구성을 포함할 수 있다.
도 33을 참조하면, 상기 제1 상부 절연층(231) 상에 제6 마스크 패턴(370)이 형성될 수 있다. 상기 콘택 희생층(365S)을 제거하여 다수의 관통 홀(130H), 소스 콘택 홀(140H), 및 다수의 셀 콘택 홀(151H, 152H, 153H, 154H)이 노출될 수 있다.
도 34를 참조하면, 상기 다수의 관통 홀(130H), 상기 소스 콘택 홀(140H), 및 상기 다수의 셀 콘택 홀(151H, 152H, 153H, 154H) 내에 다수의 관통 전극(130), 소스 콘택 플러그(140), 및 다수의 셀 콘택 플러그(151, 152, 153, 154)가 형성될 수 있다. 상기 다수의 관통 전극(130), 상기 소스 콘택 플러그(140), 및 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)의 각각은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 상기 다수의 관통 전극(130), 상기 소스 콘택 플러그(140), 및 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)의 각각은 W, WN, Ti, TiN, Ta, TaN, Co, Ni, Ru, Pt, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 관통 전극(130), 상기 소스 콘택 플러그(140), 및 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)의 각각은 도 1 내지 도 10을 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 예를들면, 상기 다수의 셀 콘택 플러그(151, 152, 153, 154)의 각각은 상기 다수의 제1 전극층(64) 및 상기 다수의 제2 전극층(85) 중 대응하는 하나에 전기적으로 접속될 수 있다. 상기 제6 마스크 패턴(370)이 제거될 수 있다.
도 35를 참조하면, 제1 셀 콘택 플러그(151)는 도 4를 참조하여 설명한 것과 유사한 구성을 포함할 수 있다. 상기 제1 셀 콘택 플러그(151)는 상기 연결 패드(85P)에 접촉될 수 있다.
도 1을 다시 한번 참조하면, 상기 제1 상부 절연층(231) 상에 상기 제2 상부 절연층(233)이 형성될 수 있다. 상기 제2 상부 절연층(233) 및 상기 제1 상부 절연층(231)을 관통하여 상기 비트 패드(118)에 접촉된 상기 다수의 비트 플러그(241)가 형성될 수 있다. 상기 제2 상부 절연층(233) 상에 상기 다수의 비트 플러그(241)에 접속된 상기 다수의 비트 라인(243)이 형성될 수 있다.
상기 제2 상부 절연층(233)을 관통하여 상기 다수의 관통 전극(130)에 접속된 상기 다수의 제1 상부 플러그(251)가 형성될 수 있다. 상기 제2 상부 절연층(233) 상에 상기 다수의 제1 상부 플러그(251)에 접속된 상기 다수의 제1 상부 배선(253)이 형성될 수 있다. 상기 제2 상부 절연층(233)을 관통하여 상기 소스 콘택 플러그(140)에 접속된 상기 제2 상부 플러그(262)가 형성될 수 있다. 상기 제2 상부 절연층(233) 상에 상기 제2 상부 플러그(262)에 접속된 상기 제2 상부 배선(264)이 형성될 수 있다. 상기 제2 상부 절연층(233), 상기 제1 상부 절연층(231), 및 상기 제2 층간 절연층(88)을 관통하여 상기 다수의 제2 전극층(85) 중 최상층에 접촉된 상기 제3 상부 플러그(275)가 형성될 수 있다. 상기 제2 상부 절연층(233) 상에 상기 제3 상부 플러그(275)에 접속된 상기 제3 상부 배선(277)이 형성될 수 있다.
상기 다수의 비트 플러그(241), 상기 다수의 비트 라인(243), 상기 다수의 제1 상부 플러그(251), 상기 다수의 제1 상부 배선(253), 상기 제2 상부 플러그(262), 상기 제2 상부 배선(264), 상기 제3 상부 플러그(275), 및 상기 제3 상부 배선(277)의 각각은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
도 36은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 36을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 다수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 다수의 반도체 장치(1100)를 포함하는 SSD 장치(Solid State Drive Device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비-휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 35을 참조하여 설명된 반도체 소자를 포함할 수 있다. 반도체 장치(1100)는 제1 구조물(1110F) 및 상기 제1 구조물(1110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 다수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 제1 및 제2 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제1 및 제2 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage; GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 다수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 다수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 다수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 37은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 37을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 다수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 다수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 다수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 36의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 메모리 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 35를 참조하여 상술한 반도체 장치를 포함할 수 있다. 예를 들면, 상기 게이트 적층 구조물들(3210)은 상기 제1 및 제2 적층 구조체(도 1의 60, 80)를 포함할 수 있다. 상기 메모리 채널 구조물들(3220)은 상기 다수의 채널 구조체(도 1의 110)를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via; TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
CEL: 셀 영역 CA: 셀 어레이 영역
EX: 연결 영역(EX) THV: 상호 연결 영역
20: 하부 구조체 21: 기판
23: 소자 분리층 25: 트랜지스터
27: 하부 배선 31: 제1 하부 절연층
33: 제2 하부 절연층 35: 제3 하부 절연층
40: 수평 배선층 41: 수평 도전층
43: 수평 몰드층 45: 밀봉 도전층
47: 지지대 52: 제1 수평 절연층
54: 제2 수평 절연층 60: 제1 적층 구조체
62: 제1 절연층 64: 제1 전극층
68: 제1 층간 절연층 80: 제2 적층 구조체
81: 제2 절연층 85: 제2 전극층
88: 제2 층간 절연층 110: 채널 구조체
120: 분리 절연 패턴 130: 관통 전극
140: 소스 콘택 플러그
151, 152, 153, 154: 셀 콘택 플러그
231: 제1 상부 절연층 233: 제2 상부 절연층
241: 비트 플러그 243: 비트 라인
251: 제1 상부 플러그 253: 제1 상부 배선
262: 제2 상부 플러그 264: 제2 상부 배선
275: 제3 상부 플러그 277: 제3 상부 배선

Claims (10)

  1. 다수의 하부 배선을 갖는 하부 구조체;
    상기 하부 구조체 상에 배치되고, 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는 수평 배선층;
    상기 수평 배선층 상의 적층 구조체;
    상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체; 및
    상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 관통 전극을 포함하되,
    상기 적층 구조체는
    번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 및
    상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함하고,
    상기 관통 전극은
    상기 층간 절연층 내에 연장된 제1 부분; 및
    상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치되고, 상기 제1 부분보다 좁은 수평 폭을 갖는 제2 부분을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제2 부분의 중심은 상기 제1 부분의 중심에 대하여 어긋난(Misaligned) 반도체 소자.
  3. 제1 항에 있어서,
    상기 제2 부분은 상기 층간 절연층 및 상기 수평 절연층을 관통하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 사이의 제1 경계와 상기 하부 구조체의 하면 사이의 거리는 상기 채널 구조체의 최하단 및 상기 하부 구조체의 하면 사이의 거리보다 큰 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 사이의 제1 경계와 상기 하부 구조체의 하면 사이의 거리는 상기 다수의 전극층의 최하단 및 상기 하부 구조체의 하면 사이의 거리보다 작은 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 부분 및 상기 제2 부분 사이의 제1 경계와 상기 하부 구조체의 하면 사이의 거리는 상기 다수의 전극층의 최하단 및 상기 하부 구조체의 하면 사이의 거리보다 큰 반도체 소자.
  7. 제1 항에 있어서,
    상기 다수의 절연층은 다수의 제1 절연층 및 다수의 제2 절연층을 포함하고,
    상기 다수의 전극층은 다수의 제1 전극층 및 다수의 제2 전극층을 포함하고,
    상기 층간 절연층은 제1 층간 절연층 및 제2 층간 절연층을 포함하고,
    상기 적층 구조체는
    상기 다수의 제1 절연층, 상기 다수의 제1 전극층, 및 상기 제1 층간 절연층을 갖는 제1 적층 구조체; 및
    상기 제1 적층 구조체 상에 배치되고, 상기 다수의 제2 절연층, 상기 다수의 제2 전극층, 및 상기 제2 층간 절연층을 갖는 제2 적층 구조체를 포함하되,
    상기 관통 전극은
    상기 제2 층간 절연층 내에 연장된 제3 부분; 및
    상기 제3 부분 및 상기 제1 부분 사이에 배치되고, 상기 제3 부분보다 좁은 수평 폭을 갖는 제4 부분을 더 포함하되,
    상기 제1 부분은 상기 제1 층간 절연층 내에 연장된 반도체 소자.
  8. 제7 항에 있어서,
    상기 제2 부분의 중심은 상기 제4 부분의 중심에 정렬된 반도체 소자.
  9. 다수의 하부 배선을 갖는 하부 구조체;
    상기 하부 구조체 상에 배치되고, 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는 수평 배선층;
    상기 수평 배선층 상의 적층 구조체;
    상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체; 및
    상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 다수의 셀 콘택 플러그를 포함하되,
    상기 적층 구조체는
    번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 및
    상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함하고,
    상기 다수의 셀 콘택 플러그의 각각은
    상기 다수의 절연층 및 상기 다수의 전극층을 관통하여 상기 수평 절연층 내에 연장된 제1 부분; 및
    상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치되고, 상기 제1 부분보다 좁은 수평 폭을 갖는 제2 부분을 포함하고,
    상기 다수의 셀 콘택 플러그의 각각은 상기 다수의 전극층 중 대응하는 하나에 접속된 반도체 소자.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 소자; 및
    상기 메인 기판 상에서 상기 반도체 소자와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 소자는
    다수의 하부 배선을 갖는 하부 구조체;
    상기 하부 구조체 상에 배치되고, 수평 도전층 및 상기 수평 도전층을 관통하는 수평 절연층을 갖는 수평 배선층;
    상기 수평 배선층 상의 적층 구조체;
    상기 적층 구조체를 관통하여 상기 수평 배선층 내에 연장된 채널 구조체; 및
    상기 적층 구조체 및 상기 수평 절연층을 관통하여 상기 다수의 하부 배선에 접속된 관통 전극을 포함하되,
    상기 적층 구조체는
    번갈아 가며 반복적으로 적층된 다수의 절연층 및 다수의 전극층; 및
    상기 다수의 절연층 및 상기 다수의 전극층의 측면에 배치된 층간 절연층을 포함하고,
    상기 관통 전극은
    상기 층간 절연층 내에 연장된 제1 부분; 및
    상기 제1 부분 및 상기 다수의 하부 배선 사이에 배치되고, 상기 제1 부분보다 좁은 수평 폭을 갖는 제2 부분을 포함하는 전자 시스템.
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