KR20220060256A - 더미 필라를 갖는 반도체 소자 및 전자 시스템 - Google Patents

더미 필라를 갖는 반도체 소자 및 전자 시스템 Download PDF

Info

Publication number
KR20220060256A
KR20220060256A KR1020200146048A KR20200146048A KR20220060256A KR 20220060256 A KR20220060256 A KR 20220060256A KR 1020200146048 A KR1020200146048 A KR 1020200146048A KR 20200146048 A KR20200146048 A KR 20200146048A KR 20220060256 A KR20220060256 A KR 20220060256A
Authority
KR
South Korea
Prior art keywords
extension
insulating layer
conductive layers
pillar
horizontal conductive
Prior art date
Application number
KR1020200146048A
Other languages
English (en)
Inventor
고성재
김종수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200146048A priority Critical patent/KR20220060256A/ko
Priority to US17/232,763 priority patent/US11943916B2/en
Priority to CN202110850733.4A priority patent/CN114446991A/zh
Publication of KR20220060256A publication Critical patent/KR20220060256A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 소자는 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체를 포함한다. 상기 적층 구조체 내에 연장된 채널 구조체가 제공된다. 상기 적층 구조체 내에 연장된 더미 필라가 제공된다. 상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그가 배치된다. 상기 더미 필라는 상기 다수의 수평 도전층을 관통하는 비활성 필라 및 상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함한다. 상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬된다.

Description

더미 필라를 갖는 반도체 소자 및 전자 시스템{SEMICONDUCTOR DEVICE INCLUDING DUMMY PILLAR AND ELECTRONIC SYSTEM}
더미 필라를 갖는 반도체 소자, 이것을 포함하는 전자 시스템, 및 그 형성 방법에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다. 상기 3차원적으로 배열되는 메모리 셀들을 형성하는 공정은 점점 난해하게 된다.
본 발명 기술적 사상의 실시예들에 따른 과제는 다층 구조체의 변형을 방지할 수 있는 반도체 소자들, 이것을 포함하는 전자 시스템, 및 그 형성 방법을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체를 포함한다. 상기 적층 구조체 내에 연장된 채널 구조체가 제공된다. 상기 적층 구조체 내에 연장된 더미 필라(Dummy Pillar)가 제공된다. 상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그가 배치된다. 상기 다수의 수평 도전층의 각각은 게이트 전극 및 상기 게이트 전극에 연속된(in continuity with) 연결 패드를 포함한다. 상기 더미 필라는 상기 다수의 수평 도전층을 관통하는 비활성 필라 및 상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함한다. 상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬된다. 상기 채널 구조체는 상기 게이트 전극을 관통한다. 상기 콘택 플러그는 상기 연결 패드에 접촉된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 셀 영역 및 연결 영역을 갖는 기판을 포함한다. 상기 기판 상에 소스 라인이 배치된다. 상기 소스 라인 상에 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체가 제공된다. 상기 셀 영역 상의 상기 적층 구조체를 관통하고 상기 소스 라인 내에 연장된 채널 구조체가 제공된다. 상기 연결 영역 상의 상기 적층 구조체를 관통하고 상기 소스 라인 내에 연장된 더미 필라가 제공된다. 상기 연결 영역 상에 배치되고, 상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그가 제공된다. 상기 다수의 수평 도전층의 각각은 게이트 전극 및 상기 게이트 전극에 연속된 연결 패드를 포함한다. 상기 더미 필라는 상기 다수의 수평 도전층을 관통하는 비활성 필라 및 상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함한다. 상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬된다. 상기 채널 구조체는 상기 게이트 전극을 관통한다. 상기 콘택 플러그는 상기 연결 패드에 접촉된다. 상기 적층 구조체는 상기 셀 영역 상에 배치되고, 그리고 상기 연결 영역 내에 연장된다.
본 발명 기술적 사상의 실시예들에 따른 전자 시스템은 반도체 소자 및 상기 반도체 소자를 제어하는 컨트롤러를 포함한다. 상기 반도체 소자는 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체: 상기 적층 구조체 내에 연장된 채널 구조체; 상기 적층 구조체 내에 연장된 더미 필라; 상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그; 상기 채널 구조체 및 상기 콘택 플러그에 접속된 다수의 주변 회로; 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함한다. 상기 다수의 수평 도전층의 각각은 게이트 전극 및 상기 게이트 전극에 연속된 연결 패드를 포함한다. 상기 더미 필라는 상기 다수의 수평 도전층을 관통하는 비활성 필라 및 상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함한다. 상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬된다. 상기 채널 구조체는 상기 게이트 전극을 관통한다. 상기 콘택 플러그는 상기 연결 패드에 접촉된다. 상기 컨트롤러는 상기 입출력 패드를 통하여 상기 반도체 소자와 전기적으로 연결된다.
본 발명 기술적 사상의 실시예들에 따르면, 적층 구조체 내에 연장된 더미 필라가 제공된다. 상기 더미 필라는 다수의 수평 도전층을 관통하는 비활성 필라 및 상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함한다. 상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬된다. 상기 더미 필라는 상기 적층 구조체의 변형을 방지하는 역할을 할 수 있다. 다층 구조체의 변형을 방지할 수 있는 반도체 소자들, 그리고 상기 반도체 소자들을 포함하는 전자 시스템을 구현할 수 있다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이다.
도 2 내지 도 13은 도 1의 일부분을 보여주는 확대도들이다.
도 14 내지 도 16은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 17 내지 도 58은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 59는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 60은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 61 및 도 62는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 1은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도이고, 도 2 내지 도 6은 도 1의 일부분(12)을 보여주는 확대도들이고, 도 7 내지 도 9는 도 1의 일부분(14)을 보여주는 확대도들이고, 도 10은 도 1의 일부분(16)을 보여주는 확대도이고, 도 11은 도 1의 일부분(17)을 보여주는 확대도이고, 도 12는 도 1의 일부분(18)을 보여주는 확대도이고, 도 13은 도 1의 일부분(19)을 보여주는 확대도이다. 일 실시예에서, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 시오피(Cell On Peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 다수의 불순물 영역(25), 다수의 트랜지스터(27), 제1 절연층(29), 다수의 주변 회로 배선층(31), 제2 절연층(33), 제3 절연층(35), 소스 라인(41), 제4 절연층(43), 연결 전극 층(45G), 연결 몰드 층(45M), 제5 절연층(47), 제6 절연층(48), 지지대(49), 제7 절연층(55), 제8 절연층(56), 제9 절연층(57), 제10 절연층(58), 적층 구조체(68), 다수의 채널 구조체(70), 다수의 더미 필라(Dummy Pillar; 81), 다수의 워드 라인 분리 패턴(82), 다수의 셀 콘택 플러그(83), 관통 전극(84), 다수의 비트 플러그(85), 다수의 제1 중간 플러그(86), 제2 중간 플러그(87), 및 다수의 비트 라인(89)을 포함할 수 있다.
상기 적층 구조체(68)는 교번 적층된 다수의 몰드층(51, 52) 및 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)을 포함할 수 있다. 상기 다수의 몰드층(51, 52)은 다수의 제1 몰드층(51) 및 다수의 제2 몰드층(52)을 포함할 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)은 다수의 제1 수평 도전층(61) 및 다수의 제2 수평 도전층(62N-2, 62N-1, 62N, 62N+1, 62)을 포함할 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)의 각각은 게이트 전극(GE) 및 연결 패드(CP)를 포함할 수 있다. 상기 다수의 제1 몰드층(51) 및 상기 다수의 제1 수평 도전층(61)은 제1 적층 구조체(66)를 구성할 수 있다. 상기 다수의 제2 몰드층(52) 및 상기 다수의 제2 수평 도전층(62N-2, 62N-1, 62N, 62N+1, 62)은 제2 적층 구조체(67)를 구성할 수 있다.
상기 기판(21)은 셀 영역(CA), 상기 셀 영역(CA)의 측면에 연속된(in continuity with) 연결 영역(EXT), 그리고 상기 셀 영역(CA) 및 상기 연결 영역(EXT)에 인접한 관통 영역(TH)을 포함할 수 있다. 상기 기판(21)은 실리콘 웨이퍼 또는 에스오아이(Silicon On Insulator; SOI)웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 기판(21) 상에 상기 소자 분리층(23)이 형성될 수 있다. 상기 기판(21) 내에 상기 다수의 불순물 영역(25)이 형성될 수 있다. 상기 다수의 불순물 영역(25)의 각각은 N형 또는 P형 불순물들을 포함할 수 있다.
상기 다수의 트랜지스터(27)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(27)는 핀펫(fin Field Effect Transistor; finFET), MBCFET® 와 같은 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 트랜지스터(27)는 상기 다수의 불순물 영역(25) 중 몇몇을 포함할 수 있다. 상기 다수의 불순물 영역(25) 중 몇몇은 드레인 영역 또는 소스 영역에 해당될 수 있다.
상기 기판(21) 상에 상기 다수의 트랜지스터(27) 및 상기 소자 분리층(23)을 덮는 상기 제1 절연층(29)이 형성될 수 있다. 상기 제1 절연층(29) 내에 상기 다수의 주변 회로 배선층(31)이 형성될 수 있다. 상기 다수의 주변 회로 배선층(31)은 다양한 모양을 갖는 수평 배선 및 수직 배선을 포함할 수 있다. 상기 다수의 주변 회로 배선층(31) 중 몇몇은 상기 다수의 불순물 영역(25)에 직접적으로 접촉될 수 있다. 상기 다수의 트랜지스터(27) 및 상기 다수의 주변 회로 배선층(31)은 주변 회로를 구성할 수 있다. 상기 제1 절연층(29) 및 상기 다수의 주변 회로 배선층(31) 상에 상기 제2 절연층(33)이 형성될 수 있다. 상기 제2 절연층(33) 상에 상기 제3 절연층(35)이 형성될 수 있다.
상기 제2 절연층(33)은 캐핑 층(Capping Layer) 또는 식각 정지층에 해당될 수 있다. 상기 제2 절연층(33)은 상기 제1 절연층(29) 및 상기 제3 절연층(35)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제2 절연층(33)은 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 또는 이들의 조합을 포함할 수 있다. 상기 제1 절연층(29) 및 상기 제3 절연층(35)은 실리콘 산화물을 포함할 수 있다.
상기 소자 분리층(23), 상기 제1 절연층(29), 상기 제2 절연층(33), 상기 제3 절연층(35), 상기 제4 절연층(43), 상기 연결 몰드 층(45M), 상기 제5 절연층(47), 상기 제6 절연층(48), 상기 다수의 몰드층(51, 52), 상기 제7 절연층(55), 상기 제8 절연층(56), 상기 제9 절연층(57), 상기 제10 절연층(58), 상기 다수의 더미 필라(Dummy Pillar; 81), 및 상기 다수의 워드 라인 분리 패턴(82)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 소자 분리층(23), 상기 제1 절연층(29), 상기 제2 절연층(33), 상기 제3 절연층(35), 상기 제4 절연층(43), 상기 연결 몰드 층(45M), 상기 제5 절연층(47), 상기 제6 절연층(48), 상기 다수의 몰드층(51, 52), 상기 제7 절연층(55), 상기 제8 절연층(56), 상기 제9 절연층(57), 상기 제10 절연층(58), 상기 다수의 더미 필라(Dummy Pillar; 81), 및 상기 다수의 워드 라인 분리 패턴(82)의 각각은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-K 유전물(Low-K Dielectrics), 하이-K 유전물(High-K Dielectrics, 예, HfO 또는 AlO와 같은 금속산화물, HfSiO와 같은 금속실리케이트, 등)을 포함할 수 있다.
상기 다수의 주변 회로 배선층(31), 상기 소스 라인(41), 상기 연결 전극 층(45G), 상기 지지대(49), 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62), 상기 다수의 셀 콘택 플러그(83), 상기 관통 전극(84), 상기 다수의 비트 플러그(85), 상기 다수의 제1 중간 플러그(86), 상기 제2 중간 플러그(87), 및 상기 다수의 비트 라인(89)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 주변 회로 배선층(31), 상기 소스 라인(41), 상기 연결 전극 층(45G), 상기 지지대(49), 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62), 상기 다수의 셀 콘택 플러그(83), 상기 관통 전극(84), 상기 다수의 비트 플러그(85), 상기 다수의 제1 중간 플러그(86), 상기 제2 중간 플러그(87), 및 상기 다수의 비트 라인(89)의 각각은 금속, 금속질화물, 금속산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 아몰퍼스실리콘, 단결정실리콘, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다.
상기 제3 절연층(35) 상에 상기 소스 라인(41) 및 상기 제4 절연층(43)이 형성될 수 있다. 일 실시예에서, 상기 소스 라인(41)은 공통 소스 라인(Common Source Line; CSL)에 해당될 수 있다. 상기 소스 라인(41)은 폴리실리콘 층 또는 단결정 반도체 층과 같은 도전층을 포함할 수 있다. 상기 소스 라인(41)은 상기 기판(21) 상의 상기 셀 영역(CA) 및 상기 연결 영역(EXT) 내에 배치될 수 있다. 상기 제3 절연층(35)은 상기 관통 영역(TH) 상에 배치될 수 있다.
상기 소스 라인(41) 상에 상기 연결 전극 층(45G) 및 상기 연결 몰드 층(45M)이 형성될 수 있다. 상기 제4 절연층(43) 상에 상기 제5 절연층(47)이 형성될 수 있다. 상기 연결 전극 층(45G) 및 상기 연결 몰드 층(45M) 상에 상기 지지대(49)가 형성될 수 있다. 상기 연결 전극 층(45G) 및 상기 연결 몰드 층(45M)은 실질적으로 동일한 레벨에 형성될 수 있다. 상기 제5 절연층(47) 상에 상기 제6 절연층(48)이 형성될 수 있다. 상기 지지대(49) 및 상기 제6 절연층(48)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 연결 전극 층(45G)은 상기 소스 라인(41)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 연결 전극 층(45G)은 폴리실리콘 층과 같은 도전층을 포함할 수 있다. 상기 지지대(49)는 폴리실리콘 층을 포함할 수 있다.
상기 지지대(49) 상에 교번 적층된 상기 다수의 몰드층(51, 52) 및 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)을 갖는 상기 적층 구조체(68)가 형성될 수 있다. 상기 적층 구조체(68)는 상기 기판(21) 상의 상기 셀 영역(CA) 및 상기 연결 영역(EXT) 내에 배치될 수 있다. 상기 게이트 전극(GE)은 상기 셀 영역(CA) 내에 배치되고 상기 연결 영역(EXT) 내에 연장될 수 있다. 상기 연결 패드(CP)는 상기 연결 영역(EXT) 내에 배치되고 상기 게이트 전극(GE)에 연속될(in continuity with) 수 있다. 상기 적층 구조체(68)는 상기 기판(21) 상의 상기 연결 영역(EXT) 내에서 계단 모양을 포함할 수 있다. 상기 연결 영역(EXT) 내의 상기 적층 구조체(68) 상을 덮고 상기 제6 절연층(48) 상을 덮는 상기 제7 절연층(55)이 형성될 수 있다. 상기 제7 절연층(55)은 상기 연결 패드(CP)의 상면 및/또는 측면에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 적층 구조체(68)는 상기 기판(21) 상의 상기 셀 영역(CA) 내에 배치되고 상기 연결 영역(EXT) 상에 연장될 수 있다. 상기 연결 패드(CP)는 "Raised Pad"로 지칭될 수 있다.
상기 적층 구조체(68), 상기 지지대(49), 및 상기 연결 전극 층(45G)을 관통하고 상기 소스 라인(41) 내에 연장된 상기 다수의 채널 구조체(70)가 형성될 수 있다. 상기 다수의 채널 구조체(70)는 상기 게이트 전극(GE)을 관통할 수 있다. 상기 다수의 채널 구조체(70)는 상기 기판(21) 상의 상기 셀 영역(CA) 내에 배치될 수 있다. 상기 적층 구조체(68), 상기 다수의 채널 구조체(70), 및 상기 제7 절연층(55)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 적층 구조체(68), 상기 다수의 채널 구조체(70), 및 상기 제7 절연층(55) 상에 상기 제8 절연층(56)이 형성될 수 있다.
상기 제8 절연층(56), 상기 제7 절연층(55), 상기 적층 구조체(68), 상기 지지대(49), 및 상기 연결 몰드 층(45M)을 관통하고 상기 소스 라인(41) 내에 연장된 상기 다수의 더미 필라(Dummy Pillar; 81)가 형성될 수 있다. 상기 다수의 더미 필라(81)는 상기 기판(21) 상의 상기 연결 영역(EXT) 내에 배치될 수 있다. 상기 다수의 더미 필라(81)의 각각은 상기 적층 구조체(68)를 관통하고 수평 폭보다 수직 높이가 큰 비활성 필라(81P), 그리고 상기 지지대(49), 상기 연결 몰드 층(45M), 및 상기 소스 라인(41) 내에 형성된 스터드(81S)를 포함할 수 있다. 일 실시예에서, 상기 스터드(81S)는 상기 비활성 필라(81P)의 하면 및 측면을 둘러쌀 수 있다. 상기 스터드(81S)는 실리콘산화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다.
상기 제8 절연층(56), 상기 제7 절연층(55), 상기 제6 절연층(48), 상기 제5 절연층(47), 상기 제4 절연층(43), 상기 제3 절연층(35), 및 상기 제2 절연층(33)을 관통하여 상기 다수의 주변 회로 배선층(31) 중 대응하는 하나에 접촉된 상기 관통 전극(84)이 형성될 수 있다. 상기 제8 절연층(56), 상기 적층 구조체(68), 및 상기 지지대(49)를 관통하는 상기 워드 라인 분리 패턴(82)이 형성될 수 있다. 상기 제8 절연층(56), 상기 워드 라인 분리 패턴(82), 및 상기 관통 전극(84) 상에 상기 제9 절연층(57)이 형성될 수 있다.
상기 제9 절연층(57), 상기 제8 절연층(56), 및 상기 제7 절연층(55)을 관통하여 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)에 접속된 상기 다수의 셀 콘택 플러그(83)가 형성될 수 있다. 상기 다수의 셀 콘택 플러그(83)는 상기 기판(21) 상의 상기 연결 영역(EXT) 내에 배치될 수 있다. 상기 다수의 셀 콘택 플러그(83)의 각각은 상기 연결 패드(CP)에 직접적으로 접촉될 수 있다. 상기 다수의 셀 콘택 플러그(83)의 각각은 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62) 중 대응하는 하나에 전기적으로 접속될 수 있다. 일 실시예에서, 상기 다수의 셀 콘택 플러그(83)의 각각은 콘택 플러그로 지칭될 수 있다.
상기 제9 절연층(57) 상에 상기 제10 절연층(58)이 형성될 수 있다. 상기 제10 절연층(58), 상기 제9 절연층(57), 및 상기 제8 절연층(56)을 관통하여 상기 다수의 채널 구조체(70)에 접속된 상기 다수의 비트 플러그(85)가 형성될 수 있다. 상기 제10 절연층(58) 상에 상기 다수의 비트 플러그(85)에 접촉된 상기 다수의 비트 라인(89)이 형성될 수 있다. 상기 제10 절연층(58)을 관통하여 상기 다수의 셀 콘택 플러그(83)에 접속된 상기 다수의 제1 중간 플러그(86)가 형성될 수 있다. 상기 제10 절연층(58) 및 상기 제9 절연층(57)을 관통하여 상기 관통 전극(84)에 접속된 상기 제2 중간 플러그(87)가 형성될 수 있다.
일 실시예에서, 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62) 중 상기 적층 구조체(68)의 하면에 인접한 적어도 하나는 접지 선택 라인에 해당될 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62) 중 상기 적층 구조체(68)의 상면에 인접한 적어도 하나는 스트링 선택 라인에 해당될 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62) 중 몇몇은 워드 라인에 해당될 수 있다.
도 2를 참조하면, 상기 다수의 제2 수평 도전층(62N-2, 62N-2, 62N, 62N+1, 62)은 제N-2 도전층(62N-2), 제N-1 도전층(62N-1), 제N 도전층(62N), 및 제N+1 도전층(62N+1)을 포함할 수 있다. 상기 다수의 제2 수평 도전층(62N-2, 62N-2, 62N, 62N+1, 62)의 각각은 상기 게이트 전극(GE) 및 상기 게이트 전극(GE)에 연속된(in continuity with) 상기 연결 패드(CP)를 포함할 수 있다. 상기 게이트 전극(GE)은 수평 폭이 수직 두께보다 클 수 있다. 상기 연결 패드(CP)의 수직 두께는 상기 게이트 전극(GE)의 수직 두께보다 클 수 있다. 상기 다수의 제2 몰드층(52)은 상기 다수의 제2 수평 도전층(62N-2, 62N-2, 62N, 62N+1, 62)의 사이들에 배치될 수 있다. 상기 제7 절연층(55)은 상기 연결 패드(CP)의 상면 및 측면에 접촉될 수 있다.
상기 더미 필라(81)는 비활성 필라(81P) 및 다수의 확장부(81E1, 81E2, 81E3)를 포함할 수 있다. 상기 다수의 확장부(81E1, 81E2, 81E3)는 제1 확장부(81E1), 제2 확장부(81E2), 및 제3 확장부(81E3)를 포함할 수 있다. 상기 비활성 필라(81P)는 상기 제7 절연층(55), 상기 제N 도전층(62N)의 상기 연결 패드(CP), 62N+1), 상기 제N-1 도전층(62N-1)의 상기 게이트 전극(GE), 상기 제N-2 도전층(62N-2)의 상기 게이트 전극(GE), 및 상기 다수의 제2 몰드층(52)을 관통할 수 있다. 상기 비활성 필라(81P)는 수평 폭보다 수직 높이가 클 수 있다.
상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)의 각각은 상기 비활성 필라(81P)의 측면에 돌출될 수 있다. 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)의 각각은 상기 비활성 필라(81P)의 측면에 물질적으로 연속될(materially in continuity with) 수 있다. 일 실시예에서, 상기 비활성 필라(81P), 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)는 실질적으로 동일한 물질 층을 포함할 수 있다. 예를들면, 상기 비활성 필라(81P), 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)는 실리콘산화물, 실리콘산질화물, 또는 이들의 조합을 포함할 수 있다.
상기 제1 확장부(81E1)는 상기 제N 도전층(62N)의 상기 연결 패드(CP)에 정렬될 수 있다. 상기 제1 확장부(81E1)는 상기 제N 도전층(62N)의 상기 연결 패드(CP)와 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제1 확장부(81E1)의 측면은 상기 연결 패드(CP)의 측면에 직접적으로 접촉될 수 있다. 상기 제1 확장부(81E1)의 수평 폭은 수직 두께보다 작을 수 있다.
상기 제2 확장부(81E2)는 상기 제1 확장부(81E1)와 이격될 수 있다. 상기 제2 확장부(81E2)는 상기 제N-1 도전층(62N-1)의 상기 게이트 전극(GE)에 정렬될 수 있다. 상기 제1 확장부(81E1) 및 상기 제2 확장부(81E2) 사이에 상기 다수의 제2 몰드층(52) 중 대응하는 하나가 배치될 수 있다. 상기 제2 확장부(81E2)는 상기 제N-1 도전층(62N-1)의 상기 게이트 전극(GE)과 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제2 확장부(81E2)의 수직 두께는 상기 제1 확장부(81E1)의 수직 두께보다 작을 수 있다.
상기 제2 확장부(81E2)의 측면은 상기 게이트 전극(GE)의 측면에 직접적으로 접촉될 수 있다. 상기 제2 확장부(81E2)의 수평 폭은 수직 두께보다 클 수 있다. 상기 제2 확장부(81E2)의 수평 폭은 상기 제1 확장부(81E1)의 수평 폭보다 클 수 있다. 상기 제2 확장부(81E2)의 일부분은 상기 제N 도전층(62N)의 상기 연결 패드(CP)와 중첩될 수 있다. 상기 제2 확장부(81E2) 및 상기 연결 패드(CP) 사이에 상기 다수의 제2 몰드층(52) 중 대응하는 하나가 배치될 수 있다.
상기 제3 확장부(81E3)는 상기 제2 확장부(81E2)와 이격될 수 있다. 상기 제3 확장부(81E3)는 상기 제N-2 도전층(62N-2)의 상기 게이트 전극(GE)에 정렬될 수 있다. 상기 제3 확장부(81E3) 및 상기 제2 확장부(81E2) 사이에 상기 다수의 제2 몰드층(52) 중 대응하는 하나가 배치될 수 있다. 상기 제3 확장부(81E3)는 상기 제N-2 도전층(62N-2)의 상기 게이트 전극(GE)과 실질적으로 동일한 수직 두께를 가질 수 있다. 상기 제3 확장부(81E3)의 측면은 상기 게이트 전극(GE)의 측면에 직접적으로 접촉될 수 있다. 상기 제3 확장부(81E3)의 수평 폭은 수직 두께보다 클 수 있다. 상기 제3 확장부(81E3)의 수평 폭은 상기 제1 확장부(81E1)의 수평 폭보다 클 수 있다. 상기 제3 확장부(81E3)의 수평 폭은 상기 제2 확장부(81E2)의 수평 폭과 실질적으로 동일할 수 있다.
상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)의 각각은 라운드(Round)된 측면을 가질 수 있다. 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3) 각각의 상면의 수평 폭은 중심 부분의 수평 폭보다 작을 수 있다. 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3) 각각의 하면의 수평 폭은 중심 부분의 수평 폭보다 작을 수 있다.
상기 셀 콘택 플러그(83)는 상기 제7 절연층(55)을 관통하여 상기 제N 도전층(62N)의 상기 연결 패드(CP)에 직접적으로 접촉될 수 있다. 일 실시예에서, 상기 셀 콘택 플러그(83)는 상기 연결 패드(CP) 내에 연장될 수 있다. 상기 셀 콘택 플러그(83)는 상기 제1 확장부(81E1)와 이격될 수 있다. 상기 제2 확장부(81E2)의 일부분은 상기 셀 콘택 플러그(83)와 중첩될 수 있다.
도 3을 참조하면, 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)의 각각은 다양한 모양의 측면을 가질 수 있다. 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)의 각각은 상기 제1 확장부(81E1)와 다른 모양의 측면을 가질 수 있다. 예를 들면, 상기 제1 확장부(81E1)의 측면은 계단 모양을 포함할 수 있다.
도 4를 참조하면, 상기 셀 콘택 플러그(83)는 상기 제7 절연층(55), 상기 제N 도전층(62N)의 상기 연결 패드(CP), 및 상기 다수의 제2 몰드층(52) 중 대응하는 하나를 관통하여 상기 제2 확장부(81E2) 내에 연장될 수 있다. 상기 셀 콘택 플러그(83)는 상기 제1 확장부(81E1)와 이격될 수 있다. 상기 셀 콘택 플러그(83)는 상기 연결 패드(CP)에 직접적으로 접촉될 수 있다.
도 5를 참조하면, 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3) 중 적어도 몇몇은 상기 비활성 필라(81P)와 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 비활성 필라(81P)는 실리콘산화물을 포함할 수 있으며, 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)는 실리콘산질화물을 포함할 수 있다.
일 실시예에서, 상기 제1 확장부(81E1)는 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)와 다른 물질을 포함할 수 있다. 상기 제1 확장부(81E1)는 실리콘산화물을 포함할 수 있으며, 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)는 실리콘산질화물을 포함할 수 있다.
일 실시예에서, 상기 비활성 필라(81P) 및 상기 제1 확장부(81E1)는 실리콘산화물을 포함할 수 있으며, 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)는 실리콘산질화물을 포함할 수 있다.
도 6을 참조하면, 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)는 상기 비활성 필라(81P)와 다른 물질을 포함할 수 있다. 상기 제1 확장부(81E1)는 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)와 다른 물질을 포함할 수 있다. 일 실시예에서, 상기 비활성 필라(81P)는 실리콘산화물을 포함할 수 있으며, 상기 제1 확장부(81E1)는 SiBON을 포함할 수 있으며, 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)는 실리콘산질화물을 포함할 수 있다.
도 7을 참조하면, 더미 필라(81)는 상기 비활성 필라(81P) 및 상기 스터드(81S)를 포함할 수 있다. 상기 더미 필라(81)의 최 하단은 채널 구조체(70)의 최 하단과 다른 레벨에 배치될 수 있다. 상기 더미 필라(81)의 최 하단은 상기 채널 구조체(70)의 최 하단보다 낮은 레벨에 형성될 수 있다.
도 8을 참조하면, 상기 더미 필라(81)의 최 하단은 상기 채널 구조체(70)의 최 하단보다 높은 레벨에 형성될 수 있다.
도 9를 참조하면, 상기 더미 필라(81)의 최 하단은 상기 채널 구조체(70)의 최 하단과 실질적으로 동일한 레벨에 형성될 수 있다.
도 10을 참조하면, 상기 연결 몰드 층(45M)은 하부 몰드 층(45L), 상기 하부 몰드 층(45L) 상의 상부 몰드 층(45U), 그리고 상기 하부 몰드 층(45L) 및 상기 상부 몰드 층(45U) 사이의 중간 몰드 층(45C)을 포함할 수 있다. 상기 중간 몰드 층(45C)은 상기 하부 몰드 층(45L) 및 상기 상부 몰드 층(45U)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 하부 몰드 층(45L) 및 상기 상부 몰드 층(45U)의 각각은 실리콘 산화물을 포함할 수 있다. 상기 중간 몰드 층(45C)은 실리콘 질화물을 포함할 수 있다.
도 11을 참조하면, 상기 채널 구조체(70)는 코어 패턴(77), 상기 코어 패턴(77)의 외측을 둘러싸는 채널 층(76), 상기 채널 층(76)의 외측을 둘러싸는 정보 저장 패턴(75), 및 상기 채널 층(76) 상의 비트 패드(78)를 포함할 수 있다. 상기 정보 저장 패턴(75)은 상기 채널 층(76)의 외측을 둘러싸는 터널 절연 층(71), 상기 터널 절연 층(71)의 외측을 둘러싸는 전하 저장 층(72), 및 상기 전하 저장 층(72)의 외측을 둘러싸는 블로킹 층(73)을 포함할 수 있다. 상기 채널 구조체(70)는 상기 제2 수평 도전층(62) 및 상기 다수의 제2 몰드층(52)을 관통할 수 있다. 상기 비트 플러그(85)는 상기 제8 절연층(56)을 관통하여 상기 채널 구조체(70)의 상기 비트 패드(78)에 접촉될 수 있다.
상기 터널 절연 층(71)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(72)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 블로킹 층(73)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물(예, HfO, AlO, 또는 이들의 조합과 같은 금속 산화물, 또는 HfSiO 와 같은 금속 실리케이트), 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 채널 층(76)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 코어 패턴(77)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 비트 패드(78)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 12를 참조하면, 상기 채널 구조체(70)는 상기 다수의 제2 몰드층(52), 상기 제N 도전층(62N), 및 상기 제N-1 도전층(62N-1)을 관통할 수 있다.
도 13을 참조하면, 상기 소스 라인(41) 및 상기 지지대(49) 사이에 상기 연결 전극 층(45G)이 배치될 수 있다. 상기 지지대(49) 상에 상기 제1 몰드층(51)이 배치될 수 있다. 상기 채널 구조체(70)는 상기 제1 몰드층(51), 상기 지지대(49), 및 상기 연결 전극 층(45G)을 관통하여 상기 소스 라인(41) 내에 연장될 수 있다. 상기 연결 전극 층(45G)은 상기 정보 저장 패턴(75)의 측면을 관통하여 상기 채널 층(76)의 측면에 직접적으로 접촉될 수 있다. 상기 채널 구조체(70)의 최하단은 상기 소스 라인(41)의 하면보다 높은 레벨에 배치될 수 있다. 상기 채널 층(76)은 상기 연결 전극 층(45G)을 경유하여 상기 소스 라인(41)에 전기적으로 접속될 수 있다.
도 14 내지 도 16은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 14를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 다수의 불순물 영역(25), 다수의 트랜지스터(27), 제1 절연층(29), 다수의 주변 회로 배선층(31), 제2 절연층(33), 제3 절연층(35), 소스 라인(41), 제4 절연층(43), 연결 전극 층(45G), 제5 절연층(47), 제6 절연층(48), 지지대(49), 제7 절연층(55), 제8 절연층(56), 제9 절연층(57), 제10 절연층(58), 적층 구조체(68), 다수의 채널 구조체(70), 다수의 더미 필라(Dummy Pillar; 81), 다수의 워드 라인 분리 패턴(82), 다수의 셀 콘택 플러그(83), 관통 전극(84), 다수의 비트 플러그(85), 다수의 제1 중간 플러그(86), 제2 중간 플러그(87), 및 다수의 비트 라인(89)을 포함할 수 있다.
연결 영역(EXT)에 있어서 상기 지지대(49)는 셀 영역(CA)의 상기 지지대(49)보다 낮은 레벨에 형성될 수 있다. 상기 연결 영역(EXT)에 있어서 상기 지지대(49)의 하면은 상기 소스 라인(41)의 상면에 접촉될 수 있다. 상기 연결 영역(EXT)에 있어서 상기 지지대(49) 상에 상기 제6 절연층(48)이 연장될 수 있다.
상기 다수의 더미 필라(Dummy Pillar; 81)는 상기 제8 절연층(56), 상기 적층 구조체(68), 상기 제6 절연층(48), 및 상기 지지대(49)를 관통하고 상기 소스 라인(41) 내에 연장될 수 있다. 상기 다수의 더미 필라(81)의 각각은 비활성 필라(81P), 그리고 상기 지지대(49) 및 상기 소스 라인(41) 내에 형성된 스터드(81S)를 포함할 수 있다.
도 15를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 다수의 불순물 영역(25), 다수의 트랜지스터(27), 제1 절연층(29), 다수의 주변 회로 배선층(31), 제2 절연층(33), 제3 절연층(35), 소스 라인(41), 제4 절연층(43), 연결 전극 층(45G), 연결 몰드 층(45M), 제5 절연층(47), 제6 절연층(48), 지지대(49), 제7 절연층(55), 제8 절연층(56), 제9 절연층(57), 제10 절연층(58), 적층 구조체(68), 다수의 채널 구조체(70), 다수의 더미 필라(Dummy Pillar; 81), 다수의 워드 라인 분리 패턴(82), 다수의 셀 콘택 플러그(83), 관통 전극(84), 다수의 비트 플러그(85), 다수의 제1 중간 플러그(86), 제2 중간 플러그(87), 및 다수의 비트 라인(89)을 포함할 수 있다.
상기 제8 절연층(56), 상기 적층 구조체(68), 상기 지지대(49), 및 상기 연결 몰드 층(45M)을 관통하고 상기 소스 라인(41) 내에 연장된 상기 다수의 더미 필라(Dummy Pillar; 81)가 형성될 수 있다. 상기 다수의 더미 필라(81)의 각각은 상기 적층 구조체(68)를 관통하고 수평 폭보다 수직 높이가 큰 비활성 필라(81P), 그리고 상기 지지대(49), 상기 연결 몰드 층(45M), 및 상기 소스 라인(41) 내에 형성된 스터드(81S)를 포함할 수 있다. 일 실시예에서, 상기 스터드(81S), 상기 지지대(49), 및 상기 제6 절연층(48)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 비활성 필라(81P)는 상기 스터드(81S) 상에 형성될 수 있다. 상기 비활성 필라(81P)의 하면은 상기 스터드(81S)의 상면에 접촉될 수 있다.
도 16을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(21), 소자 분리층(23), 다수의 불순물 영역(25), 다수의 트랜지스터(27), 제1 절연층(29), 다수의 주변 회로 배선층(31), 다수의 제1 접합 구조물(31P), 제3 절연층(35), 소스 라인(41), 제4 절연층(43), 연결 전극 층(45G), 연결 몰드 층(45M), 제5 절연층(47), 제6 절연층(48), 지지대(49), 제7 절연층(55), 제8 절연층(56), 제9 절연층(57), 제10 절연층(58), 제11 절연층(59), 적층 구조체(68), 다수의 채널 구조체(70), 다수의 더미 필라(Dummy Pillar; 81), 다수의 워드 라인 분리 패턴(82), 다수의 셀 콘택 플러그(83), 관통 전극(84), 다수의 비트 플러그(85), 다수의 제1 중간 플러그(86), 제2 중간 플러그(87), 다수의 비트 라인(89), 다수의 중간 패드(90), 제12 절연층(91), 다수의 제2 접합 구조물(92), 제1 외부 패드(93), 제13 절연층(95), 및 제2 외부 패드(97)을 포함할 수 있다.
상기 다수의 제1 접합 구조물(31P)은 상기 제1 절연층(29) 내에 형성될 수 있다. 상기 다수의 제1 접합 구조물(31P)의 각각은 상기 다수의 주변 회로 배선층(31) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 제1 접합 구조물(31P) 및 상기 제1 절연층(29)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제12 절연층(91) 내에 상기 다수의 제2 접합 구조물(92)이 형성될 수 있다.
상기 제1 절연층(29) 및 상기 다수의 제1 접합 구조물(31P) 상에 상기 제12 절연층(91) 및 상기 다수의 제2 접합 구조물(92)이 접합될 수 있다. 상기 다수의 제2 접합 구조물(92)은 상기 다수의 제1 접합 구조물(31P) 상에 웨이퍼 본딩 방식으로 접합될 수 있다. 상기 다수의 제1 접합 구조물(31P) 및 상기 다수의 제2 접합 구조물(92)의 각각은 예를들면 구리(Cu)를 포함할 수 있다. 상기 제1 절연층(29) 및 상기 제12 절연층(91) 의 각각은 예를들면 실리콘산화물을 포함할 수 있다.
상기 제12 절연층(91) 및 상기 다수의 제2 접합 구조물(92) 상에 상기 제11 절연층(59), 상기 다수의 비트 라인(89), 및 상기 다수의 중간 패드(90)가 배치될 수 있다. 상기 다수의 비트 라인(89)의 각각은 상기 다수의 제2 접합 구조물(92) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 중간 패드(90)는 상기 다수의 제2 접합 구조물(92) 및 상기 다수의 제1 중간 플러그(86) 사이와, 상기 다수의 제2 접합 구조물(92) 및 상기 제2 중간 플러그(87) 사이에 접속될 수 있다.
상기 제1 외부 패드(93)는 상기 제3 절연층(35) 상에 배치될 수 있다. 상기 제1 외부 패드(93)는 상기 관통 전극(84)에 접속될 수 있다. 상기 제13 절연층(95)은 상기 기판(21)의 후면을 덮을 수 있다. 상기 제2 외부 패드(97)는 상기 제13 절연층(95) 및 상기 기판(21)을 관통하여 상기 다수의 주변 회로 배선층(31)에 접속될 수 있다. 상기 제1 외부 패드(93) 및 상기 제2 외부 패드(97) 중 선택된 하나는 생략될 수 있다.
도 17, 도 19, 도 21, 도 22, 도 34, 도 37 내지 도 40, 도 43, 및 도 46은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다. 도 18은 도 17의 일부분(12)을 보여주는 확대도이고, 도 20은 도 19의 일부분(12)을 보여주는 확대도이고, 도 23 내지 도 33은 도 22의 일부분(12)을 보여주는 확대도이고, 도 35 및 도 36은 도 34의 일부분(12)을 보여주는 확대도이고, 도 41 및 도 42는 도 40의 일부분(12)을 보여주는 확대도이고, 그리고 도 44 및 도 45는 도 43의 일부분(12)을 보여주는 확대도이다.
도 17 및 도 18을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법들은 기판(21) 상에 소자 분리층(23), 다수의 불순물 영역(25), 다수의 트랜지스터(27), 제1 절연층(29), 및 다수의 주변 회로 배선층(31)을 형성하는 것을 포함할 수 있다. 상기 제1 절연층(29) 및 상기 다수의 주변 회로 배선층(31) 상에 제2 절연층(33)이 형성될 수 있다. 상기 제2 절연층(33) 상에 제3 절연층(35)이 형성될 수 있다. 상기 제3 절연층(35) 상에 소스 라인(41) 및 제4 절연층(43)이 형성될 수 있다. 상기 소스 라인(41) 및 상기 제4 절연층(43) 상에 연결 몰드 층(45M) 및 제5 절연층(47)이 형성될 수 있다. 상기 연결 몰드 층(45M) 및 상기 제5 절연층(47) 상에 지지대(49) 및 제6 절연층(48)이 형성될 수 있다.
상기 지지대(49) 및 상기 제6 절연층(48) 상에 예비(Preliminary) 적층 구조체(68T) 및 제7 절연층(55)이 형성될 수 있다. 상기 예비(Preliminary) 적층 구조체(68T)는 교번 적층된 다수의 몰드층(51, 52) 및 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)을 포함할 수 있다. 상기 다수의 몰드층(51, 52)은 다수의 제1 몰드층(51) 및 다수의 제2 몰드층(52)을 포함할 수 있다. 상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)은 다수의 제1 희생층(61S) 및 다수의 제2 희생층(62N-2T, 62N-1T, 62NT, 62N+1T, 62T)을 포함할 수 있다. 상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)의 각각은 희생 전극(GET) 및 희생 패드(CPT)를 포함할 수 있다. 상기 다수의 제1 몰드층(51) 및 상기 다수의 제1 희생층(61S)은 제1 예비 적층 구조체(66T)를 구성할 수 있다. 상기 다수의 제2 몰드층(52) 및 상기 다수의 제2 제2 희생층(62N-2T, 62N-1T, 62NT, 62N+1T, 62T)은 제2 예비 적층 구조체(67T)를 구성할 수 있다.
상기 예비(Preliminary) 적층 구조체(68T), 상기 지지대(49), 및 상기 연결 몰드 층(45M)을 관통하고 상기 소스 라인(41) 내에 연장된 다수의 채널 구조체(70)가 형성될 수 있다. 상기 예비(Preliminary) 적층 구조체(68T), 상기 다수의 채널 구조체(70), 및 상기 제7 절연층(55) 상에 제8 절연층(56)이 형성될 수 있다.
상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)은 상기 다수의 몰드층(51, 52)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 다수의 몰드층(51, 52)은 실리콘산화물을 포함할 수 있으며, 상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)은 실리콘질화물을 포함할 수 있다.
도 19 및 도 20을 참조하면, 상기 제8 절연층(56), 상기 제7 절연층(55), 상기 제6 절연층(48), 상기 제5 절연층(47), 상기 제4 절연층(43), 상기 제3 절연층(35), 및 상기 제2 절연층(33)을 관통하여 상기 다수의 주변 회로 배선층(31) 중 대응하는 하나에 접촉된 관통 전극(84)이 형성될 수 있다. 상기 제8 절연층(56), 상기 제7 절연층(55), 상기 예비(Preliminary) 적층 구조체(68T), 상기 지지대(49), 및 상기 연결 몰드 층(45M)을 관통하고 상기 소스 라인(41) 내에 연장된 다수의 더미 채널 홀(81H)이 형성될 수 있다.
도 21을 참조하면, 상기 다수의 더미 채널 홀(81H)의 하부 영역들에 스터드(81S)가 형성될 수 있다. 일 실시예에서, 상기 스터드(81S)를 형성하는 것은 열산화 공정 또는 화학 기상 증착 공정을 포함할 수 있다.
도 22 및 도 23을 참조하면, 상기 다수의 더미 채널 홀(81H)의 내부를 선택적으로 확장하여 다수의 언더컷 영역(E1G1, E2G2, E3G3)이 형성될 수 있다. 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)을 형성하는 것은 등방성 식각 공정을 포함할 수 있다. 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)은 제1 언더컷 영역(E1G1), 제2 언더컷 영역(E2G2), 및 제3 언더컷 영역(E3G3)을 포함할 수 있다. 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 측벽들은 라운드된 모양을 보일 수 있다.
도 24를 참조하면, 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 측벽들은 다양한 모양을 보일 수 있다.
도 25를 참조하면, 상기 다수의 더미 채널 홀(81H) 및 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 내벽들 상에 제1 희생 라이너(SL1)가 형성될 수 있다. 일 실시예에서, 상기 제1 희생 라이너(SL1)는 실리콘질화물 또는 실리콘산질화물을 포함할 수 있다.
도 26을 참조하면, 상기 제1 희생 라이너(SL1)는 상기 다수의 더미 채널 홀(81H) 및 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 내벽들 상을 컨포말하게 덮을 수 있다.
도 27을 참조하면, 상기 다수의 더미 채널 홀(81H) 및 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 내벽들 상에 제2 희생 라이너(SL2)가 형성될 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제1 희생 라이너(SL1) 상을 덮을 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제1 희생 라이너(SL1)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 제2 희생 라이너(SL2)는 폴리실리콘을 포함할 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제1 언더컷 영역(E1G1)의 내벽을 컨포말하게 덮을 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3)의 내부를 완전히 채울 수 있다.
도 28을 참조하면, 상기 제2 희생 라이너(SL2)를 부분적으로 제거하여 상기 제1 희생 라이너(SL1)가 노출될 수 있다. 상기 제1 언더컷 영역(E1G1)의 내벽 상에 상기 제1 희생 라이너(SL1)가 노출될 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3) 내부에 보존될 수 있다.
도 29를 참조하면, 상기 더미 채널 홀(81H) 내에 제3 희생 라이너(SL3)가 형성될 수 있다. 상기 제3 희생 라이너(SL3)는 상기 제1 언더컷 영역(E1G1)의 내부를 완전히 채울 수 있다. 상기 제3 희생 라이너(SL3)는 상기 제1 희생 라이너(SL1) 및/또는 상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 제3 희생 라이너(SL3)는 실리콘질화물 또는 실리콘산질화물을 포함할 수 있다.
도 30을 참조하면, 상기 제3 희생 라이너(SL3)를 부분적으로 제거하여 상기 더미 채널 홀(81H)의 내벽들이 노출될 수 있다. 상기 제3 희생 라이너(SL3)는 상기 제1 언더컷 영역(E1G1) 내부에 보존될 수 있다. 상기 제3 희생 라이너(SL3)를 부분적으로 제거하는 동안 상기 제1 희생 라이너(SL1) 또한 부분적으로 제거될 수 있다. 상기 제1 희생 라이너(SL1)는 상기 제1 언더컷 영역(E1G1), 상기 제2 언더컷 영역(E2G2), 및 상기 제3 언더컷 영역(E3G3)의 내부에 보존될 수 있다.
도 31을 참조하면, 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3) 내부에 보존된 상기 제2 희생 라이너(SL2)를 제거하여 상기 제1 희생 라이너(SL1)가 노출될 수 있다.
도 32를 참조하면, 상기 제1 희생 라이너(SL1)를 부분적으로 제거할 수 있다. 상기 제1 희생 라이너(SL1) 및 상기 제3 희생 라이너(SL3)는 상기 제1 언더컷 영역(E1G1)내에 국부적으로 보존될 수 있다.
도 33을 참조하면, 상기 제1 언더컷 영역(E1G1), 상기 제2 언더컷 영역(E2G2), 및 상기 제3 언더컷 영역(E3G3) 각각의 측면들은 다양한 프로파일을 보일 수 있다.
도 34 및 도 35를 참조하면, 상기 다수의 더미 채널 홀(81H) 내에 다수의 더미 필라(Dummy Pillar; 81)가 형성될 수 있다. 상기 다수의 더미 필라(81)의 각각은 비활성 필라(81P), 제1 확장부(81E1), 제2 확장부(81E2), 제3 확장부(81E3), 및 상기 스터드(81S)를 포함할 수 있다. 상기 제1 확장부(81E1)는 상기 제1 언더컷 영역(E1G1) 내에 형성될 수 있으며, 상기 제2 확장부(81E2)는 상기 제2 언더컷 영역(E2G2) 내에 형성될 수 있으며, 상기 제3 확장부(81E3)는 상기 제3 언더컷 영역(E3G3) 내에 형성될 수 있다.
도 36을 참조하면, 상기 제1 확장부(81E1), 상기 제2 확장부(81E2), 및 상기 제3 확장부(81E3)의 측면들은 다양한 프로파일을 보일 수 있다.
도 37을 참조하면, 상기 제8 절연층(56), 상기 예비(Preliminary) 적층 구조체(68T), 및 상기 지지대(49)를 관통하는 다수의 분리 트렌치(82T)가 형성될 수 있다. 상기 다수의 분리 트렌치(82T)의 바닥에 상기 연결 몰드 층(45M)이 노출될 수 있다.
도 38을 참조하면, 상기 다수의 분리 트렌치(82T)의 측벽들 상에 다수의 분리 스페이서(82S)가 형성될 수 있다. 상기 다수의 분리 스페이서(82S)를 형성하는 것은 박막 형성 공정 및 이방성 식각 공정을 포함할 수 있다. 일 실시예에서, 상기 다수의 분리 스페이서(82S)는 폴리실리콘 층을 포함할 수 있다. 상기 연결 몰드 층(45M)을 부분적으로 제거하여 하부 갭 영역(45UC)이 형성될 수 있다. 상기 하부 갭 영역(45UC)을 형성하는 동안 상기 정보 저장 패턴(도 13의 75)의 측면들이 부분적으로 제거될 수 있다. 상기 하부 갭 영역(45UC) 내에 채널 층(76)의 측면들이 노출될 수 있다.
도 39를 참조하면, 상기 하부 갭 영역(45UC) 내에 연결 전극 층(45G)이 형성될 수 있다. 일 실시예에서, 상기 연결 전극 층(45G)은 폴리실리콘 층을 포함할 수 있다. 상기 다수의 분리 스페이서(82S)를 제거하여 상기 다수의 분리 트렌치(82T) 내에 상기 예비(Preliminary) 적층 구조체(68T)의 측면들이 노출될 수 있다.
도 40 및 도 41을 참조하면, 상기 다수의 희생층(61S, 62N-2T, 62N-1T, 62NT, 62N+1T, 62T)을 제거하여 다수의 갭 영역(61G, 62G)이 형성될 수 있다. 상기 다수의 갭 영역(61G, 62G)을 형성하는 동안 상기 다수의 더미 필라(81)는 상기 다수의 몰드층(51, 52)의 변형(예, 무너짐)을 방지하는 역할을 할 수 있다. 상기 다수의 갭 영역(61G, 62G) 내에 상기 다수의 확장부(81E1, 81E2, 81E3)의 측면들이 노출될 수 있다. 상기 다수의 확장부(81E1, 81E2, 81E3)의 각각은 라운드(Round)된 측면을 가질 수 있다.
도 42를 참조하면, 상기 다수의 확장부(81E1, 81E2, 81E3)의 측면들은 다양한 프로파일을 보일 수 있다.
도 43 및 도 44를 참조하면, 상기 다수의 갭 영역(61G, 62G) 내에 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)이 형성될 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)의 각각은 게이트 전극(GE) 및 연결 패드(CP)를 포함할 수 있다. 일 실시예에서, 상기 다수의 수평 도전층(61, 62N-2, 62N-1, 62N, 62N+1, 62)의 각각은 W, WN, Ti, TiN, Ta, TaN, Co, Ni, Ru, Pt, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
도 45를 참조하면, 상기 다수의 확장부(81E1, 81E2, 81E3), 상기 게이트 전극(GE), 및 상기 연결 패드(CP)의 경계면들은 다양한 프로파일을 보일 수 있다.
도 46을 참조하면, 상기 다수의 분리 트렌치(82T) 내에 다수의 워드 라인 분리 패턴(82)이 형성될 수 있다. 상기 제8 절연층(56), 상기 다수의 워드 라인 분리 패턴(82), 및 상기 다수의 더미 필라(81) 상에 제9 절연층(57)이 형성될 수 있다. 상기 제9 절연층(57), 상기 제8 절연층(56), 및 상기 제7 절연층(55)을 관통하여 상기 연결 패드(CP)에 접속된 다수의 셀 콘택 플러그(83)가 형성될 수 있다. 상기 다수의 셀 콘택 플러그(83)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다. 일 실시예에서, 상기 다수의 셀 콘택 플러그(83)의 각각은 W, WN, Ti, TiN, Ta, TaN, Co, Ni, Ru, Pt, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
도 1 내지 도 4를 다시 한번 참조하면, 제10 절연층(58), 다수의 비트 플러그(85), 다수의 제1 중간 플러그(86), 제2 중간 플러그(87), 및 다수의 비트 라인(89)이 형성될 수 있다.
도 47 내지 도 50은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 47을 참조하면, 도 17 내지 도 23을 참조하여 설명한 것과 유사한 방법으로, 더미 채널 홀(81H)의 내부를 선택적으로 확장하여 다수의 언더컷 영역(E1G1, E2G2, E3G3)이 형성될 수 있다. 상기 더미 채널 홀(81H) 및 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 내벽들 상에 제2 희생 라이너(SL2)가 형성될 수 있다. 일 실시예에서, 상기 제2 희생 라이너(SL2)는 실리콘산화물 또는 실리콘산질화물을 포함할 수 있다.
도 48을 참조하면, 상기 제2 희생 라이너(SL2)를 부분적으로 제거하여 상기 제1 언더컷 영역(E1G1)이 복원될 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3) 내부에 보존될 수 있다.
도 49를 참조하면, 상기 제1 언더컷 영역(E1G1) 내에 제3 희생 라이너(SL3)가 형성될 수 있다. 상기 제1 언더컷 영역(E1G1)은 상기 제3 희생 라이너(SL3)에 의하여 축소될 수 있다. 상기 축소된 제1 언더컷 영역(E1G1)은 상기 더미 채널 홀(81H)에 연통될 수 있다.
도 50을 참조하면, 더미 필라(Dummy Pillar; 81)가 형성될 수 있다. 상기 더미 필라(81)는 비활성 필라(81P), 제1 확장부(81E1), 제2 확장부(81E2), 및 제3 확장부(81E3)를 포함할 수 있다. 상기 제1 확장부(81E1)는 상기 비활성 필라(81P)의 측면에 연속될(in continuity with) 수 있다. 상기 제1 확장부(81E1)는 상기 비활성 필라(81P)와 실질적으로 동일한 물질을 포함할 수 있다. 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)의 각각은 상기 비활성 필라(81P)의 측면에 직접적으로 접촉될 수 있다. 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)의 각각은 상기 제2 희생 라이너(SL2)를 포함할 수 있다. 도 37 내지 도 46을 참조하여 설명한 것과 설명한 것과 유사한 방법으로, 반도체 소자들이 형성될 수 있다.
도 51 내지 도 54는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 51을 참조하면, 도 17 내지 도 23을 참조하여 설명한 것과 유사한 방법으로, 더미 채널 홀(81H)의 내부를 선택적으로 확장하여 다수의 언더컷 영역(E1G1, E2G2, E3G3)이 형성될 수 있다. 상기 더미 채널 홀(81H) 및 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)의 내벽들 상에 제2 희생 라이너(SL2)가 형성될 수 있다. 일 실시예에서, 상기 제2 희생 라이너(SL2)는 폴리실리콘을 포함할 수 있다.
도 52를 참조하면, 상기 제2 희생 라이너(SL2)를 부분적으로 제거하여 상기 제1 언더컷 영역(E1G1)이 복원될 수 있다. 상기 제2 희생 라이너(SL2)는 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3) 내부에 보존될 수 있다.
도 53을 참조하면, 상기 제1 언더컷 영역(E1G1) 내에 제3 희생 라이너(SL3)가 형성될 수 있다. 상기 제1 언더컷 영역(E1G1)은 상기 제3 희생 라이너(SL3)에 의하여 축소될 수 있다. 상기 축소된 제1 언더컷 영역(E1G1)은 상기 더미 채널 홀(81H)에 연통될 수 있다.
도 54를 참조하면, 상기 제2 희생 라이너(SL2)를 제거하여 상기 제2 언더컷 영역(E2G2) 및 상기 제3 언더컷 영역(E3G3)이 복원될 수 있다. 도 34 내지 도 46을 참조하여 설명한 것과 설명한 것과 유사한 방법으로, 반도체 소자들이 형성될 수 있다.
도 55 및 도 56은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 55를 참조하면, 이온 주입 공정을 이용하여 희생 패드(CPT) 내에 식각 지연 이온들이 주입될 수 있다. 일 실시예에서, 상기 식각 지연 이온들은 B, BF, BF2, 또는 이들의 조합을 포함할 수 있다.
도 56을 참조하면, 더미 채널 홀(81H)의 내부를 선택적으로 확장하여 다수의 언더컷 영역(E1G1, E2G2, E3G3)이 형성될 수 있다. 상기 다수의 언더컷 영역(E1G1, E2G2, E3G3)을 형성하는 것은 등방성 식각 공정을 포함할 수 있다. 상기 식각 지연 이온들의 주입에 기인하여 상기 희생 패드(CPT)의 식각 속도는 희생 전극(GET)의 식각 속도에 비하여 느릴 수 있다. 제1 언더컷 영역(E1G1)의 수평 폭은 제2 언더컷 영역(E2G2) 또는 제3 언더컷 영역(E3G3)의 수평 폭에 비하여 작을 수 있다. 도 34 내지 도 46을 참조하여 설명한 것과 설명한 것과 유사한 방법으로, 반도체 소자들이 형성될 수 있다.
도 57 및 도 58은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 57을 참조하면, 도 55를 참조하여 설명된 것과 유사한 방법으로, 이온 주입 공정을 이용하여 희생 패드(CPT) 내에 산화 지연 이온들이 주입될 수 있다. 일 실시예에서, 상기 산화 지연 이온들은 B, BF, BF2, 또는 이들의 조합을 포함할 수 있다. 산화 공정을 이용하여 더미 채널 홀(81H)의 측벽들에 다수의 확장부(81E1, 81E2, 81E3)가 형성될 수 있다. 상기 산화 지연 이온들의 주입에 기인하여 상기 희생 패드(CPT)의 산화 속도는 희생 전극(GET)의 산화 속도에 비하여 느릴 수 있다. 제1 확장부(81E1)의 수평 폭은 제2 확장부(81E2) 또는 제3 확장부(81E3)의 수평 폭에 비하여 작을 수 있다. 상기 다수의 확장부(81E1, 81E2, 81E3)는 실리콘산질화물, 실리콘산화물, SiBON, SiBO, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 제1 확장부(81E1)는 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)와 다른 물질을 포함할 수 있다. 상기 제1 확장부(81E1)는 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)와 다른 조성을 갖는 물질 층을 포함할 수 있다. 상기 제1 확장부(81E1)는 실리콘산질화물, 실리콘산화물, SiBON, SiBO, 또는 이들의 조합을 포함할 수 있으며, 상기 제2 확장부(81E2) 및 상기 제3 확장부(81E3)는 실리콘산질화물, 실리콘산화물, 또는 이들의 조합을 포함할 수 있다.
도 58을 참조하면, 더미 채널 홀(81H) 내에 비활성 필라(81P)가 형성될 수 있다. 도 37 내지 도 46을 참조하여 설명한 것과 설명한 것과 유사한 방법으로, 반도체 소자들이 형성될 수 있다.
도 59는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 59를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 상기 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 다수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 다수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비-휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 58을 참조하여 설명된 반도체 소자를 포함할 수 있다. 반도체 장치(1100)는 제1 구조물(1110F) 및 상기 제1 구조물(1110F) 상의 제2 구조물(1100S)을 포함할 수 있다. 예시적인 실시예들에서, 제1 구조물(1110F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1110F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 다수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 제1 및 제2 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제1 및 제2 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1110F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 다수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1110F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 다수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 다수의 반도체 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 60은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 60을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 다수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 다수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 다수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 59의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조물들(3210) 및 메모리 채널 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 58을 참조하여 상술한 반도체 장치를 포함할 수 있다. 예를 들면, 상기 게이트 적층 구조물들(3210)은 상기 적층 구조체(도 1의 68)를 포함할 수 있다. 상기 메모리 채널 구조물들(3220)은 상기 다수의 채널 구조체(도 1의 70)를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via; TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 61 및 도 62는 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다. 도 61 및 도 62의 각각은 도 60의 반도체 패키지(2003)의 예시적인 실시예를 설명하며, 도 60의 반도체 패키지(2003)를 절단선 I-I'를 따라 절단한 영역을 개념적으로 나타낸다.
도 61을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄 회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(도 60의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 패키지 상부 패드들(도 60의 2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 패키지 상부 패드들(도 60의 2130)은 연결 구조물들(도 60의 2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 60과 같이 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(3010) 및 상기 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(도 59의 WL)과 전기적으로 연결되는 게이트 연결 배선들(3235)을 포함할 수 있다.
일 실시예에서, 상기 제1 구조물(3100)은 상기 다수의 불순물 영역(도 1의 25), 상기 다수의 트랜지스터(도 1의 27), 및 상기 다수의 주변 회로 배선층(도 1의 31)을 포함할 수 있다. 상기 공통 소스 라인(3205)은 상기 소스 라인(도 1의 41)을 포함할 수 있다. 상기 게이트 적층 구조물(3210)은 상기 적층 구조체(도 1의 68)를 포함할 수 있다. 상기 메모리 채널 구조물들(3220)은 상기 다수의 채널 구조체(도 1의 70)를 포함할 수 있다. 상기 비트 라인들(3240)은 상기 다수의 비트 라인(도 1의 89)을 포함할 수 있다. 상기 게이트 연결 배선들(3235)은 상기 다수의 셀 콘택 플러그(도 1의 83)를 포함할 수 있다.
일 실시예에서, 상기 반도체 칩들(2200) 각각은 도 1 내지 도 58을 통하여 설명된 상기 다수의 더미 필라(Dummy Pillar; 81)를 더 포함할 수 있다.
반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되며 제2 구조물(3200) 내로 연장되는 관통 배선(3245)을 포함할 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결될 수 있다. 관통 배선(3245)은 게이트 적층 구조물(3210)의 외측에 배치될 수 있으며, 게이트 적층 구조물(3210)을 관통하도록 더 배치될 수 있다. 반도체 칩들(2200) 각각은, 제1 구조물(3100)의 주변 배선들(3110)과 전기적으로 연결되는 입출력 패드(도 60의 2210)를 더 포함할 수 있다.
도 62를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 패키지(2003A)에서, 반도체 칩들(2200b) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조물(4100), 및 제1 구조물(4100) 상에서 웨이퍼 본딩 방식으로 제1 구조물(4100)과 접합된 제2 구조물(4200)을 포함할 수 있다.
제1 구조물(4100)은 주변 배선(4110) 및 제1 접합 구조물들(4150)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(4200)은 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조물(4100) 사이의 게이트 적층 구조물(4210), 게이트 적층 구조물(4210)을 관통하는 메모리 채널 구조물들(4220), 및 메모리 채널 구조물들(4220) 및 게이트 적층 구조물(4210)의 워드라인들(도 59의 WL)과 각각 전기적으로 연결되는 제2 접합 구조물들(4250)을 포함할 수 있다. 예를 들어, 제2 접합 구조물들(4250)은, 메모리 채널 구조물들(4220)과 전기적으로 연결되는 비트라인들(4240) 및 워드라인들(도 59의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조물들(4220) 및 워드라인들(도 59의 WL)과 전기적으로 연결될 수 있다. 제1 구조물(4100)의 제1 접합 구조물들(4150) 및 제2 구조물(4200)의 제2 접합 구조물들(4250)은 서로 접촉하면서 접합될 수 있다. 제1 접합 구조물들(4150) 및 제2 접합 구조물들(4250)의 접합되는 부분들은 예를 들어, 구리(Cu)로 형성될 수 있다.
일 실시예에서, 상기 제1 구조물(4100)은 상기 다수의 불순물 영역(도 16의 25), 상기 다수의 트랜지스터(도 16의 27), 및 상기 다수의 주변 회로 배선층(도 16의 31)을 포함할 수 있다. 상기 공통 소스 라인(4205)은 상기 소스 라인(도 16의 41)을 포함할 수 있다. 상기 게이트 적층 구조물(4210)은 상기 적층 구조체(도 16의 68)를 포함할 수 있다. 상기 메모리 채널 구조물들(4220)은 상기 다수의 채널 구조체(도 16의 70)를 포함할 수 있다. 상기 비트라인들(4240)은 상기 다수의 비트 라인(도 16의 89)을 포함할 수 있다. 상기 게이트 연결 배선들(4235)은 상기 다수의 셀 콘택 플러그(도 16의 83)를 포함할 수 있다.
일 실시예에서, 상기 반도체 칩들(2200b) 각각은 도 1 내지 도 58을 통하여 설명된 상기 다수의 더미 필라(Dummy Pillar; 81)를 더 포함할 수 있다.
일 실시예에서, 반도체 칩들(2200b) 각각은 제1 구조물(4100)의 주변 배선들(4110)과 전기적으로 연결되는 입출력 패드(도 60의 2210)를 더 포함할 수 있다.
도 61의 반도체 칩들(2200) 및 도 62의 반도체 칩들(2200b)은 본딩 와이어 형태의 연결 구조물들(도 60의 2400)에 의해 서로 전기적으로 연결될 수 있다. 일 실시예에서, 도 61의 반도체 칩들(2200) 및 도 62의 반도체 칩들(2200b)과 같은 하나의 반도체 패키지 내에서의 반도체 칩들은 관통 전극(TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 소자 분리층
25: 불순물 영역 27: 트랜지스터
29, 33, 35, 43, 47, 48, 55, 56, 57, 58: 절연층
31: 주변 회로 배선층 41: 소스 라인
45G: 연결 전극 층 45M: 연결 몰드 층
49: 지지대 51: 52: 몰드층
61, 62N-2, 62N-1, 62N, 62N+1, 62: 수평 도전층
GE: 게이트 전극 CP: 연결 패드
68: 적층 구조체 70: 채널 구조체
81: 더미 필라(Dummy Pillar) 81P: 비활성 필라
81E1, 81E2, 81E3: 확장부 81S: 스터드
82: 워드 라인 분리 패턴 83: 셀 콘택 플러그
84: 관통 전극 85: 비트 플러그
86, 87: 중간 플러그 89: 비트 라인
1000: 전자 시스템 1200: 컨트롤러

Claims (10)

  1. 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체:
    상기 적층 구조체 내에 연장된 채널 구조체;
    상기 적층 구조체 내에 연장된 더미 필라(Dummy Pillar); 및
    상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그를 포함하되,
    상기 다수의 수평 도전층의 각각은
    게이트 전극; 및
    상기 게이트 전극에 연속된(in continuity with) 연결 패드를 포함하고,
    상기 더미 필라는
    상기 다수의 수평 도전층을 관통하는 비활성 필라; 및
    상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함하고,
    상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬되고,
    상기 채널 구조체는 상기 게이트 전극을 관통하고,
    상기 콘택 플러그는 상기 연결 패드에 접촉된 반도체 소자.
  2. 제1 항에 있어서,
    상기 적어도 하나의 확장부는
    상기 연결 패드에 접촉된 제1 확장부; 및
    상기 제1 확장부와 이격되고 상기 게이트 전극에 접촉된 제2 확장부를 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 확장부의 수평 폭은 수직 두께보다 작은 반도체 소자.
  4. 제2 항에 있어서,
    상기 제2 확장부의 수평 폭은 상기 제1 확장부의 수평 폭보다 큰 반도체 소자.
  5. 제2 항에 있어서,
    상기 제2 확장부의 수평 폭은 수직 두께보다 큰 반도체 소자.
  6. 제2 항에 있어서,
    상기 연결 패드의 수직 두께는 상기 게이트 전극의 수직 두께보다 크고,
    상기 제1 확장부의 수직 두께는 상기 연결 패드의 수직 두께와 동일한 반도체 소자.
  7. 제2 항에 있어서,
    상기 제1 확장부 및 상기 제2 확장부 사이에 상기 다수의 몰드층 중 대응하는 적어도 하나가 배치된 반도체 소자.
  8. 제2 항에 있어서,
    상기 제1 확장부는 상기 콘택 플러그와 이격된 반도체 소자.
  9. 셀 영역 및 연결 영역을 갖는 기판;
    상기 기판 상의 소스 라인;
    상기 소스 라인 상에 교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체:
    상기 셀 영역 상의 상기 적층 구조체를 관통하고 상기 소스 라인 내에 연장된 채널 구조체;
    상기 연결 영역 상의 상기 적층 구조체를 관통하고 상기 소스 라인 내에 연장된 더미 필라(Dummy Pillar); 및
    상기 연결 영역 상에 배치되고, 상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그를 포함하되,
    상기 다수의 수평 도전층의 각각은
    게이트 전극; 및
    상기 게이트 전극에 연속된(in continuity with) 연결 패드를 포함하고,
    상기 더미 필라는
    상기 다수의 수평 도전층을 관통하는 비활성 필라; 및
    상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함하고,
    상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬되고,
    상기 채널 구조체는 상기 게이트 전극을 관통하고,
    상기 콘택 플러그는 상기 연결 패드에 접촉되고,
    상기 적층 구조체는 상기 셀 영역 상에 배치되고, 그리고 상기 연결 영역 내에 연장된 반도체 소자.
  10. 반도체 소자; 및
    상기 반도체 소자를 제어하는 컨트롤러를 포함하되,
    상기 반도체 소자는
    교번 적층된 다수의 몰드층 및 다수의 수평 도전층을 갖는 적층 구조체:
    상기 적층 구조체 내에 연장된 채널 구조체;
    상기 적층 구조체 내에 연장된 더미 필라(Dummy Pillar);
    상기 다수의 수평 도전층 중 대응하는 하나에 접속된 콘택 플러그;
    상기 채널 구조체 및 상기 콘택 플러그에 접속된 다수의 주변 회로; 및
    상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하고,
    상기 다수의 수평 도전층의 각각은
    게이트 전극; 및
    상기 게이트 전극에 연속된 연결 패드를 포함하고,
    상기 더미 필라는
    상기 다수의 수평 도전층을 관통하는 비활성 필라; 및
    상기 비활성 필라의 측면에 돌출된 적어도 하나의 확장부를 포함하고,
    상기 적어도 하나의 확장부는 상기 다수의 수평 도전층에 정렬되고,
    상기 채널 구조체는 상기 게이트 전극을 관통하고,
    상기 콘택 플러그는 상기 연결 패드에 접촉되고,
    상기 컨트롤러는 상기 입출력 패드를 통하여 상기 반도체 소자와 전기적으로 연결되는 전자 시스템.
KR1020200146048A 2020-11-04 2020-11-04 더미 필라를 갖는 반도체 소자 및 전자 시스템 KR20220060256A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200146048A KR20220060256A (ko) 2020-11-04 2020-11-04 더미 필라를 갖는 반도체 소자 및 전자 시스템
US17/232,763 US11943916B2 (en) 2020-11-04 2021-04-16 Semiconductor device including dummy pillar and electronic system
CN202110850733.4A CN114446991A (zh) 2020-11-04 2021-07-27 包括虚设柱的半导体装置和电子系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200146048A KR20220060256A (ko) 2020-11-04 2020-11-04 더미 필라를 갖는 반도체 소자 및 전자 시스템

Publications (1)

Publication Number Publication Date
KR20220060256A true KR20220060256A (ko) 2022-05-11

Family

ID=81362857

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200146048A KR20220060256A (ko) 2020-11-04 2020-11-04 더미 필라를 갖는 반도체 소자 및 전자 시스템

Country Status (3)

Country Link
US (1) US11943916B2 (ko)
KR (1) KR20220060256A (ko)
CN (1) CN114446991A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11968834B2 (en) * 2021-03-04 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements with laterally-protruding profiles and methods of making thereof
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
KR102577145B1 (ko) * 2016-01-25 2023-09-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9831180B2 (en) 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102618280B1 (ko) * 2016-11-10 2023-12-27 에스케이하이닉스 주식회사 반도체 장치의 제조방법
US20180197874A1 (en) 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018163981A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置およびその製造方法
JP2020027873A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置
KR102452827B1 (ko) 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR20200053919A (ko) 2018-11-09 2020-05-19 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
KR102650433B1 (ko) * 2019-12-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
CN114446991A (zh) 2022-05-06
US20220139943A1 (en) 2022-05-05
US11943916B2 (en) 2024-03-26

Similar Documents

Publication Publication Date Title
US11791262B2 (en) Semiconductor device and data storage system including the same
US20220223525A1 (en) Semiconductor memory device and electronic system including the same
KR20220140917A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템
US11943916B2 (en) Semiconductor device including dummy pillar and electronic system
KR20220092087A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
US20220384467A1 (en) Integrated circuit device
US20230005942A1 (en) Three-dimensional (3d) semiconductor memory device and electronic system including the same
US11980028B2 (en) Semiconductor device and data storage system including the same
KR20230025600A (ko) 반도체 장치 및 이를 포함하는 전자 시스템
KR20220140303A (ko) 반도체 장치
KR20220099212A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20230223345A1 (en) Semiconductor devices and data storage systems including the same
US11887936B2 (en) Semiconductor device including alignment key, electronic system, and method of forming the same
US20230066367A1 (en) Semiconductor device including channel structure and through electrode, electronic system, and method of forming the same
US20240179913A1 (en) Semiconductor device and data storage system including semiconductor device
US20220238550A1 (en) Semiconductor device including separation patterns and an electronic system
US20230217660A1 (en) Semiconductor devices and data storage systems including the same
US20240081061A1 (en) Nonvolatile memory device and method for manufacturing the same
US20230354604A1 (en) Semiconductor device and electronic system including the same
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
US20230081373A1 (en) Semiconductor device and data storage system including the same
US20230012115A1 (en) Three-dimensional semiconductor memory device and electronic system including the same
US20230301101A1 (en) Semiconductor devices and data storage systems including the same
US20240074193A1 (en) Semiconductor device
US20230005949A1 (en) Semiconductor devices and data storage systems including the same