CN114446991A - 包括虚设柱的半导体装置和电子系统 - Google Patents

包括虚设柱的半导体装置和电子系统 Download PDF

Info

Publication number
CN114446991A
CN114446991A CN202110850733.4A CN202110850733A CN114446991A CN 114446991 A CN114446991 A CN 114446991A CN 202110850733 A CN202110850733 A CN 202110850733A CN 114446991 A CN114446991 A CN 114446991A
Authority
CN
China
Prior art keywords
semiconductor device
extension
horizontal conductive
conductive layers
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110850733.4A
Other languages
English (en)
Inventor
高圣才
金锺秀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114446991A publication Critical patent/CN114446991A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了一种半导体装置和一种电子系统。所述半导体装置包括：堆叠结构，包括交替堆叠的模制层和水平导电层；沟道结构，在堆叠结构中竖直地延伸；柱结构，在堆叠结构中竖直地延伸；以及接触插塞，连接到水平导电层中的对应的水平导电层。柱结构包括：柱，延伸穿过水平导电层；以及延伸部，从柱的侧表面突出。每个延伸部与水平导电层中的对应的水平导电层水平地对齐。

Description

包括虚设柱的半导体装置和电子系统
本专利申请要求于2020年11月4日在韩国知识产权局提交的第10-2020-0146048号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
公开的示例性实施例涉及一种包括虚设柱的半导体装置、包括该半导体装置的电子系统及其形成方法。
背景技术
在需要对数据进行存储的电子系统中，需要能够存储大量数据的半导体装置。正在进行对能够增大半导体装置的数据存储容量的方案的研究。例如，作为用于增大半导体装置的数据存储容量的方法之一，提出了一种包括三维布置的存储单元来代替二维布置的存储单元的半导体装置。用于形成三维布置的存储器单元的工艺变得越来越难以实施。
发明内容
公开的示例性实施例提供了能够防止多层结构变形的半导体装置、包括该半导体装置的电子系统及其形成方法。
根据公开的示例性实施例的半导体装置包括堆叠结构，堆叠结构包括交替堆叠的多个模制层和多个水平导电层。提供了沟道结构，沟道结构在堆叠结构中竖直地延伸。提供了柱结构，柱结构在堆叠结构中竖直地延伸。设置了多个接触插塞，每个接触插塞连接到多个水平导电层中的对应的水平导电层。多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续。柱结构包括：柱，延伸穿过所述多个水平导电层；以及多个延伸部，从柱的侧表面突出。多个延伸部中的每个与多个水平导电层中的对应的水平导电层水平地对齐。沟道结构竖直地延伸穿过多个栅电极。每个接触插塞接触多个水平导电层中的对应的水平导电层的连接垫。
根据公开的示例性实施例的半导体装置包括基底，基底包括单元区域和连接区域。源极线设置在基底上。包括交替堆叠的多个模制层和多个水平导电层的堆叠结构设置在源极线上。提供了沟道结构，沟道结构在单元区域上竖直地延伸穿过堆叠结构，并且延伸到源极线中。提供了柱结构，柱结构在连接区域上竖直地延伸穿过堆叠结构，并且延伸到源极线中。提供了设置在连接区域上的多个接触插塞，每个接触插塞连接到多个水平导电层中的对应的水平导电层。多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续。柱结构包括：柱，延伸穿过多个水平导电层；以及多个延伸部，从柱的侧表面突出。每个延伸部与多个水平导电层中的对应的水平导电层水平地对齐。沟道结构竖直地延伸穿过水平导电层的多个栅电极。每个接触插塞接触水平导电层中的对应的水平导电层的连接垫。堆叠结构设置在单元区域上，并且延伸到连接区域中。
根据公开的示例性实施例的电子系统包括：半导体装置；以及控制器，被配置为控制半导体装置。半导体装置包括：堆叠结构，包括交替堆叠的多个模制层和多个水平导电层；沟道结构，在堆叠结构中竖直地延伸；柱结构，在堆叠结构中竖直地延伸；多个接触插塞，每个接触插塞连接到所述多个水平导电层中的对应的水平导电层；多个外围电路，连接到沟道结构和接触插塞；以及输入/输出垫，电连接到至少一个外围电路。多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续。柱结构包括：柱，延伸穿过多个水平导电层；以及多个延伸部，从柱的侧表面突出。每个延伸部与多个水平导电层中的对应的水平导电层水平地对齐。沟道结构延伸穿过水平导电层的多个栅电极。每个接触插塞接触水平导电层中的对应的水平导电层的连接垫。控制器通过输入/输出垫电连接到半导体装置。
附图说明
图1是说明根据公开的示例性实施例的半导体装置的剖视图。
图2至图13是分别示出图1的部分的放大图。
图14至图16是说明根据公开的示例性实施例的半导体装置的剖视图；
图17至图58是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。
图59是示意性示出根据公开的示例性实施例的包括半导体装置的电子系统的图。
图60是示意性示出根据公开的示例性实施例的包括半导体装置的电子系统的透视图。
图61和图62是示意性示出根据公开的示例性实施例的半导体封装件的剖视图。
具体实施方式
图1是说明根据公开的示例性实施例的半导体装置的剖视图。图2至图6是示出图1的部分12的放大图。图7至图9是示出图1的部分14的放大图。图10是示出图1的部分16的放大图。图11是示出图1的部分17的放大图。图12是示出图1的部分18的放大图。图13是示出图1的部分19的放大图。例如，根据公开的示例性实施例的半导体装置可以包括非易失性存储器，诸如VNAND或3D闪存器。根据公开的示例性实施例的半导体装置可以包括外围上单元(COP)结构。
参照图1，根据公开的示例性实施例的半导体装置可以包括基底21、元件隔离层23、多个杂质区25、多个晶体管27、第一绝缘层29、多条外围电路布线31、第二绝缘层33、第三绝缘层35、源极线41、第四绝缘层43、连接电极层45G、连接模制层45M、第五绝缘层47、第六绝缘层48、支撑件49、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、堆叠结构68、多个沟道结构70、多个虚设柱81(即，多个柱结构)、多个字线隔离图案82、多个单元接触插塞83、贯穿电极84、多个位插塞85(即，多个位线插塞)、多个第一中间插塞86、第二中间插塞87和多条位线89。
堆叠结构68可以包括在基底21上交替堆叠的多个模制层51和52以及多个水平导电层61、62N-2、62N-1、62N、62N+1和62。多个模制层51和52可以包括多个第一模制层51和多个第二模制层52。多个水平导电层61、62N-2、62N-1、62N、62N+1和62可以包括多个第一水平导电层61和多个第二水平导电层62N-2、62N-1、62N、62N+1和62。多个水平导电层61、62N-2、62N-1、62N、62N+1和62中的每个可以包括栅电极GE和连接垫CP。多个第一模制层51和多个第一水平导电层61可以构成第一堆叠结构66。多个第二模制层52和多个第二水平导电层62N-2、62N-1、62N、62N+1和62可以构成第二堆叠结构67。
基底21可以包括单元区域CA、与单元区域CA的侧表面连续的连接区域EXT以及与单元区域CA和连接区域EXT相邻的贯穿区域TH。基底21可以包括诸如硅晶圆或绝缘体上硅(SOI)晶圆的半导体基底。元件隔离层23可以形成在基底21上。多个杂质区25可以形成在基底21中。多个杂质区25中的每个可以包括或掺杂有N型杂质或P型杂质。
多个晶体管27可以根据各种方法而形成在基底21中和/或基底21上。多个晶体管27可以包括鳍式场效应晶体管(FinFET)、多桥沟道晶体管(诸如
Figure BDA0003182386700000041
)、纳米线晶体管、垂直晶体管、凹陷沟道晶体管、3-D晶体管、平面晶体管或其组合。多个晶体管27可以包括多个杂质区25中的一些。多个杂质区25中的一些可以对应于漏区或源区。
第一绝缘层29可以形成在基底21上以覆盖多个晶体管27和元件隔离层23。多条外围电路布线31可以形成在第一绝缘层29中。多条外围电路布线31可以包括具有各种形状的水平布线和竖直布线。多条外围电路布线31中的一些可以接触多个杂质区25。多个晶体管27和多条外围电路布线31可以构成外围电路。第二绝缘层33可以形成在第一绝缘层29和多条外围电路布线31上。第三绝缘层35可以形成在第二绝缘层33上。将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或直接结合到所述另一元件或者直接在所述另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件、或者被称为“接触”另一元件或与另一元件“接触”时，在接触点处不存在中间元件。
第二绝缘层33可以对应于盖层或蚀刻停止层。第二绝缘层33可以包括与第一绝缘层29和第三绝缘层35的材料不同的材料。例如，第二绝缘层33可以包括氮化硅、氮氧化硅、硼氮化硅(SiBN)、碳氮化硅(SiCN)或其组合。第一绝缘层29和第三绝缘层35可以包括氧化硅。
元件隔离层23、第一绝缘层29、第二绝缘层33、第三绝缘层35、第四绝缘层43、连接模制层45M、第五绝缘层47、第六绝缘层48、多个模制层51和52、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、多个虚设柱81和多个字线隔离图案82中的每个可以包括单层或多层。元件隔离层23、第一绝缘层29、第二绝缘层33、第三绝缘层35、第四绝缘层43、连接模制层45M、第五绝缘层47、第六绝缘层48、多个模制层51和52、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、多个虚设柱81和多个字线隔离图案82中的每个可以包括氧化硅、氮化硅、氮氧化硅、硼氮化硅(SiBN)、碳氮化硅(SiCN)、低k电介质或高k电介质(例如，诸如HfO或AlO的金属氧化物、诸如HfSiO的金属硅酸盐等)。
多条外围电路布线31、源极线41、连接电极层45G、支撑件49、多个水平导电层61、62N-2、62N-1、62N、62N+1和62、多个单元接触插塞83、贯穿电极84、多个位插塞85、多个第一中间插塞86、第二中间插塞87和多条位线89中的每个可以包括单层或多层。多条外围电路布线31、源极线41、连接电极层45G、支撑件49、多个水平导电层61、62N-2、62N-1、62N、62N+1和62、多个单元接触插塞83、贯穿电极84、多个位插塞85、多个第一中间插塞86、第二中间插塞87和多条位线89中的每个可以包括导电材料，诸如金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅、非晶硅、单晶硅或其组合。
源极线41和第四绝缘层43可以形成在第三绝缘层35上。源极线41可以对应于共源极线(CSL)。源极线41可以包括诸如多晶硅层或单晶半导体层的导电层。源极线41可以在基底21上设置在单元区域CA和连接区域EXT中。第四绝缘层43可以设置在贯穿区域TH上。
连接电极层45G和连接模制层45M可以形成在源极线41上。第五绝缘层47可以形成在第四绝缘层43上。支撑件49可以形成在连接电极层45G和连接模制层45M上。连接电极层45G和连接模制层45M可以形成在基本上相同的水平处。第六绝缘层48可以形成在第五绝缘层47上。支撑件49的上表面和第六绝缘层48的上表面可以彼此基本上共面。连接电极层45G可以接触源极线41。例如，连接电极层45G可以包括诸如多晶硅层的导电层。支撑件49可以包括或者可以是多晶硅层。如在此使用的诸如“相同”、“相等”、“平面”或“共面”的术语当涉及方位、布局、位置、形状、尺寸、量或其他量度时不一定表示完全相同的方位、布局、位置、形状、尺寸、量或其他量度，而是旨在涵盖在例如由于制造工艺而可能发生的可接受变化内的几乎相同的方位、布局、位置、形状、尺寸、量或其他量度。除非上下文或其他陈述另外指出，否在此可以使用术语“基本上(基本)”来强调该含义。例如，描述为“基本上相同”、“基本上相等”或“基本上平面”的项可以是完全相同、相等或平面，或者可以是在例如由于制造工艺而可能发生的可接受变化内的相同、相等或平面。
包括交替堆叠的多个模制层51和52以及多个水平导电层61、62N-2、62N-1、62N、62N+1和62的堆叠结构68可以形成在支撑件49上。堆叠结构68可以在基底21上设置在单元区域CA和连接区域EXT中。栅电极GE可以设置在单元区域CA中，并且可以延伸到连接区域EXT中。连接垫CP可以设置在连接区域EXT中，并且可以与栅电极GE连续。堆叠结构68可以在基底21上在连接区域EXT中包括台阶形状。例如，连接垫CP可以位于水平导电层61、62N-2、62N-1、62N、62N+1和62的端部处而不彼此竖直叠置，以提供每个水平导电层连接到对应的单元接触插塞83的连接部位。第七绝缘层55可以形成为覆盖第六绝缘层48和连接区域EXT中的堆叠结构68。第七绝缘层55可以接触连接垫CP的上表面和/或连接垫CP的侧表面。堆叠结构68可以在基底21上设置在单元区域CA中，并且可以延伸到连接区域EXT中。连接垫CP可以被称为“凸起垫”。
多个沟道结构70可以形成为在延伸穿过堆叠结构68、支撑件49和连接电极层45G的同时延伸到源极线41中。多个沟道结构70可以延伸穿过栅电极GE。多个沟道结构70可以在基底21上设置在单元区域CA中。堆叠结构68的上表面、多个沟道结构70的上表面和第七绝缘层55的上表面可以彼此基本上共面。第八绝缘层56可以形成在堆叠结构68、多个沟道结构70和第七绝缘层55上。
多个虚设柱81可以形成为在延伸穿过第八绝缘层56、第七绝缘层55、堆叠结构68、支撑件49和连接模制层45M的同时延伸到源极线41中。多个虚设柱81可以在基底21上设置在连接区域EXT中。多个虚设柱81(即，多个柱结构)中的每个可以包括延伸穿过堆叠结构68同时具有比水平宽度大的竖直高度的非活性柱81P(即，柱)和形成在支撑件49、连接模制层45M和源极线41中的钉头(stud)81S。钉头81S可以围绕非活性柱81P的下表面和非活性柱81P的侧表面。例如，非活性柱81P可以包括氧化硅或者可以由氧化硅形成。钉头81S可以包括氧化硅、氮氧化硅或其组合，或者可以由氧化硅、氮氧化硅或其组合形成。例如，非活性柱81P和钉头81S可以由彼此相同的材料形成。本发明构思不限于此。例如，非活性柱81P和钉头81S可以由彼此不同的绝缘材料形成。多个虚设柱81可以用于为在基底21上交替堆叠的多个水平导电层61、62N-2、62N-1、62N、62N+1和62提供结构支撑。例如，虚设柱81可以防止多个水平导电层61、62N-2、62N-1、62N、62N+1和62在处理半导体装置时塌陷，并且连接区域EXT中的多个水平导电层61、62N-2、62N-1、62N、62N+1和62可以更牢固地就位。
贯穿电极84可以形成为延伸穿过第八绝缘层56、第七绝缘层55、第六绝缘层48、第五绝缘层47、第四绝缘层43、第三绝缘层35和第二绝缘层33，使得贯穿电极84接触多条外围电路布线31中的对应的外围电路布线31。字线隔离图案82可以形成为延伸穿过第八绝缘层56、堆叠结构68和支撑件49。第九绝缘层57可以形成在第八绝缘层56、字线隔离图案82和贯穿电极84上。
多个单元接触插塞83可以形成为延伸穿过第九绝缘层57、第八绝缘层56和第七绝缘层55，使得多个单元接触插塞83接触多个水平导电层61、62N-2、62N-1、62N、62N+1和62。多个单元接触插塞83可以在基底21上设置在连接区域EXT中。多个单元接触插塞83中的每个可以接触对应的连接垫CP。多个单元接触插塞83中的每个可以电接触多个水平导电层61、62N-2、62N-1、62N、62N+1和62中的对应的水平导电层。多个单元接触插塞83中的每个可以被称为“接触插塞”。
第十绝缘层58可以形成在第九绝缘层57上。多个位插塞85可以形成为延伸穿过第十绝缘层58、第九绝缘层57和第八绝缘层56，使得多个位插塞85中的每个接触多个沟道结构70中的对应的沟道结构70。多条位线89可以形成在第十绝缘层58上以接触多个位插塞85。多个第一中间插塞86可以形成为延伸穿过第十绝缘层58，使得多个第一中间插塞86中的每个接触多个单元接触插塞83中的对应的单元接触插塞83。第二中间插塞87可以形成为延伸穿过第十绝缘层58和第九绝缘层57，使得第二中间插塞87接触贯穿电极84。
多个水平导电层61、62N-2、62N-1、62N、62N+1和62中的与堆叠结构68的下表面相邻设置的至少一个可以对应于接地选择线。多个水平导电层61、62N-2、62N-1、62N、62N+1和62中的与堆叠结构68的上表面相邻设置的至少一个可以对应于串选择线。多个水平导电层61、62N-2、62N-1、62N、62N+1和62中的一些可以对应于字线。
参照图2，多个第二水平导电层62N-2、62N-1、62N、62N+1和62可以包括第N-2导电层62N-2、第N-1导电层62N-1、第N导电层62N和第N+1导电层62N+1。多个第二水平导电层62N-2、62N-1、62N、62N+1和62中的每个可以包括栅电极GE和与栅电极GE连续的连接垫CP。栅电极GE的水平宽度可以大于栅电极GE的竖直厚度。连接垫CP的竖直厚度可以大于栅电极GE的竖直厚度。多个第二模制层52可以设置在多个第二水平导电层62N-2、62N-1、62N、62N+1和62之间。第七绝缘层55可以接触连接垫CP的上表面和侧表面。
虚设柱81(即，柱结构)可以包括非活性柱81P(即，柱)以及多个延伸部81E1、81E2和81E3。多个延伸部81E1、81E2和81E3可以包括第一延伸部81E1、第二延伸部81E2和第三延伸部81E3。非活性柱81P可以延伸穿过第七绝缘层55、第N导电层62N的连接垫CP、第N-1导电层62N-1的栅电极GE、第N-2导电层62N-2的栅电极GE和多个第二模制层52。非活性柱81P的竖直高度可以大于非活性柱81P的水平宽度。
第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以从非活性柱81P的侧表面突出。第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以实质上与非活性柱81P的侧表面连续。例如，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3可以包括基本上相同的材料层。例如，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3可以包括氧化硅、氮氧化硅或其组合。
第一延伸部81E1可以与第N导电层62N的连接垫CP水平地对齐，以位于基底上方的同一竖直高度处。第一延伸部81E1可以具有与第N导电层62N的连接垫CP的竖直厚度基本上相同的竖直厚度。第一延伸部81E1的侧表面可以接触连接垫CP的侧表面。第一延伸部81E1的水平宽度可以小于第一延伸部81E1的竖直厚度。
第二延伸部81E2可以与第一延伸部81E1间隔开。第二延伸部81E2可以与第N-1导电层62N-1的栅电极GE水平地对齐，以位于基底上方的同一竖直高度处。多个第二模制层52中的对应的第二模制层52可以设置在第一延伸部81E1与第二延伸部81E2之间。第二延伸部81E2可以具有与第N-1导电层62N-1的栅电极GE的竖直厚度基本上相同的竖直厚度。第二延伸部81E2的竖直厚度可以小于第一延伸部81E1的竖直厚度。
第二延伸部81E2的侧表面可以接触栅电极GE的侧表面。第二延伸部81E2的水平宽度可以大于第二延伸部81E2的竖直厚度。第二延伸部81E2的水平宽度可以大于第一延伸部81E1的水平宽度。第二延伸部81E2的一部分可以与第N导电层62N的连接垫CP竖直叠置。多个第二模制层52中的对应的第二模制层52可以设置在第二延伸部81E2与连接垫CP之间。
第三延伸部81E3可以与第二延伸部81E2间隔开。第三延伸部81E3可以与第N-2导电层62N-2的栅电极GE水平地对齐，以位于基底上方的同一竖直高度处。第三延伸部81E3的一部分可以与第N导电层62N的连接垫CP竖直叠置。多个第二模制层52中的对应的第二模制层52可以设置在第三延伸部81E3与第二延伸部81E2之间。第三延伸部81E3可以具有与第N-2导电层62N-2的栅电极GE的竖直厚度基本上相同的竖直厚度。第三延伸部81E3的侧表面可以接触栅电极GE的侧表面。第三延伸部81E3的水平宽度可以大于第三延伸部81E3的竖直厚度。第三延伸部81E3的水平宽度可以大于第一延伸部81E1的水平宽度。第三延伸部81E3的水平宽度可以基本上等于第二延伸部81E2的水平宽度。
第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以具有圆滑的侧表面。例如，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以具有远离非活性柱81P向外弯曲的凸侧表面。第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以在其上表面处具有比在其中心部分处的水平宽度小的水平宽度。第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以在其下表面处具有比在其中心部分处的水平宽度小的水平宽度。
单元接触插塞83可以延伸穿过第七绝缘层55，使得单元接触插塞83接触第N导电层62N的连接垫CP。单元接触插塞83可以延伸到连接垫CP中。单元接触插塞83可以与第一延伸部81E1间隔开。第二延伸部81E2的一部分可以与单元接触插塞83叠置。
参照图3，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的每个可以具有呈各种形状的侧表面。第二延伸部81E2和第三延伸部81E3中的每个可以具有呈与第一延伸部81E1的侧表面的形状不同的形状的侧表面。例如，第一延伸部81E1的侧表面可以包括台阶形状。
参照图4，单元接触插塞83可以在延伸穿过第七绝缘层55、第N导电层62N的连接垫CP以及多个第二模制层52中的对应的第二模制层52的同时延伸到第二延伸部81E2中。单元接触插塞83可以与第一延伸部81E1间隔开。单元接触插塞83可以接触连接垫CP。
参照图5，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3中的至少一些可以包括与非活性柱81P的材料不同的材料。例如，非活性柱81P可以包括氧化硅或者可以由氧化硅形成，第二延伸部81E2和第三延伸部81E3可以包括氮氧化硅或者可以由氮氧化硅形成。
例如，第一延伸部81E1可以包括与第二延伸部81E2和第三延伸部81E3的材料不同的材料。第一延伸部81E1可以包括氧化硅或者可以由氧化硅形成，而第二延伸部81E2和第三延伸部81E3可以包括氮氧化硅或者可以由氮氧化硅形成。
例如，非活性柱81P和第一延伸部81E1可以包括氧化硅或者可以由氧化硅形成，而第二延伸部81E2和第三延伸部81E3可以包括氮氧化硅或者可以由氮氧化硅形成。
参照图6，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3可以包括与非活性柱81P的材料不同的材料。第一延伸部81E1可以包括与第二延伸部81E2和第三延伸部81E3的材料不同的材料。例如，非活性柱81P可以包括氧化硅或者可以由氧化硅形成，第一延伸部81E1可以包括SiBON或者可以由SiBON形成，并且第二延伸部81E2和第三延伸部81E3可以包括氮氧化硅或者可以由氮氧化硅形成。
参照图7，虚设柱81可以包括非活性柱81P和钉头81S。虚设柱81的最下端可以设置在与沟道结构70的最下端的水平不同的水平处。虚设柱81的最下端可以形成在比沟道结构70的最下端的水平低的水平处。
参照图8，虚设柱81的最下端可以形成在比沟道结构70的最下端的水平高的水平处。
参照图9，虚设柱81的最下端可以形成在与沟道结构70的最下端的水平基本上相同的水平处。
参照图10，连接模制层45M可以包括下模制层45L、位于下模制层45L上的上模制层45U和位于下模制层45L与上模制层45U之间的中间模制层45C。中间模制层45C可以包括相对于下模制层45L和上模制层45U具有蚀刻选择性的材料。例如，下模制层45L和上模制层45U中的每个可以包括氧化硅或者可以由氧化硅形成。中间模制层45C可以包括氮化硅或者可以由氮化硅形成。
参照图11，沟道结构70可以包括芯图案77、围绕芯图案77的外侧的沟道层76、围绕沟道层76的外侧的信息存储图案75和位于沟道层76上的位垫78(即，位线垫)。信息存储图案75可以包括围绕沟道层76的外侧的隧道绝缘层71、围绕隧道绝缘层71的外侧的电荷存储层72和围绕电荷存储层72的外侧的阻挡层73。沟道结构70可以延伸穿过第二水平导电层62和多个第二模制层52。位插塞85可以延伸穿过第八绝缘层56，使得位插塞85接触位垫78。
隧道绝缘层71可以包括诸如氧化硅的绝缘层。电荷存储层72可以包括诸如氮化硅的绝缘层。阻挡层73可以包括由氧化硅、氮化硅、氮氧化硅、高k电介质(例如，诸如HfO、AlO或其组合的金属氧化物或者诸如HfSiO的金属硅酸盐)或其组合制成的绝缘层。沟道层76可以包括由多晶硅、非晶硅、单晶硅或其组合制成的半导体层。芯图案77可以包括氧化硅、氮化硅、氮氧化硅、低k电介质、高k电介质、多晶硅或其组合。位垫78可以包括由金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅或其组合制成的导电层。
参照图12，沟道结构70可以延伸穿过多个第二模制层52、第N导电层62N和第N-1导电层62N-1。
参照图13，连接电极层45G可以设置在源极线41与支撑件49之间。第一模制层51可以设置在支撑件49上。沟道结构70可以在延伸穿过第一模制层51、支撑件49和连接电极层45G的同时延伸到源极线41中。连接电极层45G可以延伸穿过信息存储图案75的侧表面，使得连接电极层45G接触沟道层76的侧表面。沟道结构70的最下端可以设置在比源极线41的下表面的水平高的水平处。沟道层76可以经由连接电极层45G电连接到源极线41。
图14至图16是说明根据公开的示例性实施例的半导体装置的剖视图。
参照图14，根据公开的示例性实施例的半导体装置可以包括基底21、元件隔离层23、多个杂质区25、多个晶体管27、第一绝缘层29、多条外围电路布线31、第二绝缘层33、第三绝缘层35、源极线41、第四绝缘层43、连接电极层45G、第五绝缘层47、第六绝缘层48、支撑件49、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、堆叠结构68、多个沟道结构70、多个虚设柱81、多个字线隔离图案82、多个单元接触插塞83、贯穿电极84、多个位插塞85、多个第一中间插塞86、第二中间插塞87和多条位线89。
在连接区域EXT中，支撑件49可以形成在比在单元区域CA中的水平低的水平处。在连接区域EXT中，支撑件49的下表面可以接触源极线41的上表面。在连接区域EXT中，第六绝缘层48可以在支撑件49上延伸。
多个虚设柱81可以在延伸穿过第八绝缘层56、第七绝缘层55、堆叠结构68、第六绝缘层48和支撑件49的同时延伸到源极线41中。多个虚设柱81中的每个可以包括非活性柱81P和形成在支撑件49和源极线41中的钉头81S。
参照图15，根据公开的示例性实施例的半导体装置可以包括基底21、元件隔离层23、多个杂质区25、多个晶体管27、第一绝缘层29、多条外围电路布线31、第二绝缘层33、第三绝缘层35、源极线41、第四绝缘层43、连接电极层45G、连接模制层45M、第五绝缘层47、第六绝缘层48、支撑件49、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、堆叠结构68、多个沟道结构70、多个虚设柱81、多个字线隔离图案82、多个单元接触插塞83、贯穿电极84、多个位插塞85、多个第一中间插塞86、第二中间插塞87和多条位线89。
多个虚设柱81可以形成为在延伸穿过堆叠结构68、支撑件49和连接模制层45M的同时延伸到源极线41中。多个虚设柱81中的每个可以包括延伸穿过堆叠结构68同时具有比水平宽度大的竖直高度的非活性柱81P和形成在支撑件49、连接模制层45M和源极线41中的钉头81S。钉头81S的上表面、支撑件49的上表面和第六绝缘层48的上表面可以彼此基本上共面。非活性柱81P可以形成在钉头81S上。非活性柱81P的下表面可以接触钉头81S的上表面。
参照图16，根据公开的示例性实施例的半导体装置可以包括基底21、元件隔离层23、多个杂质区25、多个晶体管27、第一绝缘层29、多条外围电路布线31、多个第一键合结构31P、第三绝缘层35、源极线41、第四绝缘层43、连接电极层45G、连接模制层45M、第五绝缘层47、第六绝缘层48、支撑件49、第七绝缘层55、第八绝缘层56、第九绝缘层57、第十绝缘层58、第十一绝缘层59、堆叠结构68、多个沟道结构70、多个虚设柱81、多个字线隔离图案82、多个单元接触插塞83、贯穿电极84、多个位插塞85、多个第一中间插塞86、第二中间插塞87、多条位线89、多个中间垫90、第十二绝缘层91、多个第二键合结构92、第一外垫93、第十三绝缘层95和第二外垫97。
多个第一键合结构31P可以形成在第一绝缘层29中。多个第一键合结构31P中的每个可以连接到多条外围电路布线31中的对应的外围电路布线31。多个第一键合结构31P的上表面和第一绝缘层29的上表面可以彼此基本上共面。多个第二键合结构92可以形成在第十二绝缘层91中。
第十二绝缘层91和多个第二键合结构92可以接合到第一绝缘层29的上表面和多个第一键合结构31P的上表面。多个第二键合结构92可以以晶圆键合方式接合到多个第一键合结构31P。多个第一键合结构31P和多个第二键合结构92中的每个可以包括例如铜(Cu)或者可以由例如铜(Cu)形成。第一绝缘层29和第十二绝缘层91中的每个可以包括例如氧化硅或者可以由例如氧化硅形成。
第十一绝缘层59、多条位线89和多个中间垫90可以设置在第十二绝缘层91和多个第二键合结构92上。多条位线89中的每条可以连接到多个第二键合结构92中的对应的第二键合结构92。多个中间垫90中的一些可以连接到多个第二键合结构92和多个第一中间插塞86，并且多个中间垫90中的一些可以连接到多个第二键合结构92和第二中间插塞87。
第一外垫93可以设置在第三绝缘层35上。第一外垫93可以连接到贯穿电极84。第十三绝缘层95可以覆盖基底21的背表面。第二外垫97可以延伸穿过第十三绝缘层95和基底21，使得第二外垫97连接到多条外围电路布线31。可以省略第一外垫93和第二外垫97中选定的外垫。
图17、图19、图21、图22、图34、图37至图40以及图43和图46是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。图18是示出图17的部分12的放大图。图20是示出图19的部分12的放大图。图23至图33是示出图22的部分12的放大图。图35和图36是示出图34的部分12的放大图。图41和图42是示出图40的部分12的放大图。图44和图45是示出图43的部分12的放大图。
参照图17和图18，根据公开的示例性实施例的半导体形成方法可以包括在基底21上形成元件隔离层23、多个杂质区25、多个晶体管27、第一绝缘层29和多条外围电路布线31。可以在第一绝缘层29和多条外围电路布线31上形成第二绝缘层33。可以在第二绝缘层33上形成第三绝缘层35。可以在第三绝缘层35上形成源极线41和第四绝缘层43。可以在源极线41和第四绝缘层43上形成连接模制层45M和第五绝缘层47。可以在连接模制层45M和第五绝缘层47上形成支撑件49和第六绝缘层48。
可以在支撑件49和第六绝缘层48上形成初始堆叠结构68T和第七绝缘层55。初始堆叠结构68T可以包括在基底21上交替堆叠的多个模制层51和52以及多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T。多个模制层51和52可以包括多个第一模制层51和多个第二模制层52。多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T可以包括多个第一牺牲层61S和多个第二牺牲层62N-2T、62N-1T、62NT、62N+1T和62T。多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T中的每个可以包括牺牲电极GET和牺牲垫CPT。多个第一模制层51和多个第一牺牲层61S可以构成第一初始堆叠结构66T。多个第二模制层52和多个第二牺牲层62N-2T、62N-1T、62NT、62N+1T和62T可以构成第二初始堆叠结构67T。
可以形成多个沟道结构70，多个沟道结构70在延伸穿过初始堆叠结构68T、支撑件49和连接模制层45M的同时延伸到源极线41中。可以在初始堆叠结构68T、多个沟道结构70和第七绝缘层55上形成第八绝缘层56。
多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T可以包括相对于多个模制层51和52具有蚀刻选择性的材料。多个模制层51和52可以包括氧化硅或者可以由氧化硅形成，并且多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T可以包括氮化硅或者可以由氮化硅形成。
参照图19和图20，可以形成贯穿电极84，贯穿电极84在延伸穿过第八绝缘层56、第七绝缘层55、第六绝缘层48、第五绝缘层47、第四绝缘层43、第三绝缘层35和第二绝缘层33的同时接触多条外围电路布线31中的对应的外围电路布线31。可以形成多个虚设沟道孔81H，多个虚设沟道孔81H在延伸穿过第八绝缘层56、第七绝缘层55、初始堆叠结构68T、支撑件49和连接模制层45M的同时延伸到源极线41中。
参照图21，可以在多个虚设沟道孔81H的下部区域中形成钉头81S。钉头81S的形成可以包括热氧化工艺或化学气相沉积工艺。
参照图22和图23，可以通过对多个虚设沟道孔81H的内部进行扩展来形成多个底切区域E1G1、E2G2和E3G3。多个底切区域E1G1、E2G2和E3G3的形成可以包括各向同性蚀刻工艺。多个底切区域E1G1、E2G2和E3G3可以包括第一底切区域E1G1、第二底切区域E2G2和第三底切区域E3G3。多个底切区域E1G1、E2G2和E3G3的侧壁可以具有圆滑的形状(例如，凸侧壁)。
参照图24，多个底切区域E1G1、E2G2和E3G3的侧壁可以具有各种形状。
参照图25，可以在多个虚设沟道孔81H的内壁和多个底切区域E1G1、E2G2和E3G3的内壁上形成第一牺牲衬里SL1。例如，第一牺牲衬里SL1可以包括氮化硅或氮氧化硅，或者可以由氮化硅或氮氧化硅形成。
参照图26，第一牺牲衬里SL1可以共形地覆盖多个虚设沟道孔81H的内壁和多个底切区域E1G1、E2G2和E3G3的内壁。
参照图27，可以在多个虚设沟道孔81H的内壁和多个底切区域E1G1、E2G2和E3G3的内壁上形成第二牺牲衬里SL2。第二牺牲衬里SL2可以覆盖第一牺牲衬里SL1。第二牺牲衬里SL2可以包括相对于第一牺牲衬里SL1具有蚀刻选择性的材料。例如，第二牺牲衬里SL2可以包括多晶硅或者可以由多晶硅形成。第二牺牲衬里SL2可以共形地覆盖第一底切区域E1G1的内壁。第二牺牲衬里SL2可以完全填充第二底切区域E2G2和第三底切区域E3G3的内部。
参照图28，可以通过部分地去除第二牺牲衬里SL2来使第一牺牲衬里SL1暴露。第一牺牲衬里SL1可以在第一底切区域E1G1的内壁上暴露。第二牺牲衬里SL2可以保留在第二底切区域E2G2和第三底切区域E3G3的内部中。
参照图29，可以在虚设沟道孔81H中形成第三牺牲衬里SL3。第三牺牲衬里SL3可以完全填充第一底切区域E1G1的内部。第三牺牲衬里SL3可以包括与第一牺牲衬里SL1和/或多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T的材料基本上相同的材料。例如，第三牺牲衬里SL3可以包括氮化硅或氮氧化硅，或者可以由氮化硅或氮氧化硅形成。
参照图30，可以通过部分地去除第三牺牲衬里SL3来使虚设沟道孔81H的内壁暴露。第三牺牲衬里SL3可以保留在第一底切区域E1G1的内部中。在部分去除第三牺牲衬里SL3期间，还可以部分地去除第一牺牲衬里SL1。第一牺牲衬里SL1可以保留在第一底切区域E1G1、第二底切区域E2G2和第三底切区域E3G3的内部中。
参照图31，可以通过去除保留在第二底切区域E2G2和第三底切区域E3G3的内部中的第二牺牲衬里SL2来使第一牺牲衬里SL1暴露。
参照图32，可以部分地去除第一牺牲衬里SL1。第一牺牲衬里SL1和第三牺牲衬里SL3可以局部地保留在第一底切区域ELG1的内部中。
参照图33，第一底切区域E1G1、第二底切区域E2G2和第三底切区域E3G3的侧表面可以具有各种轮廓。
参照图34和图35，可以在多个虚设沟道孔81H中形成多个虚设柱81。多个虚设柱81中的每个可以包括非活性柱81P、第一延伸部81E1、第二延伸部81E2、第三延伸部81E3和钉头81S。第一延伸部82E1可以形成在第一底切区域E1G1中，第二延伸部81E2可以形成在第二底切区域E2G2中，并且第三延伸部81E3可以形成在第三底切区域E3G3中。
参照图36，第一延伸部81E1、第二延伸部81E2和第三延伸部81E3的侧表面可以具有各种轮廓。
参照图37，可以形成延伸穿过第八绝缘层56、初始堆叠结构68T和支撑件49的多个隔离沟槽82T。连接模制层45M可以在多个隔离沟槽82T的底部处暴露。
参照图38，可以在多个隔离沟槽82T的侧壁处形成多个隔离间隔件82S。多个隔离间隔件82S的形成可以包括薄膜形成工艺和各向异性蚀刻工艺。例如，多个隔离间隔件82S可以包括多晶硅层或者可以由多晶硅层形成。可以通过部分地去除连接模制层45M来形成下间隙区域45UC。在形成下间隙区域45UC期间，可以部分地去除信息存储图案(图13中的“75”)的侧表面。沟道层76的侧表面可以在下间隙区域45UC中暴露。
参照图39，可以在下间隙区域45UC中形成连接电极层45G。例如，连接电极层45G可以包括多晶硅层或者可以由多晶硅层形成。可以通过去除多个隔离间隔件82S使初始堆叠结构68T的侧表面在多个隔离沟槽82T中暴露。
参照图40和图41，可以去除多个牺牲层61S、62N-2T、62N-1T、62NT、62N+1T和62T，从而形成多个间隙区域61G和62G。在形成间隙区域61G和62G期间，多个虚设柱81可以用于防止多个模制层51和52变形(例如，塌陷)。多个延伸部81E1、81E2和81E3的侧表面可以在多个间隙区域61G和62G中暴露。多个延伸部81E1、81E2和81E3中的每个可以具有圆滑的侧表面(例如，凸侧表面)。
参照图42，多个延伸部81E1、81E2和81E3的侧表面可以具有各种轮廓。
参照图43和图44，可以在多个间隙区域61G和62G中形成多个水平导电层61、62N-2、62N-1、62N、62N+1和62。水平导电层61、62N-2、62N-1、62N、62N+1和62中的每个可以包括单层或多层。水平导电层61、62N-2、62N-1、62N、62N+1和62中的每个可以包括栅电极GE和连接垫CP。例如，水平导电层61、62N-2、62N-1、62N、62N+1和62中的每个可以包括W、WN、Ti、TiN、Ta、TaN、Co、Ni、Ru、Pt、多晶硅、导电碳或其组合，或者可以由W、WN、Ti、TiN、Ta、TaN、Co、Ni、Ru、Pt、多晶硅、导电碳或其组合形成。
参照图45，多个延伸部81E1、81E2和81E3、栅电极GE和连接垫CP的边界表面可以具有各种轮廓。
参照图46，可以在多个隔离沟槽82T中形成多个字线隔离图案82。可以在第八绝缘层56、多个字线隔离图案82和多个虚设柱81上形成第九绝缘层57。可以形成延伸穿过第九绝缘层57、第八绝缘层56和第七绝缘层55并且接触连接垫CP的多个单元接触插塞83。多个单元接触插塞83中的每个可以包括单层或多层。例如，多个单元接触插塞83中的每个可以包括W、WN、Ti、TiN、Ta、TaN、Co、Ni、Ru、Pt、多晶硅、导电碳或其组合，或者可以由W、WN、Ti、TiN、Ta、TaN、Co、Ni、Ru、Pt、多晶硅、导电碳或其组合形成。
再次参照图1至图4，可以形成第十绝缘层58、多个位插塞85、多个第一中间插塞86、第二中间插塞87和多条位线89。
图47至图50是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。
参照图47，可以通过与参照图17至图23描述的方法类似的方法对虚设沟道孔81H的内部进行选择性地扩展来形成多个底切区域E1G1、E2G2和E3G3。可以在虚设沟道孔81H的内壁和多个底切区域E1G1、E2G2和E3G3的内壁上形成第二牺牲衬里SL2。例如，第二牺牲衬里SL2可以包括氧化硅或氮化硅，或者可以由氧化硅或氮化硅形成。
参照图48，可以部分地去除第二牺牲衬里SL2，从而恢复第一底切区域E1G1。第二牺牲衬里SL2可以保留在第二底切区域E2G2和第三底切区域E3G3的内部中。例如，可以部分地去除第二牺牲衬里SL2，使得形成在第一底切区域E1G1中的第二牺牲衬里SL2可以被完全去除，并且形成在第二底切区域E2G2和第三底切区域E3G3的内部中的第二牺牲衬里SL2可以保留。
参照图49，可以在第一底切区域E1G1中形成第三牺牲衬里SL3。可以通过第三牺牲衬里SL3使第一底切区域E1G1减小。减小的第一底切区域E1G1可以与虚设沟道孔81H连通。例如，减小的第一底切区域E1G1可以连接到虚设沟道孔81H。
参照图50，可以形成虚设柱81。虚设柱81可以包括非活性柱81P、第一延伸部81E1、第二延伸部81E2和第三延伸部81E3。第一延伸部81E1可以与非活性柱81P的侧表面连续。第一延伸部81E1可以包括与非活性柱81P的材料基本上相同的材料。第二延伸部81E2和第三延伸部81E3中的每个可以接触非活性柱81P的侧表面。第二延伸部81E2和第三延伸部81E3中的每个可以包括第二牺牲衬里SL2。可以通过与参照图37至图46描述的方法类似的方法形成半导体装置。
图51至图54是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。
参照图51，可以通过与参照图17至图23描述的方法类似的方法对虚设沟道孔81H的内部进行选择性地扩展来形成多个底切区域E1G1、E2G2和E3G3。可以在虚设沟道孔81H的内壁和多个底切区域E1G1、E2G2和E3G3的内壁上形成第二牺牲衬里SL2。第二牺牲衬里SL2可以包括多晶硅或者可以由多晶硅形成。第二牺牲衬里SL2可以填充第二底切区域E2G2和第三底切区域E3G3，并且可以共形地覆盖第一底切区域E1G1的内壁而不完全填充第一底切区域E1G1。
参照图52，可以部分地去除第二牺牲衬里SL2，从而恢复第一底切区域E1G1。第二牺牲衬里SL2可以保留在第二底切区域E2G2和第三底切区域E3G3的内部中。例如，可以部分地去除第二牺牲衬里SL2，使得形成在第一底切区域E1G1中的第二牺牲衬里SL2可以被完全去除，并且形成在第二底切区域E2G2和第三底切区域E3G3的内部中的第二牺牲衬里SL2可以保留。
参照图53，可以在第一底切区域E1G1中形成第三牺牲衬里SL3。可以通过第三牺牲衬里SL3使第一底切区域E1G1减小。减小的第一底切区域E1G1可以与虚设沟道孔81H连通。例如，减小的第一底切区域E1G1可以连接到虚设沟道孔81H。
参照图54，可以去除第二牺牲衬里SL2，从而恢复第二底切区域E2G2和第三底切区域E3G3。例如，可以完全去除形成在第二底切区域E2G2和第三底切区域E3G3中的第二牺牲衬里SL2。可以通过与参照图34至图46描述的方法类似的方法形成半导体装置。
图55和图56是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。
参照图55，可以使用离子注入工艺将蚀刻滞后离子注入牺牲垫CPT中。例如，蚀刻滞后离子可以包括或者可以是B、BF、BF2或其组合。
参照图56，可以通过对虚设沟道孔81H的内部进行选择性地扩展来形成多个底切区域E1G1、E2G2和E3G3。多个底切区域E1G1、E2G2和E3G3的形成可以包括各向同性蚀刻工艺。牺牲垫CPT的蚀刻速率可以由于蚀刻滞后离子的注入而低于牺牲电极GET的蚀刻速率。第一底切区域E1G1的水平宽度可以小于第二底切区域E2G2或第三底切区域E3G3的水平宽度。可以通过与参照图34至图46描述的方法类似的方法形成半导体装置。
图57和图58是说明根据公开的示例性实施例的半导体装置的形成方法的剖视图。
参照图57，可以根据与参照图55描述的方法类似的方法使用离子注入工艺将蚀刻滞后离子注入牺牲垫CPT中。例如，蚀刻滞后离子可以包括或者可以是B、BF、BF2或其组合。可以使用氧化工艺在虚设沟道孔81H的侧壁处形成多个延伸部81E1、81E2和81E3。牺牲垫CPT的氧化速率可以由于蚀刻滞后离子的注入而低于牺牲电极GET的氧化速率。第一延伸部81E1的水平宽度可以小于第二延伸部81E2或第三延伸部81E3的水平宽度。多个延伸部81E1、81E2和81E3可以包括氮氧化硅、氧化硅、SiBON、SiBO或其组合。
第一延伸部81E1可以包括与第二延伸部81E2和第三延伸部81E3的材料不同的材料。第一延伸部81E1可以包括具有与第二延伸部81E2和第三延伸部81E3的组成不同的组成的材料层。第一延伸部81E1可以包括氮氧化硅、氧化硅、SiBON、SiBO或其组合，或者可以由氮氧化硅、氧化硅、SiBON、SiBO或其组合形成，而第二延伸部81E2和第三延伸部81E3可以包括氮氧化硅、氧化硅或其组合，或者可以由氮氧化硅、氧化硅或其组合形成。
参照图58，可以在虚设沟道孔81H中形成非活性柱81P。可以通过与参照图37至图46描述的方法类似的方法形成半导体装置。
图59是示意性示出根据公开的示例性实施例的包括半导体装置的电子系统的图。
参照图59，电子系统1000可以包括半导体装置1100和电连接到半导体装置1100的控制器1200。电子系统1000可以是包括一个半导体装置1100或多个半导体装置1100的存储装置，或者是包括存储装置的电子装置。例如，电子系统1000可以是包括一个半导体装置1100或多个半导体装置1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。
半导体装置1100可以是非易失性存储器装置。例如，半导体装置1100可以包括参照图1至图58描述的半导体装置。半导体装置1100可以包括第一结构1110F和位于第一结构1110F上的第二结构1100S。在示例性实施例中，第一结构1110F可以设置在第二结构1100S的一侧。第一结构1110F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及位于位线BL与共源极线CSL之间的存储器单元串CSTR的存储器单元结构。
在第二结构1100S中，每个存储器单元串CSTR可以包括与共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据实施例而不同地变化。
在示例性实施例中，上晶体管UT1和UT2可以包括串选择晶体管，而下晶体管LT1和LT2可以包括接地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以分别是存储器单元晶体管MCT的栅电极。第一栅极上线UL1和第二栅极上线UL2可以分别是上晶体管UT1和UT2的栅电极。
在示例性实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于擦除操作，擦除操作用于使用栅极感应漏极漏电流(GIDL)现象来删除存储在存储器单元晶体管MCT中的数据。
共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以经由从第一结构1110F延伸到第二结构1100S的第一连接线1115电连接到解码器电路1110。位线BL可以经由从第一结构1110F延伸到第二结构1100S的第二连接线1125电连接到页缓冲器1120。
在第一结构1110F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个选择的存储器单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体装置1100可以通过电连接到逻辑电路1130的输入/输出垫1101与控制器1200通信。输入/输出垫1101可以经由从第一结构1110F延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。根据实施例，电子系统1000可以包括多个半导体装置1100。控制器1200可以控制多个半导体装置1100。
处理器1210可以控制包括控制器1200的电子系统1000的全部操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问半导体装置1100。NAND控制器1220可以包括用于处理与半导体装置1100的通信的NAND接口1221。可以通过NAND接口1221发送用于控制半导体装置1100的控制命令、要写入半导体装置1100的存储器单元晶体管MCT中的数据、要从半导体装置1100的存储器单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。在经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体装置1100。
图60是示意性示出根据公开的示例性实施例的包括半导体装置的电子系统的透视图。
参照图60，根据公开的示例性实施例的电子系统2000可以包括主基底2001、安装在主基底2001上的控制器2002、至少一个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM2004可以通过形成在主基底2001上的布线图案2005连接到控制器2002。
主基底2001可以包括连接件2006，连接件2006包括用于结合到外部主机的多个引脚。连接件2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在示例性实施例中，电子系统2000可以根据诸如通用串行总线(USB)、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-PHY等的接口中的任何一种来与外部主机通信。在示例性实施例中，电子系统2000可以通过从外部主机供应的电力来操作。电子系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可以在半导体封装件2003中写入数据，或者可以从半导体封装件2003读取数据。控制器2002还可以提高电子系统2000的操作速度。
DRAM2004可以是用于减小作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM2004还可以作为一种高速缓冲存储器操作。DRAM 2004可以在针对半导体封装件2003的控制操作中提供用于临时存储数据的空间。当DRAM 2004包括在电子系统2000中时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以是包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、位于封装基底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面处的接合层2300、用于将半导体芯片2200和封装基底2100彼此电连接的连接结构2400以及在封装基底2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基底2100可以是包括封装上垫2130的印刷电路板。每个半导体芯片2200可以包括输入/输出垫2210。输入/输出垫2210可以对应于图59的输入/输出垫1101。每个半导体芯片2200可以包括栅极堆叠结构3210和存储器沟道结构3220。每个半导体芯片2200可以包括参照图1至图58描述的半导体装置。例如，栅极堆叠结构3210可以包括堆叠结构(图1中的“68”)，并且存储器沟道结构3220可以包括多个沟道结构(图1中的“70”)。
在示例性实施例中，连接结构2400可以是用于分别将输入/输出垫2210和封装上垫2130彼此电连接的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过引线键合彼此电互连，并且可以电连接到封装基底2100的对应的封装上垫2130。根据实施例，在第一半导体封装件2003a和第二半导体封装件2003b中的每个中，半导体芯片2200可以通过包括贯穿硅过孔(TSV，也称为“硅通孔”)的连接结构而不是键合线型连接结构2400电互连。
在示例性实施例中，控制器2002和半导体芯片2200可以包括在一个封装件中。在示例性实施例中，控制器2002和半导体芯片2200可以安装在与主基底2001不同的单独的中介体基底上。控制器2002和半导体芯片2200可以通过形成在中介体基底处的布线互连。
图61和图62是示意性示出根据公开的示例性实施例的半导体封装件的剖视图。图61和图62中的每幅图说明了图60的半导体封装件2003的示例性实施例，并且概念性地示出了沿着图60中的线I-I'截取的半导体封装件2003的一定区域。
参照图61，在根据公开的示例性实施例的半导体封装件2003中，其封装基底2100可以是印刷电路板。封装基底2100可以包括封装基底主体2120、设置在封装基底主体2120的上表面处的封装上垫(图60中的“2130”)、设置在封装基底主体2120的下表面处或通过封装基底主体2120的下表面暴露的下垫2125、以及在封装基底主体2120内将封装上垫(图60中的“2130”)和下垫2125彼此电连接的内部布线2135。封装上垫(图60中的“2130”)可以电连接到连接结构(图60中的“2400”)。如图61中所示，下垫2125可以通过导电连接件2800连接到电子系统2000的主基底2001的布线图案2005。
每个半导体芯片2200可以包括半导体基底3010以及在半导体基底3010上顺序堆叠的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，外围电路区域包括外围布线3110。第二结构3200可以包括共源极线3205、位于共源极线3205上的栅极堆叠结构3210、延伸穿过栅极堆叠结构3210的存储器沟道结构3220、电连接到存储器沟道结构3220的位线3240以及电连接到栅极堆叠结构3210的字线(图59中的“WL”)的栅极连接布线3235。
第一结构3100可以包括多个杂质区(图1中的“25”)、多个晶体管(图1中的“27”)和多个外围电路布线层(图1中的“31”)。共源极线3205可以包括源极线(图1中的“41”)。栅极堆叠结构3210可以包括堆叠结构(图1中的“68”)。存储器沟道结构3220可以包括多个沟道结构(图1中的“70”)。位线3240可以包括多条位线(图1中的“89”)。栅极连接布线3235可以包括多个单元接触插塞(图1中的“83”)。
每个半导体芯片2200还可以包括参照图1至图58描述的多个虚设柱81。
每个半导体芯片2200可以包括贯穿布线3245，贯穿布线3245在延伸到第二结构3200中的同时电连接到第一结构3100的外围布线3110。每个半导体芯片2200可以电连接到第一结构3100的外围布线3110。贯穿布线3245可以设置在栅极堆叠结构3210外部，并且还可以设置为延伸穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线3110的输入/输出垫(图60中的“2210”)。
参照图62，在根据公开的示例性实施例的半导体封装2003A中，其每个半导体芯片2200b可以包括半导体基底4010、位于半导体基底4010上的第一结构4100以及在第一结构4100上以晶圆键合方式接合到第一结构4100的第二结构4200。
第一结构4100可以包括外围电路区域，外围电路区域包括外围布线4100和第一键合结构4150。第二结构4200可以包括共源极线4205、位于共源极线4205与第一结构4100之间的栅极堆叠结构4210、延伸穿过栅极堆叠结构4210的存储器沟道结构4220、以及分别电连接到存储器沟道结构4220和栅极堆叠结构4210的字线(图59中的“WL”)的第二键合结构4250。例如，第二键合结构4250可以分别通过电连接到存储器沟道结构4220的位线4240和电连接到字线(图59中的“WL”)的栅极连接布线4235电连接到存储器沟道结构4220和字线(图59中的“WL”)。第一结构4100的第一键合结构4150和第二结构4200的第二键合结构4250可以在彼此接触的同时彼此键合。第一键合结构4150和第二键合结构4250的键合部分可以由例如铜(Cu)制成。
第一结构4100可以包括多个杂质区(图16中的“25”)、多个晶体管(图16中的“27”)和多个外围电路布线层(图16中的“31”)。共源极线4205可以包括源极线(图16中的“41”)。栅极堆叠结构4210可以包括堆叠结构(图16中的“68”)。存储器沟道结构4220可以包括多个沟道结构(图16中的“70”)。位线4240可以包括多条位线(图16中的“89”)。栅极连接布线4235可以包括多个单元接触插塞(图16中的“83”)。
每个半导体芯片2200b还可以包括参照图1至图58描述的多个虚设柱81。
每个半导体芯片2200b还可以包括电连接到第一结构4100的外围布线4100的输入/输出垫(图60中的“2210”)。
图61的半导体芯片2200和图62的半导体芯片2200b可以通过键合引线型连接结构(图60中的“2400”)电连接。一个半导体封装件中的半导体芯片(诸如图61的半导体芯片2200和图62的半导体芯片2200b)可以通过包括贯穿硅过孔(TSV)的连接结构电连接。
根据公开的示例性实施例，提供了延伸到堆叠结构中的虚设柱。虚设柱包括延伸穿过多个水平导电层的非活性柱和从非活性柱的侧表面突出的至少一个延伸部。至少一个延伸部与多个水平导电层对齐。虚设柱可以用于防止堆叠结构变形。可以实现能够防止多层结构变形的半导体装置以及包括该半导体装置的电子系统。
虽然已经参照附图描述了公开的实施例，但是本领域技术人员应当理解的是，在不脱离公开的范围并且不改变其基本特征的情况下，可以进行各种转变。因此，上述实施例应当仅以描述性意义考虑，而不是为了限制的目的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
堆叠结构，包括交替堆叠的多个模制层和多个水平导电层；
沟道结构，在堆叠结构中竖直地延伸；
柱结构，在堆叠结构中竖直地延伸；以及
多个接触插塞，每个接触插塞连接到所述多个水平导电层中的对应的水平导电层，
其中，所述多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续，
其中，柱结构包括：柱，延伸穿过所述多个水平导电层；以及多个延伸部，从柱的侧表面突出，
其中，所述多个延伸部中的每个与所述多个水平导电层中的对应的水平导电层水平地对齐，
其中，沟道结构竖直地延伸穿过所述多个水平导电层的多个栅电极，并且
其中，所述多个接触插塞中的每个接触所述多个水平导电层中的对应的水平导电层的连接垫。
2.根据权利要求1所述的半导体装置，
其中，柱结构的所述多个延伸部包括：
第一延伸部，接触所述多个水平导电层的多个连接垫之中的第一连接垫；以及
第二延伸部，接触所述多个栅电极之中的第一栅电极，并且与第一延伸部竖直地间隔开，并且
其中，第一栅电极与第一连接垫竖直地间隔开。
3.根据权利要求2所述的半导体装置，
其中，第一延伸部的水平宽度小于第一延伸部的竖直厚度。
4.根据权利要求2所述的半导体装置，
其中，第二延伸部的水平宽度大于第一延伸部的水平宽度。
5.根据权利要求2所述的半导体装置，
其中，第二延伸部的水平宽度大于第二延伸部的竖直厚度。
6.根据权利要求2所述的半导体装置，其中：
第一连接垫的竖直厚度大于第一栅电极的竖直厚度；并且
第一延伸部的竖直厚度基本上等于第一连接垫的竖直厚度。
7.根据权利要求2所述的半导体装置，
其中，所述多个模制层包括设置在第一延伸部与第二延伸部之间的第一模制层。
8.根据权利要求2所述的半导体装置，
其中，所述多个接触插塞包括接触第一连接垫的第一接触插塞，并且
其中，第一延伸部与第一接触插塞间隔开。
9.根据权利要求2所述的半导体装置，
其中，所述多个接触插塞包括接触第一连接垫的第一接触插塞，并且
其中，第二延伸部的至少一部分与第一接触插塞竖直地叠置。
10.根据权利要求2所述的半导体装置，
其中，所述多个接触插塞包括接触第一连接垫的第一接触插塞，并且
其中，第一接触插塞延伸穿过第一连接垫，并且延伸到所述多个模制层中的至少一个中。
11.根据权利要求2所述的半导体装置，
其中，所述多个接触插塞包括接触第一连接垫的第一接触插塞，并且
其中，第一接触插塞延伸穿过第一连接垫，延伸穿过所述多个模制层中的至少一个，并且延伸到第二延伸部中。
12.根据权利要求1所述的半导体装置，
其中，所述多个延伸部包括具有圆滑的侧表面的第一延伸部。
13.根据权利要求1所述的半导体装置，
其中，所述多个延伸部包括第一延伸部，第一延伸部在其上表面处具有比在其中心部分处的水平宽度小的水平宽度。
14.根据权利要求1所述的半导体装置，
其中，所述多个延伸部包括第一延伸部，第一延伸部在其下表面处具有比在其中心部分处的水平宽度小的水平宽度。
15.根据权利要求1所述的半导体装置，
其中，所述多个延伸部包括第一延伸部，第一延伸部与柱连续，并且由与柱的材料相同的材料层形成。
16.根据权利要求1所述的半导体装置，
其中，所述多个延伸部包括第一延伸部，第一延伸部包括与柱的材料不同的材料。
17.根据权利要求1所述的半导体装置，所述半导体装置还包括：
基底，包括单元区域和连接区域，
其中，堆叠结构设置在单元区域上，并且延伸到连接区域中，
其中，沟道结构设置在单元区域上，
其中，柱结构设置在连接区域上，并且
其中，所述多个接触插塞设置在连接区域上。
18.一种半导体装置，所述半导体装置包括：
基底，包括单元区域和连接区域；
源极线，位于基底上；
堆叠结构，包括在源极线上交替堆叠的多个模制层和多个水平导电层；
沟道结构，在单元区域上竖直地延伸穿过堆叠结构，并且延伸到源极线中；
柱结构，在连接区域上竖直地延伸穿过堆叠结构，并且延伸到源极线中；以及
多个接触插塞，设置在连接区域上，每个接触插塞连接到所述多个水平导电层中的对应的水平导电层，
其中，所述多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续，
其中，柱结构包括：柱，延伸穿过所述多个水平导电层；以及多个延伸部，从柱的侧表面突出，
其中，所述多个延伸部中的每个与所述多个水平导电层中的对应的水平导电层水平地对齐，
其中，沟道结构竖直地延伸穿过所述多个水平导电层的多个栅电极，
其中，所述多个接触插塞中的每个接触所述多个水平导电层中的对应的水平导电层的连接垫，并且
其中，堆叠结构设置在单元区域上，并且延伸到连接区域中。
19.根据权利要求18所述的半导体装置，
其中，柱的最下端设置在与沟道结构的最下端的水平不同的水平处。
20.一种电子系统，所述电子系统包括：
半导体装置；以及
控制器，被配置为控制半导体装置，
其中，半导体装置包括：堆叠结构，包括交替堆叠的多个模制层和多个水平导电层；沟道结构，在堆叠结构中竖直地延伸；柱结构，在堆叠结构中竖直地延伸；多个接触插塞，每个接触插塞连接到所述多个水平导电层中的对应的水平导电层；多个外围电路，连接到沟道结构和所述多个接触插塞；以及输入/输出垫，电连接到所述多个外围电路中的至少一个，
其中，所述多个水平导电层中的每个包括：栅电极；以及连接垫，与栅电极连续，
其中，柱结构包括：柱，竖直地延伸穿过所述多个水平导电层；以及多个延伸部，从柱的侧表面突出，
其中，所述多个延伸部中的每个与所述多个水平导电层中的对应的水平导电层水平地对齐，
其中，沟道结构延伸穿过所述多个水平导电层的多个栅电极，
其中，所述多个接触插塞中的每个接触所述多个水平导电层中的对应的水平导电层的连接垫，并且
其中，控制器通过输入/输出垫电连接到半导体装置。
CN202110850733.4A 2020-11-04 2021-07-27 包括虚设柱的半导体装置和电子系统 Pending CN114446991A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0146048 2020-11-04
KR1020200146048A KR20220060256A (ko) 2020-11-04 2020-11-04 더미 필라를 갖는 반도체 소자 및 전자 시스템

Publications (1)

Publication Number Publication Date
CN114446991A true CN114446991A (zh) 2022-05-06

Family

ID=81362857

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110850733.4A Pending CN114446991A (zh) 2020-11-04 2021-07-27 包括虚设柱的半导体装置和电子系统

Country Status (3)

Country Link
US (1) US11943916B2 (zh)
KR (1) KR20220060256A (zh)
CN (1) CN114446991A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11968834B2 (en) * 2021-03-04 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements with laterally-protruding profiles and methods of making thereof
US20220336484A1 (en) * 2021-04-16 2022-10-20 Sandisk Technologies Llc Three-dimensional memory device with isolated source strips and method of making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644046B2 (en) 2009-02-10 2014-02-04 Samsung Electronics Co., Ltd. Non-volatile memory devices including vertical NAND channels and methods of forming the same
KR102577145B1 (ko) * 2016-01-25 2023-09-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9831180B2 (en) 2016-03-10 2017-11-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
KR102618280B1 (ko) * 2016-11-10 2023-12-27 에스케이하이닉스 주식회사 반도체 장치의 제조방법
US20180197874A1 (en) 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
JP2018163981A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置およびその製造方法
JP2020027873A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置
KR102452827B1 (ko) 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
US10985112B2 (en) 2018-11-09 2021-04-20 SK Hynix Inc. Memory device and method for fabricating the memory device
KR102650433B1 (ko) * 2019-12-06 2024-03-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
US11943916B2 (en) 2024-03-26
KR20220060256A (ko) 2022-05-11
US20220139943A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
US11791262B2 (en) Semiconductor device and data storage system including the same
CN114446991A (zh) 包括虚设柱的半导体装置和电子系统
US20220238550A1 (en) Semiconductor device including separation patterns and an electronic system
US20220384467A1 (en) Integrated circuit device
CN115707250A (zh) 半导体装置和包括该半导体装置的电子系统
US11887936B2 (en) Semiconductor device including alignment key, electronic system, and method of forming the same
US20230223345A1 (en) Semiconductor devices and data storage systems including the same
US20230005949A1 (en) Semiconductor devices and data storage systems including the same
US20230240072A1 (en) Non-volatile memory device and electronic system including the same
US20230066367A1 (en) Semiconductor device including channel structure and through electrode, electronic system, and method of forming the same
US20230217660A1 (en) Semiconductor devices and data storage systems including the same
US20240179913A1 (en) Semiconductor device and data storage system including semiconductor device
US20240188293A1 (en) Semiconductor memory device and electronic system including the same
US20240081061A1 (en) Nonvolatile memory device and method for manufacturing the same
US20240064979A1 (en) Non-volatile memory devices and electronic systems including the same
US20240130127A1 (en) Semiconductor memory devices and electronic systems including the same
US20230403854A1 (en) Semiconductor memory devices and electronic systems
US20230014037A1 (en) Semiconductor device and electronic system including the same
US20230005953A1 (en) Integrated circuit devices and electronic systems including the same
EP4344380A1 (en) Semiconductor devices
US20230139541A1 (en) Semiconductor device and data storage system including the same
US20220208789A1 (en) Semiconductor device and data storage system including the same
US20220293180A1 (en) Semiconductor devices and data storage systems including the same
CN117641915A (zh) 半导体装置
CN115802757A (zh) 半导体器件以及包括其的数据存储系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination