JP6980518B2 - 半導体記憶装置 - Google Patents
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Description
第1実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1.1 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図1を用いて説明する。図1は、NAND型フラッシュメモリ100の全体構成を示すブロック図である。
次に、メモリセルアレイ111の構成について、図2を用いて説明する。図2の例は、ブロックBLK0の回路図を示しているが、他のブロックBLKも同様である。
本実施形態に係る構成であれば、信頼性を向上できる。以下、本効果につき、詳述する。
次に、第2実施形態について説明する。第2実施形態では、第1実施形態と異なる階段形状について説明する。以下、第1実施形態と異なる点についてのみ説明する。
メモリセルアレイ111の構成について、図12を用いて説明する。
本実施形態に係る構成であれば、第1実施形態と同様の効果を得ることができる。
上記実施形態に係る半導体記憶装置は、半導体基板(10)上方に第1絶縁層(14)を介して設けられた第1配線層(SGSB)と、第1配線層上に第2絶縁層(14)を介して設けられた第2配線層(SGSY)と、第1及び第2配線層を貫通し、底部に第1半導体層(16)が設けられ、側面に第3絶縁層(17)、電荷蓄積層(18)、及び第4絶縁層(19)が積層され、内部に第2半導体層(20)を含むメモリピラー(MP)と、第1配線層上に設けられ、第1配線層と電気的に接続された第1プラグ(SGSBのCC)と、第2配線層上に設けられ、第2配線層と電気的に接続された第2プラグ(SGSYのCC)と、第1プラグの最近接にあり、第1配線層を貫通する第1ピラー(SGSBのHR)と、第2プラグの最近接にあり、第1及び第2配線層を貫通する第2ピラー(SGSYのHR)とを含む。第1配線層は、半導体基板に垂直な第1方向において、メモリピラーに貫通される最下層の配線層である。第1プラグの中心部と第1ピラーの中心部との距離(W1)は、第2プラグの中心部と第2ピラーの中心部との距離(W2)よりも長い。
Claims (7)
- 半導体基板上方に第1絶縁層を介して設けられ、前記半導体基板に平行な第1方向における端部に設けられた第1テラスを有する第1配線層と、
前記第1配線層上に第2絶縁層を介して設けられ、前記第1方向における端部に設けられた第2テラスを有する第2配線層と、
前記第2配線層上に第3絶縁層を介して設けられた第3配線層と、
前記第1、第2、及び第3配線層を貫通し、底部に第1半導体層が設けられ、側面に第4絶縁層、電荷蓄積層、及び第5絶縁層が積層され、内部に第2半導体層を含むメモリピラーと、
前記第1配線層の前記第1テラス上に設けられ、前記第1配線層と電気的に接続された第1プラグと、
前記第2配線層の前記第2テラス上に設けられ、前記第2配線層と電気的に接続された第2プラグと、
前記第1プラグに最近接し、前記第1配線層の前記第1テラスを貫通し、前記第2配線層及び前記第3配線層を貫通しない第1ピラーと、
前記第2プラグに最近接し、前記第1配線層及び前記第2配線層の前記第2テラスを貫通し、前記第3配線層を貫通しない第2ピラーと
を備え、
前記第1テラスは、前記第1方向における前記第2配線層の前記端部から突出しており、
前記第2テラスは、前記第1方向における前記第3配線層の端部から突出しており、
前記第1ピラーは、前記第1配線層の前記第1テラスにおいて、前記第1プラグより前記第2配線層の前記端部から離れた位置に設けられ、
前記第2ピラーは、前記第2配線層の前記第2テラスにおいて、前記第1配線層の前記端部及び前記第3配線層の前記端部から離れた位置に設けられ、
前記第1配線層は、前記半導体基板に垂直な第2方向において、前記メモリピラーに貫通される最下層の配線層であり、
前記第1テラスには、前記第1プラグより前記第2配線層の前記端部から近い位置にピラーが設けられておらず、
前記第1プラグの中心部と前記第1ピラーの中心部との距離は、前記第2プラグの中心部と前記第2ピラーの中心部との距離よりも長い
半導体記憶装置。 - 前記第1絶縁層は、前記半導体基板上に設けられ、
前記メモリピラーは、前記半導体基板と電気的に接続され、前記メモリピラーの底面は、前記半導体基板に接し、
前記第1及び第2ピラーの底面は、前記半導体基板に接する
請求項1記載の半導体記憶装置。 - 前記第1及び第2ピラーは、底部に前記第1半導体層が設けられ、側面及び前記第1半導体層の上面に前記第4絶縁層、前記電荷蓄積層、及び前記第5絶縁層が積層され、内部に前記第2半導体層を含む
請求項1または2記載の半導体記憶装置。 - 前記第1及び第2ピラーは、電気的にフローティングとされる
請求項1乃至3のいずれか一項記載の半導体記憶装置。 - 前記第1テラス及び前記第2テラスは、前記第1方向に沿って、階段状に配置される
請求項1乃至4のいずれか一項記載の半導体記憶装置。 - ビット線を介して前記メモリピラーに接続されるセンスアンプと、
前記第1及び第2プラグに接続されるロウデコーダと
を更に備える請求項1乃至5のいずれか一項記載の半導体記憶装置。 - 前記第1半導体層の上面の高さ位置は、前記第1配線層の上面の高さ位置よりも高く、前記第2配線層の底面の高さ位置よりも低い
請求項1乃至6のいずれか一項記載の半導体記憶装置。
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