JP2019117894A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2019117894A
JP2019117894A JP2017252120A JP2017252120A JP2019117894A JP 2019117894 A JP2019117894 A JP 2019117894A JP 2017252120 A JP2017252120 A JP 2017252120A JP 2017252120 A JP2017252120 A JP 2017252120A JP 2019117894 A JP2019117894 A JP 2019117894A
Authority
JP
Japan
Prior art keywords
layer
wiring layer
pillar
semiconductor
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017252120A
Other languages
English (en)
Other versions
JP6980518B2 (ja
Inventor
佑介 中西
Yusuke Nakanishi
佑介 中西
貴哉 山中
Takaya Yamanaka
貴哉 山中
松村　明
Akira Matsumura
明 松村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017252120A priority Critical patent/JP6980518B2/ja
Priority to US16/120,412 priority patent/US10600803B2/en
Publication of JP2019117894A publication Critical patent/JP2019117894A/ja
Priority to US16/813,170 priority patent/US20200212066A1/en
Priority to US17/106,680 priority patent/US20210082954A1/en
Application granted granted Critical
Publication of JP6980518B2 publication Critical patent/JP6980518B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers

Abstract

【課題】 信頼性を向上する。【解決手段】 実施形態によれば、半導体記憶装置は、半導体基板１０上方に第１配線層ＳＧＳＢと、第１配線層ＳＧＳＢ上に第２絶縁層１４を介して設けられた第２配線層ＳＧＳＹと、第１及び第２配線層を貫通するメモリピラーＭＰと、第１配線層ＳＧＳＢと電気的に接続された第１プラグＣＣと、第２配線層ＳＧＳＹと電気的に接続された第２プラグＣＣと、第１配線層ＳＧＳＢを貫通する第１ピラーＨＲと、第１及び第２配線層を貫通する第２ピラーＨＲとを含む。第１配線層ＳＧＳＢは、メモリピラーＭＰに貫通される最下層の配線層である。第１プラグＣＣの中心部と第１ピラーＨＲの中心部との距離Ｗ１は、第２プラグＣＣの中心部と第２ピラーＨＲの中心部との距離Ｗ２よりも長い。【選択図】 図３

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特開２０１２−６９７１０号公報
信頼性を向上させる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板上方に第１絶縁層を介して設けられた第１配線層と、第１配線層上に第２絶縁層を介して設けられた第２配線層と、第１及び第２配線層を貫通し、底部に第１半導体層が設けられ、側面に、第３絶縁層、電荷蓄積層、及び第４絶縁層が積層され、内部に第２半導体層を含むメモリピラーと、第１配線層上に設けられ、第１配線層と電気的に接続された第１プラグと、第２配線層上に設けられ、第２配線層と電気的に接続された第２プラグと、第１プラグの最近接にあり、第１配線層を貫通する第１ピラーと、第２プラグの最近接にあり、第１及び第２配線層を貫通する第２ピラーとを含む。第１配線層は、半導体基板に垂直な第１方向において、メモリピラーに貫通される最下層の配線層である。第１プラグの中心部と第１ピラーの中心部との距離は、第２プラグの中心部と第２ピラーの中心部との距離よりも長い。
図１は、第１実施形態に係る半導体記憶装置のブロック図である。 図２は、第１実施形態に係る半導体記憶装置の回路図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。 図４は、図３におけるＩ−Ｉ線に沿ったメモリセルアレイの断面図である。 図５は、図３におけるＩＩ−ＩＩ線に沿ったメモリセルアレイの断面図である。 図６は、図３におけるＩＩＩ−ＩＩＩ線に沿ったメモリセルアレイの断面図である。 図７は、図３におけるＩＶ−ＩＶ線に沿ったメモリセルアレイの断面図である。 図８は、図３におけるＶ−Ｖ線に沿ったメモリセルアレイの断面図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおいて、コンタクトプラグが傾斜した状態を示す図である。 図１０は、コンタクトプラグが傾斜した状態を示す比較例の図である。 図１１は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイにおいて、コンタクトプラグが傾斜した状態を示す図である。 図１２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの平面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ 半導体記憶装置の全体構成について
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、ＮＡＮＤ型フラッシュメモリ１００の全体構成を示すブロック図である。
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリコア部１１０及び周辺回路１２０を備えている。
メモリコア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４を含む。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を含む。同一ブロックＢＬＫ内のデータは例えば一括して消去される。
ブロックＢＬＫの各々は、複数のストリングユニットＳＵ（例えば、ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。そして、各ストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。ＮＡＮＤストリングＳＲ内では、複数のメモリセルトランジスタが直列に接続されている。なお、メモリセルアレイ１１１内の、ブロックＢＬＫ、ストリングユニットＳＵ、ＮＡＮＤストリングＳＲの数は任意である。
ロウデコーダ１１２は、書き込み動作、読み出し動作、及び消去動作の際、ブロックＢＬＫのアドレスやストリングユニットＳＵのアドレスをデコードして、対象となるワード線を選択する。
センスアンプ１１３は、読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンスする。また、書き込み動作時には、書き込みデータをメモリセルトランジスタに転送する。
ソース線ドライバ１１４は、書き込み動作、読み出し動作、及び消去動作の時、ソース線に必要な電圧を印加する。
周辺回路１２０は、シーケンサ１２１及び電圧発生回路１２２を含む。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
電圧発生回路１２２は、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバ１１４等に供給する。
１．１．２ メモリセルアレイの構成について
次に、メモリセルアレイ１１１の構成について、図２を用いて説明する。図２の例は、ブロックＢＬＫ０の回路図を示しているが、他のブロックＢＬＫも同様である。
図２に示すように、ＮＡＮＤストリングＳＲの各々は、例えば、１６個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ１５）、２個のダミーメモリセルトランジスタＭＴＤ（ＭＴＤ０及びＭＴＤ１）、３個の選択トランジスタＳＴ１（ＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃ）、並びに３個の選択トランジスタＳＴ２（ＳＴ２ｘ、ＳＴ２ｙ、及びＳＴ２ｂ）を含む。メモリセルトランジスタＭＴ及びダミーメモリセルトランジスタＭＴＤは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。
なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。更に、メモリセルトランジスタＭＴの個数は１６個に限定されず、８個、３２個、６４個、または９６個等、任意に構成可能である。ダミーメモリセルトランジスタＭＴＤの個数及び配置は任意である。例えば、ダミーメモリセルトランジスタＭＴＤは０個でもよい。また、例えば、選択ゲート線ＳＧＤまたはＳＧＳとワード線ＷＬとの間に、ダミーメモリセルトランジスタＭＴＤを設けてもよい。更に、図２の例では、選択トランジスタＳＴ１及びＳＴ２がそれぞれ３個ある場合を示しているが、選択トランジスタＳＴ１及びＳＴ２は、それぞれ１個以上であればよい。
メモリセルトランジスタＭＴ０〜ＭＴ７、ダミーメモリセルトランジスタＭＴＤ０及びＭＴＤ１、並びにメモリセルトランジスタＭＴ８〜ＭＴ１５は、その電流経路が直列に接続される。そしてメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１（ＳＴ１ｃ）のソースに接続され、メモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２（ＳＴ２ｘ）のドレインに接続されている。
選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃは、その電流経路が直列に接続される。選択トランジスタＳＴ１ａのドレインは、対応するビット線ＢＬに接続される。選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃのゲートは、それぞれ選択ゲート線ＳＧＤＡ０、ＳＧＤＢ０、及びＳＧＤＣ０を介して、１つの選択ゲート線ＳＧＤ０に共通に接続される。従って、３つの選択トランジスタＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃが、１つの選択トランジスタＳＴ１として機能する。以下、選択ゲート線ＳＧＤをストリングユニットＳＵで限定しない場合は、単に選択ゲート線ＳＧＤ、または選択ゲート線ＳＧＤＡ、ＳＧＤＢ、及びＳＧＤＣと表記する。
同様に、選択トランジスタＳＴ２ｘ、ＳＴ２ｙ、及びＳＴ２ｂは、その電流経路が直列に接続される。選択トランジスタＳＴ２ｂのソースは、ソース線ＳＬに接続される。選択トランジスタＳＴ２ｘ、ＳＴ２ｙ、及びＳＴ２ｂのゲートは、それぞれ選択ゲート線ＳＧＳＸ０、ＳＧＳＹ０、及びＳＧＳＢ０を介して、１つの選択ゲート線ＳＧＳ０に共通に接続される。従って、３つの選択トランジスタＳＴ２ｘ、ＳＴ２ｙ、及びＳＴ２ｂが、１つの選択トランジスタＳＴ２として機能する。以下、選択ゲート線ＳＧＳをストリングユニットＳＵで限定しない場合は、単に選択ゲート線ＳＧＳ、または選択ゲート線ＳＧＳＸ、ＳＧＳＹ、及びＳＧＳＢと表記する。なお、ブロックＢＬＫ内の各ストリングユニットＳＵは、１つの選択ゲート線ＳＧＳに共通に接続されてもよい。
同一のストリングユニットＳＵ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ、ＳＴ１ｂ、及びＳＴ１ｃ）のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続され、ストリングユニットＳＵ１にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。同様に、ストリングユニットＳＵ２にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続され、ストリングユニットＳＵ３にある図示せぬ選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
また、同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＳＲの選択トランジスタＳＴ２（ＳＴ２ｘ、ＳＴ２ｙ、及びＳＴ２ｂ）のゲートは、同一の選択ゲート線ＳＧＳに共通に接続される。図２の例では、ブロックＢＬＫ０のストリングユニットＳＵ０にある選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に共通に接続される。ストリングユニットＳＵ１〜ＳＵ３も同様である。
同一のブロックＢＬＫ内にある各ＮＡＮＤストリングＳＲのメモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれ異なるワード線ＷＬ０〜ＷＬ１５に共通に接続される。同様に、ダミーメモリセルトランジスタＭＴＤ０及びＭＴＤ１の制御ゲートは、それぞれ異なるダミーワード線ＷＬＤ０及びＷＬＤ１に共通に接続される。
メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリングＳＲのうち、同一行にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ）のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１）、（Ｎ−１）は１以上の整数）に接続され、同一列にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１（ＳＴ１ａ）のドレインは、ビット線ＢＬ０〜ＢＬ（Ｎ−１）のいずれかに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＳＲを共通に接続する。また、各ブロックＢＬＫ内にある選択トランジスタＳＴ２（ＳＴ２ｂ）のソースは、ソース線ＳＬに共通に接続されている。すなわち、ソース線ＳＬは、複数のブロックＢＬＫ間でＮＡＮＤストリングＳＲを共通に接続する。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＳＲの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
データの書き込み及び読み出しは、いずれかのストリングユニットＳＵにおけるいずれかのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。
データの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。
なお、メモリセルアレイ１１１の構成は、他の構成であっても良い。すなわちメモリセルアレイ１１１の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
次に、メモリセルアレイ１１１の構造の詳細について、図３〜図８を用いて説明する。図３はストリングユニットＳＵ０及びＳＵ１の平面図である。図４は、図３に示したＩ−Ｉ線に沿ったメモリピラーＭＰ及びコンタクトプラグＣＣの断面図である。図５は、図３に示したＩＩ−ＩＩ線に沿ったダミーピラーＨＲの断面図である。図６は、図３に示したＩＩＩ−ＩＩＩ線に沿ったメモリピラーＭＰの断面図である。図７は、図３に示したＩＶ−ＩＶ線に沿ったダミーピラーＨＲ及びコンタクトプラグＣＣの断面図である。図８は、図３に示したＶ−Ｖ線に沿ったダミーピラーＨＲ及びコンタクトプラグＣＣの断面図である。なお、説明を簡略化するため、図３では、層間絶縁膜が省略されている。また、図４及び図５ではワード線ＷＬに対応する配線層の一部が省略されている。更に、図４〜図６の例では、半導体基板上に層間絶縁膜を介して、メモリセルアレイ１１１が設けられている場合を示しているが、半導体基板とメモリセルアレイ１１１との間に回路（センスアンプ１１３等）が設けられていてもよい。より具体的には、半導体基板と、選択ゲート線ＳＧＳＢとの間に、例えば、センスアンプ１１３等に用いられるトランジスタあるいは配線等が配置されていてもよい。
図３に示すように、メモリセルアレイ１１１は、ストリングユニットＳＵ及びソース線コンタクトＬＩを含む。
ソース線コンタクトＬＩは、半導体基板に平行な第１方向Ｄ１に沿って延びるライン形状のコンタクトであり、第１方向Ｄ１に直交し、半導体基板に平行なＤ２方向に向かって周期的に配置される。ソース線コンタクトＬＩの底面は、半導体基板に接する。２つのソース線コンタクトＬＩの間に、第１方向Ｄ１に延びる１つのストリングユニットＳＵが配置されている。
ストリングユニットＳＵは、メモリセルトランジスタＭＴが設けられる領域ＲＡと、ワード線ＷＬ、ダミーワード線ＷＬＤ、並びに選択ゲート線ＳＧＤ及びＳＧＳの端部が階段状に引き出された領域ＲＢとを含む。
領域ＲＡには、ＮＡＮＤストリングＳＲとして機能するメモリピラーＭＰが設けられている。なお、図３の例では、説明を簡略化するために、メモリピラーＭＰが第１方向Ｄ１に沿って一列に配置されている場合を示しているが、メモリピラーＭＰの配置は任意に設定可能である。例えば、メモリピラーＭＰは第１方向Ｄ１に沿って、２列並列でもよく、４列並列でよく、４列の千鳥配列であってもよい。
領域ＲＢでは、各ストリングユニットＳＵのワード線ＷＬ、ダミーワード線ＷＬＤ、並びに選択ゲート線ＳＧＤ及びＳＧＳが、第１方向Ｄ１に沿って、一列の階段状に引き出されている。以下、階段部を「テラスＴＳ」と呼ぶ。なお、各テラスＴＳは、第１方向Ｄ１に沿って２列以上の階段状に配置されてもよい。
図４に示すように、半導体基板１０上に絶縁層１４を介在させて選択ゲート線ＳＧＳＢ０、ＳＧＳＹ０、及びＳＧＳＸ０、ワード線ＷＬ０〜ＷＬ７、ダミーワード線ＷＬＤ０及びＷＬＤ１、ワード線ＷＬ８〜ＷＬ１５、並びに選択ゲート線ＳＧＤＣ０、ＳＧＤＢ０、及びＳＧＤＡ０に対応する配線層が積層され、これらの配線層の一端が、第１方向Ｄ１に沿って、１列の階段状に引き出されている。以下、半導体基板１０に垂直な第３方向Ｄ３において、選択ゲート線ＳＧＳＢ０に対応する配線層を最下層の配線層と呼び、選択ゲート線ＳＧＤＡ０に対応する配線層を最上層の配線層と呼ぶ。
各テラスＴＳには、それぞれ図示せぬ上層の配線と接続するためのコンタクトプラグＣＣが接続される。なお、１つのテラスＴＳに接続されるコンタクトプラグＣＣの個数は２個以上でもよい。
図５に示すように、領域ＲＢでは、各配線層を貫通してシリコン基板に達するダミーピラーＨＲが設けられている。ダミーピラーＨＲは、上層の配線及び半導体基板１０とは電気的に接続されない。ダミーピラーＨＲは、選択ゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、並びにダミーワード線ＷＬＤを例えばタングステン（Ｗ）等の金属で埋め込む際、選択ゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、並びにダミーワード線ＷＬＤの間の絶縁層１４を支える柱として機能する。
図３に戻り、選択ゲート線ＳＧＳＢに対応する最下層の配線層に接続されるコンタクトプラグＣＣの径方向の中心部と、最も近い距離（以下、「最近接」と表記する）のダミーピラーＨＲの径方向の中心部との距離をＷ１とする。また、他の配線層（選択ゲート線ＳＧＤ、ワード線ＷＬ、ダミーワード線ＷＬＤ、並びに選択ゲート線ＳＧＳＸ及びＳＧＳＹ）に接続されるコンタクトプラグＣＣの径方向の中心部と、最近接のダミーピラーＨＲの径方向の中心部との距離をＷ２とする。すると、距離Ｗ１は、距離Ｗ２よりも長い。すなわち、最下層の配線層に接続されるコンタクトプラグＣＣとダミーピラーＨＲとの間隔は、他の配線層に接続されるコンタクトプラグＣＣとダミーピラーＨＲとの間隔よりも広い。更に、距離Ｗ１は、コンタクトプラグＣＣの中心軸が第３方向Ｄ３に対して傾斜した形状となっても、コンタクトプラグＣＣがダミーピラーＨＲに接しない距離とする。
次に、メモリピラーＭＰ及びソース線コンタクトＬＩの断面の構成について、図６を用いて詳細に説明する。図６は、第２方向Ｄ２に沿って、メモリピラーＭＰを切断した断面図である。
図６に示すように、第２方向Ｄ２に沿ってメモリピラーＭＰ及びソース線コンタクトＬＩが交互に形成されている。メモリピラーＭＰは、選択ゲート線ＳＧＤ及びＳＧＳ、ワード線ＷＬ、並びにダミーワード線ＷＬＤに共通に接続されている。
より具体的には、半導体基板１０の表面領域にはｎ型ウェル１１が設けられ、ｎ型ウェル１１の表面領域にはｐ型ウェル１２が設けられている。また、ｐ型ウェル１２の表面領域の一部に、ｎ＋型拡散層１３が設けられている。そして、半導体基板１０上には、絶縁層１４を介在させて、下層から順に選択ゲート線ＳＧＳＢ０、ＳＧＳＹ０、及びＳＧＳＸとして機能する３層の配線層１５、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層１５、ダミーワード線ＷＬＤ０及びＷＬＤ１として機能する２層の配線層１５、ワード線ＷＬ８〜ＷＬ１５として機能する８層の配線層１５、並びに、選択ゲート線ＳＧＤＣ０、ＳＧＤＢ０、及びＳＧＤＡ０として機能する３層の配線層１５が順次積層されている。換言すれば、半導体基板１０上に、絶縁層１４と配線層１５が、交互に１６層ずつ積層されている。そして、最上層の配線層１５上に、絶縁層１４が形成される。絶縁層１４には、例えば、シリコン酸化膜が用いられる。配線層１５には、例えば、タングステン及びタングステンのバリアメタルとして窒化チタン等が用いられる。
これらの絶縁層１４及び配線層１５を貫通してｐ型ウェル１２に達するメモリピラーＭＰが形成されている。従って、選択ゲート線ＳＧＳＢ０として機能する配線層１５は、第３方向Ｄ３において、メモリピラーＭＰが貫通する最下層の配線層である。例えば、メモリピラーＭＰは、ダミーワード線ＷＬＤ１とＷＬＤ０に対応する２つの配線層１５の間に接続部ＪＣを有する。接続部ＪＣは、例えば、メモリピラーＭＰのメモリホール２２を２回目に分けて形成する際、２つのホールを接続するために設けられる。なお、例えば、メモリホール２２は、接続部ＪＣを介さずに選択ゲート線ＳＧＤＡ０の上層の絶縁層１４から半導体基板１０に達する形状であってもよく、複数の接続部ＪＣを設けて、３つ以上のホールが連絡された形状であってもよい。
メモリピラーＭＰは、ブロック絶縁膜１７、電荷蓄積層１８、トンネル絶縁膜１９、並びに半導体層１６、２０、２１を含む。
半導体層１６は、メモリピラーＭＰの底部に設けられる。第３方向Ｄ３において、半導体層１６の上面の高さは、選択ゲート線ＳＧＳＢ０に対応する配線層１５の上面よりも高く、選択ゲート線ＳＧＳＹ０の底面よりも低い。例えば、半導体層１６は、エピタキシャル成長により形成されたシリコンである。
ブロック絶縁膜１７、電荷蓄積層１８、及びトンネル絶縁膜１９は、メモリピラーＭＰの側面に順次形成される。ブロック絶縁膜１７及びトンネル絶縁膜１９には、例えばシリコン酸化膜が用いらえる。電荷蓄積層１８には、例えばシリコン窒化膜が用いられる。
半導体層２０及び２１は、トンネル絶縁膜１９に囲まれたメモリピラーＭＰの内部に形成され、メモリピラーＭＰの内部を埋め込む。半導体層２０の上面の高さは、選択ゲート線ＳＧＤＡの上面よりも高い。半導体層２１は、半導体層２０上に形成される。半導体層２０には、例えばポリシリコンが用いられ、半導体層２１には、例えば、リンドープドポリシリコンが用いられる。半導体層２０は、メモリセルトランジスタＭＴ、ダミーメモリセルトランジスタＭＴＤ、並びに選択トランジスタＳＴ１及びＳＴ２がオンしたときにチャネルが形成される領域である。
メモリピラーＭＰは、上面に図示せぬコンタクトプラグが形成され、ビット線ＢＬに接続される。このメモリピラーＭＰとワード線ＷＬ０〜ＷＬ１５、並びにダミーワード線ＷＬＤ０及びＷＬＤ１とにより、メモリセルトランジスタＭＴ０〜ＭＴ１５、並びに、ダミーメモリセルトランジスタＭＴＤ０及びＭＴＤ１が形成される。同様に、メモリピラーＭＰと選択ゲート線ＳＧＤ（ＳＧＤＡ、ＳＧＤＢ、及びＳＧＤＣ）とにより選択トランジスタＳＴ１が形成され、メモリピラーＭＰと、選択ゲート線ＳＧＳ（ＳＧＳＸ、ＳＧＳＹ、及びＳＧＳＢ）とにより、選択トランジスタＳＴ２が形成される。図６の例では、選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ３層設けられているが、これらは電気的にそれぞれ共通に接続されて、実質的に１つの選択トランジスタＳＴ１及びＳＴ２のゲート電極として機能する。
ソース線コンタクトＬＩは半導体層２３及び金属層２４を含む。ソース線コンタクトＬＩの底面はｎ＋型拡散層１３に接続され、上面は図示せぬソース線ＳＬに接続される。
半導体層２３は、ソース線コンタクトＬＩの下側に設けれ、ｎ＋型拡散層１３に接する。半導体層２３には、例えば、リンドープドポリシリコンが用いられる。
金属層２４は、半導体層２３上に設けられる。例えば、金属層２４には、タングステン及びタングステンのバリアメタルとして窒化チタン等が用いられる。
なお、半導体基板１０とメモリセルアレイ１１１との間に、例えば、センスアンプ１１３等の回路が設けられている場合、センスアンプ等の回路の上方に、金属層と金属層上に配置されたｎ型半導体層とにより形成された、ソース線ＳＬとして機能する配線層が設けられてもよい。この場合、ソース線として機能する配線層の上面に、メモリピラーＭＰの底部及びソース線コンタクトＬＩの底部が接し、この配線層にメモリピラーＭＰ及びソース線コンタクトＬＩが電気的に接続される。
次に、コンタクトプラグＣＣ及びダミーピラーＨＲの断面構成について、図７及び図８を用いて説明する。図７は、半導体基板に平行な第１方向Ｄ１及び第２方向Ｄ２と異なる第４方向Ｄ４に沿って、選択ゲート線ＳＧＳＹに対応する配線層１５に接続されたコンタクトプラグＣＣ、及びそのコンタクトプラグＣＣから最近接にあるダミーピラーＨＲを切断した断面図である。図８は、半導体基板に平行な第１方向Ｄ１、第２方向Ｄ２、及び第４方向Ｄ４と異なる第５方向Ｄ５に沿って、選択ゲート線ＳＧＳＢに対応する最下層の配線層１５に接続されたコンタクトプラグＣＣ、及びそのコンタクトプラグＣＣから最近接にあるダミーピラーＨＲを切断した断面図である。
図７及び図８に示すように、コンタクトプラグＣＣの底面は、配線層１５の上面に接し、配線層１５を貫通しない。また、コンタクトプラグＣＣの上面は、図示せぬ上層の配線を介して、ロウデコーダ１１２に接続される。例えば、コンタクトプラグＣＣには、タングステン及びタングステンのバリアメタルとして窒化チタン等が用いられる。
ダミーピラーＨＲは、メモリピラーＭＰと同様に、ブロック絶縁膜１７、電荷蓄積層１８、トンネル絶縁膜１９、並びに半導体層１６、２０、及び２１を含む。ダミーピラーＨＲは、例えば、メモリピラーＭＰと同時に形成され、メモリピラーＭＰと同様に接続部ＪＣを有する。ダミーピラーＨＲの底面は半導体基板１０に接しているが、ダミーピラーＨＲはメモリピラーＭＰと異なり、半導体層１６上にブロック絶縁膜１７、電荷蓄積層１８、及びトンネル絶縁膜１９が積層されている。これにより、半導体層１６と半導体層２０とは、電気的に接続されない。また、ダミーピラーＨＲの上面は、図示せぬ上層の配線と電気的に接続されない。従って、ダミーピラーＨＲは、フローティング状態にある。
図７に示すように、例えば、下層から２層目の配線層１５に接続されるコンタクトプラグＣＣの上端における径方向における中心部と、コンタクトプラグＣＣから最近接にあるダミーピラーＨＲの上端の径方向における中心部との距離がＷ２である。
また、図８に示すように、最下層の配線層１５に接続されるコンタクトプラグＣＣの条件の径方向における中心部と、コンタクトプラグＣＣから最近接にあるダミーピラーＨＲの条件の径方向における中心部との距離がＷ１である。
なお、距離Ｗ１及びＷ２は、コンタクトプラグＣＣの下端における径方向の中心部とダミーピラーＨＲの下端における径方向の中心部との距離としてもよい。また、コンタクトプラグＣＣの端部からダミーピラーＨＲの端部までの距離としてもよい。
１．３ 本実施形態に係る効果について
本実施形態に係る構成であれば、信頼性を向上できる。以下、本効果につき、詳述する。
まず、コンタクトプラグＣＣのコンタクトホールを開口する際に、ホールの中心軸が傾斜した形状となった場合の影響について、図９〜図１１を用いて説明する。図９は、本実施形態に係る構成において、下層から２層目の配線層１５に接続されるコンタクトプラグＣＣが傾斜する例を示す図である。図１０は、比較例として、最下層の配線層１５において、コンタクトプラグＣＣの径方向の中心部と、最近接のダミーピラーＨＲの径方向の中心部との距離がＷ２であり、且つコンタクトプラグＣＣが傾斜する例を示す図である。図１１は、本実施形態に係る構成において、最下層の配線層１５に接続させるコンタクトプラグＣＣが傾斜する例を示す図である。
図９に示すように、例えば、下層から２層目の配線層１５に接続されるコンタクトプラグＣＣが傾斜して、最近接のダミーピラーＨＲに接する場合がある。ダミーピラーＨＲの側面及び半導体層１６上には、ブロック絶縁膜１７、電荷蓄積層１８、及びトンネル絶縁膜１９が形成されているため、コンタクトプラグＣＣが半導体層１６を介して半導体基板１０に電気的に接続されることはほとんどない。従って、コンタクトプラグＣＣの径方向の中心部と最近接のダミーピラーＨＲの径方向の中心部との距離Ｗ２は、比較的短くできる。３層目以降の配線層１５に接続されるコンタクトプラグＣＣが傾斜した場合も同様である。
図１０に示すように、例えば、最下層の配線層１５において、コンタクトプラグＣＣの径方向の中心部と最近接のダミーピラーＨＲの径方向の中心部との距離が距離Ｗ２である場合、図９と同様に、コンタクトプラグＣＣの底部がダミーピラーＨＲに接する場合がある。半導体層１６の上面の高さは最下層の配線層１５の上面よりも高い位置にあるため、コンタクトプラグＣＣの底部がダミーピラーＨＲに接すると、コンタクトプラグＣＣは、ダミーピラーＨＲの底部にある半導体層１６に電気に接続され、更に半導体層１６を介して、半導体基板１０に電気的に接続される可能性がある。
これに対し、本実施形態に係る構成では、最下層の配線層１５に接続されるコンタクトプラグＣＣの径方向の中心部と最近接のダミーピラーＨＲの径方向の中心部との距離を、距離Ｗ２よりも長く、コンタクトプラグＣＣが傾斜してもダミーピラーＨＲに接しない距離Ｗ１とする。これにより、図１１に示すように、コンタクトプラグＣＣが傾斜しても、コンタクトプラグＣＣが、ダミーピラーＨＲを介して、半導体基板１０に電気的に接続されることを抑制できる。従って、ロウデコーダ１１２及び選択ゲート線ＳＧＳと半導体基板とのショートを抑制できるため、半導体記憶装置の信頼性を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる階段形状について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ メモリセルアレイの構成について
メモリセルアレイ１１１の構成について、図１２を用いて説明する。
図１２に示すように、ストリングユニットＳＵ０及びＳＵ１は、ワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧＳを共有している。各テラスＴＳは、第１方向Ｄ１に沿って３列の階段状に配置されている。
より具体的には、ストリングユニットＳＵ０に含まれる選択ゲート線ＳＧＤ０（ＳＧＤＡ０、ＳＧＤＢ０、及びＳＧＤＣ０）とストリングユニットＳＵ１に含まれる選択ゲート線ＳＧＤ１（ＳＧＤＡ１、ＳＧＤＢ１、及びＳＧＤＣ１）とは、ストリングユニットＳＵ０とＳＵ１との間に設けられた第１方向Ｄ１に延びるソース線コンタクトＬＩ２により、互いに分離されている。このとき、ソース線コンタクトＬＩ２は、選択ゲート線ＳＧＤＣの下層のワード線ＷＬ１５を、分離しない長さとする。これにより、ストリングユニットＳＵ０及びＳＵ１のワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧＳは、共通に接続される。
ストリングユニットＳＵ０及びＳＵ１のワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧＳの一部は、ストリングユニットＳＵ０とＳＵ１との間に設けられた第１方向Ｄ１に延びるソース線コンタクトＬＩ３により切断されている。ソース線コンタクトＬＩ２及びＬＩ３の構成は、ソース線コンタクトＬＩと同じである。ワード線ＷＬ、ダミーワード線ＷＬＤ、選択ゲート線ＳＧＳの各テラスＴＳは、それぞれ３列並列の階段形状をしており、第２方向Ｄ２に沿って中央の列の各テラスＴＳがソース線コンタクトＬＩ３により分離されている。以下の説明において、第２方向Ｄ２において、ストリングユニットＳＵ１からストリングユニットＳＵ０に向かう順に、第１列、第２列、及び第３列とする。また、第１方向Ｄ１において、メモリピラーＭＰから遠い位置から順に第１段、第２段、…と呼ぶ。
図１２の例では、第１列の第１段目に選択ゲート線ＳＧＳＢに対応するテラスＴＳが設けられており、このテラスＴＳにコンタクトプラグＣＣが接続される。また、第２列の第１段目に選択ゲート線ＳＧＳＹに対応するテラスＴＳが設けられており、第３列の第１段目に選択ゲート線ＳＧＳＸに対応するテラスＴＳが設けられている。選択ゲート線ＳＧＳＹのテラスＴＳは第１列の第２段目にも設けられており、第１列の第２段目のテラスＴＳにコンタクトプラグＣＣが接続されている。選択ゲート線ＳＧＳＸのテラスＴＳは、第２列の第２段目及び第１列の第３段目にも設けられており、第２列の第２段目及び第１列の第３段目のテラスＴＳにコンタクトプラグＣＣが接続されている。ワード線ＷＬ０のテラスＴＳは、第３列の第２段目及び第２列の第３段目に設けられており、それぞれのテラスＴＳにコンタクトプラグＣＣが接続されている。ワード線ＷＬ１〜ＷＬ４のテラスＴＳは、それぞれ１つずつ設けられおり、それぞれコンタクトプラグＣＣが接続されている。より具体的には、ワード線ＷＬ０のテラスＴＳは、第３列の第３段目に設けられている。ワード線ＷＬ２〜ＷＬ４の各テラスＴＳは、第１列〜第３列の第４段目にそれぞれ設けられている。
このような構成においても、選択ゲート線ＳＧＳＢのテラスＴＳに接続されるコンタクトプラグＣＣの中心部と最近接のダミーピラーＨＲの中心部との距離をＷ１とし、例えば、選択ゲート線ＳＧＳＹのテラスＴＳに接続されるコンタクトプラグＣＣの中心部と最近接のダミーピラーＨＲの中心部との距離をＷ２とする。すると、距離Ｗ１と距離Ｗ２とは、Ｗ１＞Ｗ２の関係にある。
なお、１つの配線層１５に対応するテラスＴＳ及びコンタクトプラグＣＣの個数は任意である。
２．２ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
３．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(10)上方に第１絶縁層(14)を介して設けられた第１配線層(SGSB)と、第１配線層上に第２絶縁層(14)を介して設けられた第２配線層(SGSY)と、第１及び第２配線層を貫通し、底部に第１半導体層(16)が設けられ、側面に第３絶縁層(17)、電荷蓄積層(18)、及び第４絶縁層(19)が積層され、内部に第２半導体層(20)を含むメモリピラー(MP)と、第１配線層上に設けられ、第１配線層と電気的に接続された第１プラグ(SGSBのCC)と、第２配線層上に設けられ、第２配線層と電気的に接続された第２プラグ(SGSYのCC)と、第１プラグの最近接にあり、第１配線層を貫通する第１ピラー(SGSBのHR)と、第２プラグの最近接にあり、第１及び第２配線層を貫通する第２ピラー(SGSYのHR)とを含む。第１配線層は、半導体基板に垂直な第１方向において、メモリピラーに貫通される最下層の配線層である。第１プラグの中心部と第１ピラーの中心部との距離(W1)は、第２プラグの中心部と第２ピラーの中心部との距離(W2)よりも長い。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
例えば、上記実施形態において、１つのブロックＢＬＫの４つのストリングユニットＳＵが、ワード線ＷＬ、ダミーワード線ＷＬＤ、及び選択ゲート線ＳＧＳを共有してもよい。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３…ｎ＋型拡散層、１４、１７、１９…絶縁膜、１５…配線層、１６、２０、２１、２３…半導体層、１８…電荷蓄積層、２２…メモリホール、２４…金属層、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリコア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ソース線ドライバ、１２０…周辺回路、１２１…シーケンサ、１２２…電圧発生回路。

Claims (7)

  1. 半導体基板上方に第１絶縁層を介して設けられた第１配線層と、
    前記第１配線層上に第２絶縁層を介して設けられた第２配線層と、
    前記第１及び第２配線層を貫通し、底部に第１半導体層が設けられ、側面に第３絶縁層、電荷蓄積層、及び第４絶縁層が積層され、内部に第２半導体層を含むメモリピラーと、
    前記第１配線層上に設けられ、前記第１配線層と電気的に接続された第１プラグと、
    前記第２配線層上に設けられ、前記第２配線層と電気的に接続された第２プラグと、
    前記第１プラグの最近接にあり、前記第１配線層を貫通する第１ピラーと、
    前記第２プラグの最近接にあり、前記第１及び第２配線層を貫通する第２ピラーと
    を備え、
    前記第１配線層は、前記半導体基板に垂直な第１方向において、前記メモリピラーに貫通される最下層の配線層であり、
    前記第１プラグの中心部と前記第１ピラーの中心部との距離は、前記第２プラグの中心部と前記第２ピラーの中心部との距離よりも長い
    半導体記憶装置。
  2. 前記第１絶縁層は、前記半導体基板上に設けられ、
    前記メモリピラーは、前記半導体基板と電気的に接続され、前記メモリピラーの底面は、前記半導体基板に接し、
    前記第１及び第２ピラーの底面は、前記半導体基板に接する
    請求項１記載の半導体記憶装置。
  3. 前記第１及び第２ピラーは、底部に前記第１半導体層が設けられ、側面及び前記第１半導体層の上面に前記第３絶縁層、前記電荷蓄積層、及び前記第４絶縁層が積層され、内部に前記第２半導体層を含む
    請求項１または２記載の半導体記憶装置。
  4. 前記第１及び第２ピラーは、電気的にフローティングとされる
    請求項１乃至３のいずれか一項記載の半導体記憶装置。
  5. 前記第１配線層は、前記第１プラグが接続される第１テラスを含み、
    前記第２配線層は、前記第２プラグが接続される第２テラスを含み、
    前記第１テラス及び前記第２テラスは、前記半導体基板に平行な第２方向に沿って、階段状に配置される
    請求項１乃至４のいずれか一項記載の半導体記憶装置。
  6. ビット線を介して前記メモリピラーＭＰに接続されるセンスアンプと、
    前記第１及び第２プラグに接続されるロウデコーダと
    を更に備える請求項１乃至５のいずれか一項記載の半導体記憶装置。
  7. 前記第１半導体層の上面の高さ位置は、前記第１配線層の上面の高さ位置よりも高く、前記第２配線層の底面の高さ位置よりも低い
    請求項１乃至６のいずれか一項記載の半導体記憶装置。
JP2017252120A 2017-12-27 2017-12-27 半導体記憶装置 Active JP6980518B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017252120A JP6980518B2 (ja) 2017-12-27 2017-12-27 半導体記憶装置
US16/120,412 US10600803B2 (en) 2017-12-27 2018-09-03 Semiconductor memory device
US16/813,170 US20200212066A1 (en) 2017-12-27 2020-03-09 Semiconductor memory device
US17/106,680 US20210082954A1 (en) 2017-12-27 2020-11-30 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017252120A JP6980518B2 (ja) 2017-12-27 2017-12-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2019117894A true JP2019117894A (ja) 2019-07-18
JP6980518B2 JP6980518B2 (ja) 2021-12-15

Family

ID=66949006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017252120A Active JP6980518B2 (ja) 2017-12-27 2017-12-27 半導体記憶装置

Country Status (2)

Country Link
US (3) US10600803B2 (ja)
JP (1) JP6980518B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021212129A1 (en) * 2020-04-17 2021-10-21 Micron Technology, Inc. Electronic devices including pillars in array regions and non‑array regions, and related systems and methods
KR20220041221A (ko) 2019-08-29 2022-03-31 가부시키가이샤 스크린 홀딩스 반도체 소자 형성 방법 및 기판 처리 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020136644A (ja) * 2019-02-26 2020-08-31 キオクシア株式会社 半導体記憶装置
JP2021044397A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US20220406352A1 (en) * 2019-12-12 2022-12-22 Intel Corporation Dummy wordline contacts to improve etch margin of semi-isolated wordlines in staircase structures
KR20210112051A (ko) 2020-03-04 2021-09-14 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2021150573A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体記憶装置
JP2022041320A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
JP2022143319A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体装置およびその製造方法
JP2023119402A (ja) * 2022-02-16 2023-08-28 キオクシア株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
KR102118159B1 (ko) * 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102239602B1 (ko) * 2014-08-12 2021-04-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9893079B2 (en) * 2015-03-27 2018-02-13 Toshiba Memory Corporation Semiconductor memory device
KR102378820B1 (ko) * 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US9991276B2 (en) 2015-09-11 2018-06-05 Toshiba Memory Corporation Semiconductor device
JP2017123450A (ja) 2016-01-08 2017-07-13 株式会社東芝 半導体記憶装置及びその製造方法
JP6495838B2 (ja) * 2016-01-27 2019-04-03 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10147738B2 (en) 2016-02-17 2018-12-04 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
JP2019057623A (ja) * 2017-09-21 2019-04-11 東芝メモリ株式会社 積層配線構造体及び積層配線構造体の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
US20170207232A1 (en) * 2016-01-18 2017-07-20 Jang Hyun YOU Memory device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220041221A (ko) 2019-08-29 2022-03-31 가부시키가이샤 스크린 홀딩스 반도체 소자 형성 방법 및 기판 처리 장치
WO2021212129A1 (en) * 2020-04-17 2021-10-21 Micron Technology, Inc. Electronic devices including pillars in array regions and non‑array regions, and related systems and methods
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
US11871575B2 (en) 2020-04-17 2024-01-09 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions

Also Published As

Publication number Publication date
JP6980518B2 (ja) 2021-12-15
US20210082954A1 (en) 2021-03-18
US20190198523A1 (en) 2019-06-27
US20200212066A1 (en) 2020-07-02
US10600803B2 (en) 2020-03-24

Similar Documents

Publication Publication Date Title
JP6980518B2 (ja) 半導体記憶装置
JP6495838B2 (ja) 半導体記憶装置及びその製造方法
TWI694445B (zh) 半導體記憶裝置
JP6581012B2 (ja) 半導体記憶装置及びその製造方法
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
US9437300B2 (en) Semiconductor memory device
US10991713B2 (en) Semiconductor memory device
US10903228B2 (en) Semiconductor storage device
JP2009266946A (ja) 三次元積層不揮発性半導体メモリ
CN110931488B (zh) 半导体存储器
TWI714210B (zh) 半導體記憶裝置
JP2020047850A (ja) 半導体記憶装置
TWI716992B (zh) 半導體記憶裝置
JP2021044426A (ja) 半導体記憶装置
JP2021040009A (ja) 半導体記憶装置及びその製造方法
TWI796928B (zh) 半導體記憶裝置
US10910059B2 (en) Nonvolatile semiconductor memory device
JP2023177973A (ja) 半導体記憶装置
JP2021028950A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210812

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211019

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211117

R150 Certificate of patent or registration of utility model

Ref document number: 6980518

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150