TWI796928B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之一實施形態提供一種可抑制晶片面積增加之半導體記憶裝置。 根據實施形態，半導體記憶裝置包含第1記憶胞陣列11_1、與第2記憶胞陣列11_2。第1記憶胞陣列包含：第1半導體123，其連接第1記憶胞MC及第1選擇電晶體ST1；第1字元線WL；第1選擇閘極線SGD；及第1位元線BL，其連接於第1半導體。第2記憶胞陣列包含：第2半導體123，其於第1方向延伸，連接第2記憶胞MC及第2選擇電晶體ST1；第2字元線WL；第2選擇閘極線SGD；及第2位元線BL，其連接於第2半導體。第1字元線與第2字元線電性連接。第1選擇閘極線與第2選擇閘極線未電性連接。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not-AND：反及)型快閃記憶體。
本發明之一實施形態提供一種可抑制晶片面積之增加之半導體記憶裝置。
實施形態之半導體記憶裝置包含第1記憶胞陣列、與於第1方向上配置於第1記憶胞陣列之上方之第2記憶胞陣列。第1記憶胞陣列包含：第1半導體，其於第1方向延伸，連接第1記憶胞及第1選擇電晶體；第1字元線，其連接於第1記憶胞之閘極；第1選擇閘極線，其連接於第1選擇電晶體之閘極；及第1位元線，其連接於第1半導體。第2記憶胞陣列包含：第2半導體，其於第1方向延伸，連接第2記憶胞及第2選擇電晶體；第2字元線，其連接於第2記憶胞之閘極；第2選擇閘極線，其連接於第2選擇電晶體之閘極；及第2位元線，其連接於第2半導體。第1字元線與第2字元線電性連接。第1選擇閘極線與第2選擇閘極線未電性連接。
以下，參照圖式對實施形態進行說明。另，於以下之說明中，對具有大致同一功能及構成之構成要件附加同一符號。於不需要重複說明之情形時有省略之情形。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法者。實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定於下述者。實施形態之技術思想可於不脫離發明主旨之範圍內施加各種變更。該等實施形態或其變化包含於申請專利範圍所記載之發明與其均等之範圍內。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1 半導體記憶裝置之整體構成 首先，參照圖1，對半導體記憶裝置1之整體構成之一例進行說明。圖1係顯示半導體記憶裝置1之整體構成之方塊圖之一例。另，於圖1中，雖藉由箭頭線顯示各區塊之連接之一部分，但區塊間之連接不限定於該等。
半導體記憶裝置1為例如三維積層型NAND型快閃記憶體。三維積層型NAND型快閃記憶體包含三維配置於半導體基板上之複數個非揮發性記憶胞電晶體。
如圖1所示，半導體記憶裝置1包含複數個陣列晶片10、與電路晶片20。陣列晶片10係設置有非揮發性記憶胞電晶體之陣列之晶片。電路晶片20係設置有控制陣列晶片10之電路之晶片。本實施形態之半導體記憶裝置1將複數個陣列晶片10、與電路晶片20貼合形成。以下，於不限定陣列晶片10與電路晶片20中之任一者之情形時，簡述為「晶片」。
於圖1之例中，半導體記憶裝置1包含2個陣列晶片10_1及10_2。另，陣列晶片10之個數亦可為3個以上。
陣列晶片10包含記憶胞陣列11。記憶胞陣列11係將非揮發性記憶胞電晶體三維排列之區域。以下，於限定陣列晶片10_1之記憶胞陣列11之情形時，表述為記憶胞陣列11_1。於限定陣列晶片10_2之記憶胞陣列11之情形時，表述為記憶胞陣列11_2。
記憶胞陣列11具備複數個區塊BLK。區塊BLK係例如一併刪去資料之複數個記憶胞電晶體之集合。區塊BLK內之複數個記憶胞電晶體與列及行建立對應。於圖1之例中，記憶胞陣列11包含BLK0、BLK1、及BLK2。以下，於限定記憶胞陣列11_1之區塊BLK之情形時，表述為區塊BLK0_1、BLK1_1、及BLK2_1。於限定記憶胞陣列11_2之區塊BLK之情形時，表述為區塊BLK0_2、BLK1_2、及BLK2_2。
區塊BLK包含複數個串單元SU。串單元SU係例如於寫入動作或讀出動作中，一併選擇之複數個NAND串NS之集合。於圖1之例中，區塊BLK包含4個串單元SU0、SU1、SU2、及SU3。
串單元SU包含複數個NAND串NS。NAND串NS包含串聯連接之複數個記憶胞電晶體之集合。
另，記憶胞陣列11內之區塊BLK之個數及區塊BLK內之串單元SU之個數為任意。稍後對記憶胞陣列11之電路構成進行敘述。
接著，對電路晶片20進行說明。電路晶片20包含定序器21、電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25。
定序器21係進行半導體記憶裝置1之控制之電路。定序器21連接於電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25。且，定序器21控制電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25。又，定序器21基於外部控制器之控制，控制半導體記憶裝置1整體之動作。更具體而言，定序器21執行寫入動作、讀出動作、及刪去動作等。
電壓產生電路22係使寫入動作、讀出動作、及刪去動作等所使用之電壓產生之電路。電路產生電路22連接於列驅動器23及感測放大器25等。電壓產生電路22將電壓供給至列驅動器23及感測放大器25等。
列驅動器23係對列解碼器24供給電壓之驅動器。列驅動器23連接於列解碼器24。列驅動器23基於例如列位址(頁面位址等)，將自電壓產生電路22施加之電壓供給至列解碼器24。列位址係指定記憶胞陣列11之列方向之配線之位址信號。頁面位址係指定稍後敘述之頁面之位址信號。自外部控制器供給位址信號。
列解碼器24係進行列位址之解碼之電路。列解碼器24基於列位址(區塊位址等)之解碼結果，選擇記憶胞陣列11內之任一個區塊BLK。區塊位址係指定區塊BLK之位址信號。
更具體而言，列解碼器24經由複數個字元線WL以及複數個選擇閘極線SGD及SGS，連接於記憶胞陣列11。字元線WL係使用於控制記憶胞電晶體之配線。選擇閘極線SGD及SGS係使用於選擇串單元SU之配線。列解碼器24對與選擇之區塊BLK對應之字元線WL以及選擇閘極線SGD及SGS施加自列驅動器23供給之電壓。
於本實施形態中，記憶胞陣列11_1之字元線WL、與記憶胞陣列11_2之字元線WL共通地連接於列解碼器24。同樣地，記憶胞陣列11_1之選擇閘極線SGS、與記憶胞陣列11_2之選擇閘極線SGS共通地連接於列解碼器24。又，記憶胞陣列11_1之選擇閘極線SGD、與記憶胞陣列11_2之選擇閘極線SGD分別獨立，並連接於列解碼器24。即，記憶胞陣列11_1之選擇閘極線SGD、與記憶胞陣列11_2之選擇閘極線SGD未電性連接。換言之，記憶胞陣列11_1與記憶胞陣列11_2共用字元線WL及選擇閘極線SGS。且，記憶胞陣列11_1與記憶胞陣列11_2不共用選擇閘極線SGD。
感測放大器25係進行資料之寫入及讀出之電路。感測放大器25於讀出動作時，感測自任一個區塊BLK中之任一個串單元SU讀出之資料。又，感測放大器25於寫入動作時，將與寫入資料對應之電壓供給至記憶胞陣列11。
感測放大器25經由複數個位元線BL，連接於記憶胞陣列11。位元線BL共通地連接於記憶胞陣列11內之各串單元SU之1個NAND串NS。於本實施形態中，記憶胞陣列11_1及11_2之位元線BL共通地連接於感測放大器25。即，記憶胞陣列11_1與記憶胞陣列11_2共用位元線BL。
1.2 記憶胞陣列之電路構成 接著，參照圖2，對記憶胞陣列11_1及11_2之電路構成之一例進行說明。
如圖2所示，記憶胞陣列11_1及11_2之各串單元SU包含複數個NAND串NS。
NAND串NS包含複數個記憶胞電晶體MC以及選擇電晶體ST1及ST2。於圖2之例中，NAND串NS包含5個記憶胞電晶體MC0～MC4。另，記憶胞電晶體MC之個數為任意。
記憶胞電晶體MC非揮發地保持資料。記憶胞電晶體MC包含控制閘極及電荷蓄積層。記憶胞電晶體MC可為MONOS(Metal-Oxide-Nitride-Oxide-Silicon：金屬-氧化物-氮化物-氧化物-矽)型，亦可為FG(Floating Gate：浮動閘極)型。MONOS型係於電荷蓄積層使用絕緣層。FG型係於電荷蓄積層使用導電體層。以下，對記憶胞電晶體MC為MONOS型之情形進行說明。
選擇電晶體ST1及ST2被使用於各種動作時之串單元SU之選擇。選擇電晶體ST1及ST2之個數為任意。於NAND串NS分別包含1個以上選擇電晶體ST1及ST2即可。
各NAND串NS內之記憶胞電晶體MC、以及選擇電晶體ST1及ST2之電流路徑串聯連接。於圖2之例中，自紙面下側向上側，按選擇電晶體ST2、記憶胞電晶體MC0、MC1、MC2、MC3、及MC4、以及選擇電晶體ST1之順序，各者之電流路徑串聯連接。選擇電晶體ST1之汲極連接於任一個位元線BL。選擇電晶體ST2之源極連接於源極線SL。
串單元SU內之複數個選擇電晶體ST1之汲極分別連接於不同之位元線BL。於圖2之例中，串單元SU內之n+1個(n為0以上之整數)選擇電晶體ST1之汲極分別連接於n+1條位元線BL0～BLn。且，記憶胞陣列11_1及11_2之各串單元SU內之1個選擇電晶體ST1之汲極共通地連接於1個位元線BL。即，記憶胞陣列11_1及11_2共用位元線BL。
記憶胞陣列11_1之1個區塊BLK及記憶胞陣列11_2之1個區塊BLK所包含之複數個記憶胞電晶體MC0～MC4之控制閘極分別共通地連接於字元線WL0～WL4。更具體而言，記憶胞陣列11_1之區塊BLK0_1包含複數個記憶胞電晶體MC0。同樣地，記憶胞陣列11_2之區塊BLK0_2包含複數個記憶胞電晶體MC0。區塊BLK0_1及BLK0_2內之該等複數個記憶胞電晶體MC0之控制閘極共通地連接於1個字元線WL0。記憶胞電晶體MC1～MC4亦同樣分別連接於字元線WL1～WL4。即，區塊BLK0_1與BLK0_2共用字元線WL。同樣地，區塊BLK1_1與BLK1_2共用字元線WL。區塊BLK2_1與BLK2_2共用字元線WL。
記憶胞陣列11_1之1個區塊BLK及記憶胞陣列11_2之1個區塊BLK所包含之複數個選擇電晶體ST2之閘極共通地連接於1個選擇閘極線SGS。更具體而言，例如區塊BLK0_1及BLK0_2分別包含複數個選擇電晶體ST2。區塊BLK0_1及BLK0_2內之該等複數個選擇電晶體ST2之閘極共通地連接於1個選擇閘極線SGS。即，區塊BLK0_1與BLK0_2共用選擇閘極線SGS。同樣地，區塊BLK1_1與BLK1_2共用選擇閘極線SGS。區塊BLK2_1與BLK2_2共用選擇閘極線SGS。另，區塊BLK0_1～BLK2_1及BLK0_2～BLK2_2亦可共用選擇閘極線SGS。
串單元SU內之複數個選擇電晶體ST1之閘極共通地連接於1個選擇閘極線SGD。更具體而言，記憶胞陣列11_1之區塊BLK0_1內之串單元SU0分別包含複數個選擇電晶體ST1。串單元SU0內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0_1。同樣地，串單元SU1內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD1_1。串單元SU2內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD2_1。區塊BLK1_1及BLK2_1亦同樣。
記憶胞陣列11_2之區塊BLK0_2內之串單元SU0分別包含複數個選擇電晶體ST1。串單元SU0內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0_2。同樣地，串單元SU1內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD1_2。串單元SU2內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD2_2。區塊BLK1_2及BLK2_2亦同樣。
字元線WL0～WL4、選擇閘極線SGS、以及選擇閘極線SGD0_1～SGD2_1及SGD0_2～2_2分別連接於列解碼器24。
位元線BL連接於感測放大器25。
源極線SL於例如記憶胞陣列11_1及11_2之複數個區塊BLK間共用。
以下，於1個串單元SU內，將連接於1個字元線WL之複數個記憶胞電晶體MC之集合表述為「胞單元CU」。例如，於記憶胞電晶體MC記憶1位元資料之情形時，將胞單元CU之記憶容量定義為「1頁資料」。基於記憶胞電晶體MC記憶之資料之位元數，胞單元CU可具有2頁資料以上之記憶容量。
1.3 晶片間之各種配線之連接 接著，參照圖3，對晶片間之各種配線之連接進行說明。圖3係顯示記憶胞陣列11_1及11_2以及電路晶片20之配置之概念圖。
如圖3所示，於電路晶片20之上配置有記憶胞陣列11_1。且，於記憶胞陣列11_1之上，配置有記憶胞陣列11_2。換言之，於電路晶片20之上積層有陣列晶片10_1及10_2。
記憶胞陣列11_1及11_2包含胞部及插塞連接部。胞部係配置有記憶胞電晶體之區域。插塞連接部係設置有分別連接於字元線WL以及選擇閘極線SGD及SGS之複數個接觸插塞之區域。
配置於記憶胞陣列11_1及11_2之胞部之位元線BL共通地連接於電路晶片20之感測放大器25。
記憶胞陣列11_1及11_2之字元線WL及選擇閘極線SGS共通地連接於電路晶片20之列解碼器24。
記憶胞陣列11_1之選擇閘極線SGD連接於電路晶片20之列解碼器24。記憶胞陣列11_2之選擇閘極線SGD連接於電路晶片20之列解碼器24。記憶胞陣列11_1之選擇閘極線SGD、與記憶胞陣列11_2之選擇閘極線SGD未電性連接。
1.4 記憶胞陣列之平面構成 接著，參照圖4及圖5，對記憶胞陣列11之構成進行說明。圖4係記憶胞陣列11_2之俯視圖。圖5係記憶胞陣列11_1之俯視圖。另，於圖4及圖5之例中，為簡化說明，而對各記憶胞陣列11包含4個區塊BLK0～BLK3且各區塊BLK包含1個串單元SU之情形進行說明。又，於圖4及圖5之例中，省略絕緣層。
於以下之說明中，X方向與字元線WL之延伸方向對應。Y方向與X方向交叉。Y方向與位元線BL之延伸方向對應。Z方向對應於與X方向及Y方向交叉之方向。
首先，對記憶胞陣列11_2之平面構成進行說明。
如圖4所示，4個區塊BLK0～BLK3自紙面上側向下側排列配置於Y方向。於各區塊BLK中，複數個配線層102於Z方向上隔開積層。例如，積層有分別作為選擇閘極線SGS、字元線WL0～WL4、及選擇閘極線SGD發揮功能之7層配線層102。於各配線層102面向Y方向之2個側面分別設置有縫隙SLT。縫隙SLT於X方向及Z方向延伸。縫隙SLT將配線層102於每個區塊BLK分離。
區塊BLK包含胞部及插塞連接部。
於胞部設置有複數個記憶體導柱MP。記憶體導柱MP係與NAND串NS對應之導柱。稍後對記憶體導柱MP之構造之細節進行敘述。記憶體導柱MP於Z方向延伸。記憶體導柱MP貫通(通過)積層於Z方向之複數個配線層102。
於圖4之例中，區塊BLK內之複數個記憶體導柱MP朝X方向交錯配置成4排。另，可任意設計記憶體導柱MP之排列。記憶體導柱MP之排列亦可為例如8行之交錯配置。又，記憶體導柱MP之排列亦可非為交錯配置。
於記憶體導柱MP之上方，複數個位元線BL排列配置於X方向。位元線BL於Y方向延伸。記憶體導柱MP與任一個位元線BL電性連接。
記憶胞陣列11_2之插塞連接部包含CP1區域。
CP1區域係設置有複數個接觸插塞CP1之區域。接觸插塞CP1於Z方向延伸。接觸插塞CP1與配線層102之任一者連接。且，接觸插塞CP1不與其他配線層102電性連接。於圖4之例中，於1個CP1區域內設置有7個接觸插塞CP1。7個接觸插塞CP1分別連接於7層配線層102。以下，於限定分別連接於字元線WL0、WL1、WL2、WL3、及WL4之接觸插塞CP1之情形時，表述為接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3、及CP1_w4。於限定分別連接於選擇閘極線SGD及SGS之接觸插塞CP1之情形時，表述為接觸插塞CP1_d及CP1_s。於圖4之例中，自記憶胞陣列11_2之X方向之端部朝向胞部，將接觸插塞CP1_s、CP1_w0、CP1_w1、CP1_w2、CP1_w3、CP1_w4、CP1_d依序配置成1排。另，接觸插塞CP1之配置為任意。例如，接觸插塞CP1之配置亦可為沿X方向交錯配置2排。
於接觸插塞CP1之上，設置有配線層111。配線層111沿Y方向自與接觸插塞CP1連接之位置延伸至相鄰之區塊BLK之上方。更具體而言，區塊BLK0之接觸插塞CP1之上所設置之配線層111延伸至區塊BLK1之上方。區塊BLK1之接觸插塞CP1之上所設置之配線層111延伸至區塊BLK0之上方。區塊BLK2之接觸插塞CP1之上所設置之配線層111延伸至區塊BLK3之上方。區塊BLK3之接觸插塞CP1之上所設置之配線層111延伸至區塊BLK2之上方。
於配線層111之上設置有電極焊墊PD。電極焊墊PD乃用於與其他晶片電性連接。
接著，對記憶胞陣列11_1之平面構成進行說明。以下，以與記憶胞陣列11_2之平面構成不同之點為中心進行說明。
如圖5所示，胞部之構成與記憶胞陣列11_2同樣。
記憶胞陣列11_1之插塞連接部包含CP1區域及CP2區域。
CP1區域之構成與記憶胞陣列11_2同樣。
CP2區域係設置有複數個接觸插塞CP2之區域。接觸插塞CP2於Z方向延伸。接觸插塞CP2貫通記憶胞陣列11_1。接觸插塞CP2不與記憶胞陣列11_1之配線層102電性連接。接觸插塞CP2經由圖4說明之陣列晶片10_2之電極焊墊PD及配線層111，與記憶胞陣列11_2之接觸插塞CP1電性連接。
更具體而言，例如，區塊BLK0之接觸插塞CP2電性連接於記憶胞陣列11_2之區塊BLK1之接觸插塞CP1。區塊BLK1之接觸插塞CP2電性連接於記憶胞陣列11_2之區塊BLK0之接觸插塞CP1。區塊BLK2之接觸插塞CP2電性連接於記憶胞陣列11_2之區塊BLK3之接觸插塞CP1。區塊BLK3之接觸插塞CP2電性連接於記憶胞陣列11_2之區塊BLK2之接觸插塞CP1。
於圖5之例中，於1個CP2區域內設置有7個接觸插塞CP2。7個接觸插塞CP2分別與記憶胞陣列11_2之7個接觸插塞CP1對應。以下，於限定分別連接於記憶胞陣列11_2之接觸插塞CP1_w0、CP1_w1、CP1_w2、CP1_w3、及CP1_w4之接觸插塞CP2之情形時，表述為接觸插塞CP2_w0、CP2_w1、CP2_w2、CP2_w3、CP2_w4。於限定分別連接於記憶胞陣列11_2之接觸插塞CP1_d及CP1_s之接觸插塞CP2之情形時，表述為接觸插塞CP2_d及CP2_s。
於接觸插塞CP1及CP2之上設置有配線層111。接觸插塞CP1_w0～CP1_w4及CP1_s經由配線層111，分別與相鄰之區塊BLK之接觸插塞CP2_w0～CP2_w4及CP2_s連接。又，接觸插塞CP1_d不與相鄰之區塊BLK之接觸插塞CP2_d連接。即，於接觸插塞CP1_d與CP2_d之上分別設置有不同之配線層111。
更具體而言，例如區塊BLK0之接觸插塞CP1_s與區塊BLK1之接觸插塞CP2_s電性連接。區塊BLK0之接觸插塞CP1_w0與區塊BLK1之接觸插塞CP2_w0電性連接。區塊BLK0之接觸插塞CP1_w1與區塊BLK1之接觸插塞CP2_w1電性連接。區塊BLK0之接觸插塞CP1_w2與區塊BLK1之接觸插塞CP2_w2電性連接。區塊BLK0之接觸插塞CP1_w3與區塊BLK1之接觸插塞CP2_w3電性連接。區塊BLK0之接觸插塞CP1_w4與區塊BLK1之接觸插塞CP2_w4電性連接。區塊BLK0之接觸插塞CP1_d不與區塊BLK1之接觸插塞CP2_d電性連接。其他區塊BLK亦同樣。
即，記憶胞陣列11_1之區塊BLK0之字元線WL0～WL4及選擇閘極線SGS分別與記憶胞陣列11_2之區塊BLK0之字元線WL0～WL4及選擇閘極線SGS電性連接。且，記憶胞陣列11_1之區塊BLK0之選擇閘極線SGD不與記憶胞陣列11_2之區塊BLK0之選擇閘極線SGDS電性連接。其他區塊BLK亦同樣。
於配線層111之上設置有電極焊墊PD。於接觸插塞CP1_d、與接觸插塞CP2_d之上分別設置有不同之配線層111。且，於各者之配線層111之上，設置有電極焊墊PD。
1.5 半導體記憶裝置之剖面構成 接著，對半導體記憶裝置1之剖面構成進行說明。
1.5.1 A1-A2剖面之構成 首先，參照圖6，對半導體記憶裝置1之A1-A2剖面之構成之一例進行說明。圖6係沿圖4及圖5之A1-A2線之剖視圖。於以下之說明中，於限定自陣列晶片10向電路晶片20之Z方向之情形時，表述為Z1方向。於限定自電路晶片20向陣列晶片10之Z方向之情形時，表述為Z2方向。
如圖6所示，半導體記憶裝置1具有將陣列晶片10_1及10_2與電路晶片20貼合之構成。各者之晶片經由設置於各者之晶片之電極焊墊PD相互電性連接。
首先，對陣列晶片10_1之內部構成進行說明。
陣列晶片10_1包含用以將其連接於記憶胞陣列11_1、以及陣列晶片10_2及電路晶片20之各種配線層。
陣列晶片10_1包含絕緣層101、105、107、110、112、及114、配線層102、103、104、及111、以及導電體106、108、109、113、及115。
於記憶胞陣列11_1內，將複數個絕緣層101與複數個配線層102逐層交替積層。於圖6之例中，作為選擇閘極線SGS、字元線WL0～WL4、及選擇閘極線SGD發揮功能之7層配線層102向Z1方向依序積層。以下，於限定分別作為字元線WL0、WL1、WL2、WL3、及WL4發揮功能之配線層102之情形時，表述為配線層102_w0、102_w1、102_w2、102_w3、及102_w4。於限定分別作為選擇閘極線SGD及SGS發揮功能之配線層102之情形時，表述為配線層102_d及102_s。
對於絕緣層101，使用例如包含矽與氧之氧化矽(SiO)。配線層102包含導電性材料。於導電性材料，使用例如金屬材料、n型半導體、或p型半導體。作為配線層102之導電性材料，使用例如氮化鈦(TiN)/鎢(W)之積層構造。於該情形時，以覆蓋W之方式形成TiN。另，配線層102可包含含有氧與鋁之氧化鋁(AlO)等高介電常數材料。於該情形時，以覆蓋導電性材料之方式形成高介電常數材料。
複數個配線層102藉由於X方向延伸之縫隙SLT，於每個區塊BLK分離。縫隙SLT內由絕緣層105嵌入。對於絕緣層105，使用例如SiO。
於Z2方向上，於配線層102_s之上方，設置有配線層103。於配線層102與配線層103之間，設置有絕緣層101。配線層103作為源極線SL發揮功能。於Z2方向上，於配線層103之上設置有配線層104。配線層104作為用以電性連接配線層103與電路晶片20之配線層使用。配線層103及104包含導電性材料。對於導電性材料，使用例如金屬材料、n型半導體、或p型半導體。
於Z1方向上，於各配線層102之上設置有接觸插塞CP1。接觸插塞CP1具有例如圓柱形狀。接觸插塞CP1包含導電體106及絕緣層107。導電體106具有例如圓柱形狀。導電體106之一端與配線層102相接。絕緣層107以覆蓋導電體106之側面(外周)之方式設置。絕緣層107具有例如圓筒形狀。由於絕緣層107而導電體106之側面不與配線層102電性連接。對於導電體106，使用例如包含Cu(銅)或Al(鋁)等之金屬材料。對於絕緣層107，使用例如SiO。
於圖6之例中，設置有接觸插塞CP1_w4。接觸插塞CP1_w4貫通配線層102_d。且，接觸插塞CP1_w4與配線層102_w4電性連接。
設置有貫通複數個配線層102之接觸插塞CP2。接觸插塞CP2具有例如圓柱形狀。接觸插塞CP2包含導電體109及絕緣層110。導電體109具有例如圓柱形狀。絕緣層110以覆蓋導電體109之側面(外周)之方式設置。絕緣層110具有例如圓筒形狀。由於絕緣層110而導電體109不與配線層102電性連接。
於設置有接觸插塞CP2之CP2區域，未設置配線層103及配線層104。且，於Z2方向上，於配線層102_s之上方，設置有導電體108。於配線層102與導電體108之間，設置有絕緣層101。導電體108與接觸插塞CP2之一端相接。
於Z1方向上，於配線層102_d之上方設置有配線層111。配線層111於Y方向延伸。於配線層102與配線層111之間，設置有絕緣層101。配線層111包含導電性材料。對於導電性材料，使用例如包含Cu或Al等之金屬材料。
於配線層111，連接有接觸插塞CP1之另一端、與設置於Y方向上相鄰之區塊BLK之接觸插塞CP2之另一端。連接於配線層111之接觸插塞CP1及CP2沿Y方向排列配置。於圖6之例中，於以跨越區塊BLK0與BLK1之方式配置之配線層111，連接有區塊BLK0之接觸插塞CP1_w4與區塊BLK1之接觸插塞CP2_w4。又，於以跨越區塊BLK2與BLK3之方式配置之配線層111，連接有區塊BLK2之接觸插塞CP1_w4與區塊BLK3之接觸插塞CP2_w4。
於Z1方向上，於配線層111及絕緣層101之上設置有絕緣層112。對於絕緣層112，使用例如SiO。
於絕緣層112內，設置有複數個導電體113。導電體113作為電極焊墊PD發揮功能。例如，於1個配線層111上，設置有1個導電體113。對於導電體113，使用例如包含Cu之金屬材料。
於Z2方向上，於配線層104、絕緣層101、及導電體108之上設置有絕緣層114。對於絕緣層114，使用例如SiO。
於絕緣層114內，設置有複數個導電體115。導電體115作為電極焊墊PD發揮功能。例如，於1個導電體108之上，設置有1個導電體115。對於導電體115，使用例如包含Cu之金屬材料。
接著，對陣列晶片10_2之內部構成進行說明。以下，以與陣列晶片10_1不同之點為中心進行說明。
於陣列晶片10_2中，捨除陣列晶片10_1之構成所說明之接觸插塞CP2、導電體108、絕緣層114、及導電體115。其他構成與陣列晶片10_1同樣。陣列晶片10_2之導電體113與陣列晶片10_1之導電體115連接。
例如，陣列晶片10_2之配線層102經由陣列晶片10_2之接觸插塞CP1、陣列晶片10_2之配線層111、陣列晶片10_2之導電體113、陣列晶片10_1之導電體115、陣列晶片10_1之導電體108、陣列晶片10_1之接觸插塞CP2、陣列晶片10_1之配線層111、及陣列晶片10_1之接觸插塞CP1，與陣列晶片10_1之配線層102電性連接。
於圖6之例中，陣列晶片10_2之區塊BLK0之配線層102_w4、與陣列晶片10_1之區塊BLK0之配線層102_w4電性連接。換言之，記憶胞陣列11_2之字元線WL4、與Z1方向上配置於上方之記憶胞陣列11_1之字元線WL4電性連接。此時，記憶胞陣列11_2之接觸插塞CP1_w4、與Z1方向上配置於上方之記憶胞陣列11_1之接觸插塞CP1_w4電性連接。其他字元線WL亦同樣。另，亦可於記憶胞陣列11_2內，設置有接觸插塞CP2及導電體108。
接著，對電路晶片20進行說明。
電路晶片20包含複數個電晶體Tr、以及各種配線層。複數個電晶體Tr使用於定序器21、電壓產生電路22、列驅動器23、列解碼器24、及感測放大器25等。
更具體而言，電路晶片20包含半導體基板200、絕緣層201、202、及209、閘極電極203、導電體204、206、208、及210、以及配線層205及207。
於半導體基板200之表面附近，設置有元件分離區域。元件分離區域將例如半導體基板200之表面附近所設置之n型井區域與p型井區域電性分離。元件分離區域內由絕緣層201嵌入。對於絕緣層201，使用例如SiO。
於半導體基板200上設置有絕緣層202。對於絕緣層202，使用例如SiO。
電晶體Tr包含設置於半導體基板200上之未圖示之閘極絕緣膜、設置於閘極絕緣膜上之閘極電極203、及形成於半導體基板200之未圖示之源極及汲極。源極及汲極經由導電體204，分別電性連接於配線層205。導電體204於Z2方向延伸。導電體204作為接觸插塞發揮功能。於配線層205上設置有導電體206。導電體206於Z2方向延伸。導電體206作為接觸插塞發揮功能。於導電體206之上設置有配線層207。於配線層207之上設置有導電體208。導電體208於Z2方向延伸。另，設置於電路晶片20之配線層之層數為任意。導電體208作為接觸插塞發揮功能。配線層205及207由導電性材料構成。對於導電體204、206、及208、以及配線層205及207，使用例如金屬材料、p型半導體或n型半導體。
於Z2方向上，於絕緣層202之上設置有絕緣層209。對於絕緣層209，使用例如SiO。
於絕緣層209內，設置有複數個導電體210。導電體210作為電極焊墊PD發揮功能。例如，於1個導電體208之上，設置有1個導電體210。對於導電體210，使用例如包含Cu之金屬材料。電路晶片20之導電體210與陣列晶片10_1之導電體113連接。
1.5.2 B1-B2剖面之構成 接著，參照圖7，對半導體記憶裝置1之B1-B2剖面之構成之一例進行說明。圖7係沿圖4及圖5之B1-B2線之剖視圖。以下，著眼於接觸插塞CP1之構成進行說明。
如圖7所示，於陣列晶片10_1及10_2，分別設置有接觸插塞CP1_s、CP1_w0～CP1_w4、及CP1_d。於圖7之例中，自紙面右側向左側依序配置有接觸插塞CP1_s、CP1_w0～CP1_w4、及CP1_d。接觸插塞CP1_s、CP1_w0～CP1_w4、及CP1_d之一端分別與配線層102_s、102_w0～102_w4、及102_d相接。又，接觸插塞CP1_s、CP1_w0～CP1_w4、及CP1_d之另一端分別與不同之配線層111相接。因此，接觸插塞CP1_s、CP1_w0～CP1_w4、及CP1_d之Z方向之長度各不相同。
更具體而言，接觸插塞CP1_s貫通6層配線層102_w0～102_w4及102_d。接觸插塞CP1_s不與6層配線層102_w0～102_w4及102_d電性連接。且，接觸插塞CP1_s之一端電性連接於配線層102_s。
接觸插塞CP1_w0貫通5層配線層102_w1～102_w4及102_d。接觸插塞CP1_w0不與5層配線層102_w1～102_w4及102_d電性連接。且，接觸插塞CP1_w0之一端電性連接於配線層102_w0。
接觸插塞CP1_w1貫通4層配線層102_w2～102_w4及102_d。接觸插塞CP1_w1不與4層配線層102_w2～102_w4及102_d電性連接。且，接觸插塞CP1_w1之一端電性連接於配線層102_w1。
接觸插塞CP1_w2貫通3層配線層102_w3、102_w4、及102_d。接觸插塞CP1_w2不與3層配線層102_w3、102_w4、及102_d電性連接。且，接觸插塞CP1_w2之一端電性連接於配線層102_w2。
接觸插塞CP1_w3貫通2層配線層102_w4及102_d。接觸插塞CP1_w3不與2層配線層102_w4及102_d電性連接。且，接觸插塞CP1_w3之一端電性連接於配線層102_w3。
接觸插塞CP1_w4貫通配線層102_d。接觸插塞CP1_w4不與配線層102_d電性連接。且，接觸插塞CP1_w4之一端電性連接於配線層102_w4。
接觸插塞CP1_d之一端電性連接於配線層102_d。
1.5.3 C1-C2剖面之構成 接著，參照圖8，對半導體記憶裝置1之C1-C2剖面之構成之一例進行說明。圖8係沿圖4及圖5之C1-C2線之剖視圖。以下，著眼於接觸插塞CP2之構成進行說明。
如圖8所示，於陣列晶片10_1，設置有接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d。於圖8之例中，自紙面右側向左側依序配置有接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d。接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d具有大致相同之形狀(相同之長度)。接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d貫通7層配線層102_s、102_w0～102_w4、及102_d。接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d不與7層配線層102_s、102_w0～102_w4、及102_d電性連接。接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d之一端分別連接於不同之導電體108。接觸插塞CP2_s、CP2_w0～CP2_w4、及CP2_d之另一端分別連接於不同之配線層111。
1.5.4 D1-D2剖面之構成 接著，參照圖9，對半導體記憶裝置1之D1-D2剖面之構成之一例進行說明。圖9係沿圖4及圖5之D1-D2線之剖視圖。以下，著眼於記憶體導柱MP及位元線BL之構成進行說明。
如圖9所示，於陣列晶片10_1及10_2，設置有記憶體導柱MP。
記憶體導柱MP貫通複數個配線層102。記憶體導柱MP於Z方向延伸。記憶體導柱MP之一端與配線層103相接。於Z1方向上，於記憶體導柱MP之另一端之上，設置有導電體126。導電體126作為接觸插塞CP3發揮功能。於導電體126之上設置有導電體127。導電體127作為接觸插塞CP4發揮功能。於Z1方向上，於記憶體導柱MP之上方設置有複數個配線層128。複數個配線層128排列配置於X方向。配線層128於Y方向延伸。配線層128作為位元線BL發揮功能。配線層128經由接觸插塞CP3及CP4，連接於任一個記憶體導柱MP。
於陣列晶片10_1中，配線層128之一端經由導電體130連接於導電體115。再者，配線層128之一端經由導電體131連接於導電體113。導電體130及131於Y方向延伸。導電體130及131作為接觸插塞CP5及CP6發揮功能。
於陣列晶片10_2中，配線層128之一端經由導電體131連接於導電體113。因此，記憶胞陣列11_2之配線層128、與Z1方向上配置於上方之記憶胞陣列11_1之配線層128電性連接。換言之，記憶胞陣列11_2之記憶體導柱MP、與Z1方向上配置於上方之記憶胞陣列11_1之記憶體導柱MP電性連接。
對於導電體126、127、130、及131、以及配線層128，使用例如W、Al、或Cu等金屬材料。
接著，對記憶體導柱MP之內部構成進行說明。
記憶體導柱MP包含阻擋絕緣膜120、電荷蓄積層121、隧道絕緣膜122、半導體層123、核心層124、及蓋層125。
更具體而言，設置有貫通複數個配線層102之孔MH。孔MH對應於記憶體導柱MP。孔MH之Z2方向之端部到達配線層103。於孔MH之側面，自外側依序積層有阻擋絕緣膜120、電荷蓄積層121、及隧道絕緣膜122。例如，於孔MH為圓筒形狀之情形時，阻擋絕緣膜120、電荷蓄積層121、及隧道絕緣膜122分別具有圓筒形狀。以與隧道絕緣膜122之側面相接之方式設置有半導體層123。半導體層123之Z2方向之端部與配線層103相接。半導體層123係形成記憶胞電晶體MC以及選擇電晶體ST1及ST2之通道之區域。因而，半導體層123作為連接選擇電晶體ST2、記憶胞電晶體MC0～MC4、及選擇電晶體ST1之電流路徑之信號線發揮功能。半導體層123之內部由核心層124嵌入。於半導體層123及核心層124之Z1方向之端部之上，設置有側面與隧道絕緣膜122相接之蓋層125。即，記憶體導柱MP包含通過複數個配線層102之內部且於Z方向延伸之半導體層123。另，亦可捨除蓋層125。
對於阻擋絕緣膜120、隧道絕緣膜122、及核心層124，使用例如SiO。對於電荷蓄積層121，使用例如氮化矽(SiN)。對於半導體層123及蓋層125，使用例如多晶矽。
藉由分別組合記憶體導柱MP與配線層102_w0～102_w4，而分別構成記憶胞電晶體MC0～MC4。同樣地，藉由組合記憶體導柱MP與配線層102_d，而構成選擇電晶體ST1。藉由組合記憶體導柱MP與配線層102_s，而構成選擇電晶體ST2。
1.6 本實施形態之效果 根據本實施形態之構成，可提供可抑制晶片面積增加之半導體記憶裝置。對本效果進行詳細敘述。
例如，已知為了使半導體記憶裝置高集成化，而積層複數個陣列晶片之方法。若各陣列晶片之字元線WL分別連接於電路晶片，則連接於列解碼器之字元線WL之個數增加。因此，列解碼器之電路規模相應於陣列晶片之個數而變大。換言之，電路晶片之面積增加。
對此，根據本實施形態之構成，於複數個陣列晶片中，可共通地連接字元線WL。因此，即使陣列晶片之個數，即所積層之字元線WL之層數增加，亦可抑制連接於列解碼器之字元線WL之個數增加。藉此，可抑制電路晶片之面積增加。
再者，根據本實施形態之構成，於複數個陣列晶片中，可共通地連接位元線BL。因此，即使陣列晶片之個數增加，亦可抑制連接於感測放大器之位元線BL之個數增加。藉此，可抑制電路晶片之面積增加。
再者，根據本實施形態之構成，於複數個陣列晶片中，可獨立控制選擇閘極線SGD。因此，可獨立控制複數個陣列晶片之不同之串單元SU。
2.第2實施形態 接著，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之位元線BL及選擇閘極線SGD之連接進行說明。以下，以與第1實施形態不同之點為中心進行說明。
2.1 半導體記憶裝置之整體構成 首先，參照圖10，對半導體記憶裝置1之整體構成之一例進行說明。圖10係顯示半導體記憶裝置1之整體構成之方塊圖之一例。另，於圖10中，由箭頭線表示各區塊之連接之一部分，但區塊間之連接不限定於該等。
如圖10所示，電路晶片20包含定序器21、電壓產生電路22、列驅動器23、列解碼器24、感測放大器25、及BL選擇電路26。
定序器21、電壓產生電路22、列驅動器23、及感測放大器25之構成與第1實施形態同樣。
於本實施形態中，記憶胞陣列11_1及11_2之字元線WL以及選擇閘極線SGD及SGS共通地連接於列解碼器24。即，記憶胞陣列11_1及11_2共用字元線WL以及選擇閘極線SGD及SGS。
BL選擇電路26係選擇記憶胞陣列11_1及記憶胞陣列11_2中之任一者之電路。以下，將連接BL選擇電路26與記憶胞陣列11_1之位元線BL表述為位元線BL_1。將連接BL選擇電路26與記憶胞陣列11_2之位元線BL表述為位元線BL_2。
BL選擇電路26經由複數個位元線BL，連接於感測放大器25。BL選擇電路26經由複數個位元線BL_1連接於記憶胞陣列11_1。BL選擇電路26經由複數個位元線BL_2連接於記憶胞陣列11_2。BL選擇電路26電性連接位元線BL、與位元線BL_1及BL_2中之任一者。換言之，BL選擇電路26電性連接感測放大器25、與記憶胞陣列11_1及11_2中之任一者。另，位元線BL_1與位元線BL_2未電性連接。
2.2 記憶胞陣列及BL選擇電路之電路構成 接著，參照圖11，對記憶胞陣列11_1及11_2以及BL選擇電路26之電路構成之一例進行說明。
如圖11所示，記憶胞陣列11_1及11_2之電路構成與第1實施形態之圖2同樣。
與圖2同樣，於1個字元線WL，共通地連接有記憶胞陣列11_1及11_2。又，於1個選擇閘極線SGS，共通地連接有記憶胞陣列11_1及11_2。
於本實施形態中，記憶胞陣列11_1之區塊BLK0_1之串單元SU0及記憶胞陣列11_2之區塊BLK0_2之串單元SU0之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0。記憶胞陣列11_1之區塊BLK0_1之串單元SU1及記憶胞陣列11_2之區塊BLK0_2之串單元SU1之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD1。記憶胞陣列11_1之區塊BLK0_1之串單元SU2及記憶胞陣列11_2之區塊BLK0_2之串單元SU2之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD2。即，於1個選擇閘極線SGD，共通地連接有記憶胞陣列11_1及11_2。區塊BLK1_1與BLK1_2之情形、以及區塊BLK2_1與BLK2_2之情形亦同樣。
於圖11之例中，記憶胞陣列11_1之串單元SU內之n+1個選擇電晶體ST1之汲極分別連接於n+1條位元線BL0_1～BLn_1。又，記憶胞陣列11_2之串單元SU內之n+1個選擇電晶體ST1之汲極分別連接於n+1條位元線BL0_2～BLn_2。
BL選擇電路26包含複數個選擇器SEL。對於1個位元線BL設置1個選擇器SEL。於選擇器SEL連接有位元線BL、BL_1、及BL_2。選擇器SEL基於控制信號BS1及BS2，電性連接位元線BL、位元線BL_1及位元線BL_2中之任一者。換言之，選擇器SEL基於控制信號BS1及BS2，電性連接感測放大器25、記憶胞陣列11_1及11_2中之任一者。自例如定序器21供給控制信號BS1及BS2。
對選擇器SEL之內部構成進行說明。於以下之說明中，將電晶體之源極或汲極中之任一者表述為電晶體之一端。又，將電晶體之源極或汲極中之另一者表述為電晶體之另一端。
選擇器SEL包含電晶體T1及T2。電晶體T1之一端及電晶體T2之一端共通地連接於位元線BL。電晶體T1之另一端連接於位元線BL_1。對電晶體T1之閘極輸入控制信號BS1。電晶體T2之另一端連接於位元線BL_2。對電晶體T2之閘極輸入控制信號BS2。例如，於控制信號BS1為高(High)(“H”)位準之情形時，電晶體T1被設為導通狀態。又，例如於控制信號BS2為“H”位準之情形時，電晶體T2被設為導通狀態。
更具體而言，於例如與位元線BL0對應之選擇器SEL之情形時，電晶體T1之一端及電晶體T2之一端連接於位元線BL0。電晶體T1之另一端連接於位元線BL0_1。電晶體T2之另一端連接於位元線BL0_2。與其他位元線BL1～BLn對應之選擇器SEL亦同樣。於該狀態下，例如於控制信號BS1為“H”位準且控制信號BS2為低(Low)(“L”)位準之情形時，位元線BL0～BLn經由選擇器SEL，分別電性連接於位元線BL0_1～BLn_1。又，例如於控制信號BS1為“L”位準且控制信號BS2為“H”位準之情形時，位元線BL0～BLn經由選擇器SEL，分別電性連接於位元線BL0_2～BLn_2。
2.3 晶片間之各種配線之連接 接著，參照圖12，對晶片間之各種配線之連接進行說明。圖12係顯示記憶胞陣列11_1及11_2以及電路晶片20之配置之概念圖。
如圖12所示，記憶胞陣列11_1之位元線BL_1及記憶胞陣列11_2之位元線BL_2分別連接於電路晶片20之BL選擇電路26。
記憶胞陣列11_1及11_2之字元線WL以及選擇閘極線SGD及SGS共通地連接於電路晶片20之列解碼器24。
2.4 本實施形態之效果 根據本實施形態之構成，獲得與第1實施形態同樣之效果。
再者根據本實施形態之構成，半導體記憶裝置1包含BL選擇電路26。藉由使用BL選擇電路26選擇位元線BL，即陣列晶片，即使陣列晶片之個數增加，亦可抑制連接於感測放大器之位元線BL之個數增加。藉此，可抑制電路晶片之面積增加。
再者，根據本實施形態之構成，於複數個陣列晶片中，可共用選擇閘極線SGD。因此，即使陣列晶片之個數，即串單元SU之個數增加，亦可抑制連接於列解碼器之選擇閘極線SGD之個數增加。藉此，可抑制電路晶片之面積增加。
3.第3實施形態 接著，對第3實施形態進行說明。於第3實施形態中，對與第1及第2實施形態不同之位元線BL及選擇閘極線SGD之連接進行說明。以下，以與第1及第2實施形態不同之點為中心進行說明。
3.1 半導體記憶裝置之整體構成 首先，參照圖13，對半導體記憶裝置1之整體構成之一例進行說明。圖13係顯示半導體記憶裝置1之整體構成之方塊圖之一例。另，於圖13中，雖由箭頭線顯示各區塊之連接之一部分，但區塊間之連接不限定於該等。
如圖13所示，與第1實施形態之圖2同樣，記憶胞陣列11_1及11_2之字元線WL及選擇閘極線SGS共通地連接於列解碼器24。換言之，記憶胞陣列11_1及11_2之字元線WL及選擇閘極線SGS共用字元線WL及選擇閘極線SGS。且，記憶胞陣列11_1之選擇閘極線SGD、與記憶胞陣列11_2之選擇閘極線SGD分別獨立，並連接於列解碼器24。
又，與第2實施形態之圖10同樣，於電路晶片20設置有BL選擇電路26。BL選擇電路26電性連接感測放大器25、與記憶胞陣列11_1及11_2中之任一者。
3.2 記憶胞陣列及BL選擇電路之電路構成 接著，參照圖14，對記憶胞陣列11_1及11_2以及BL選擇電路26之電路構成之一例進行說明。
如圖14所示，與第1實施形態之圖2同樣，串單元SU內之複數個選擇電晶體ST1之閘極共通地連接於1個選擇閘極線SGD。更具體而言，記憶胞陣列11_1之串單元SU0內之複數個選擇電晶體ST1之閘極共通地連接於選擇閘極線SGD0_1。其他串單元SU亦同樣。
位元線BL、BL_1、及BL_2、以及BL選擇電路26之構成與第2實施形態之圖11同樣。
3.3 晶片間之各種配線之連接 接著，參照圖15，對晶片間之各種配線之連接進行說明。圖15係顯示記憶胞陣列11_1及11_2以及電路晶片20之配置之概念圖。
如圖15所示，記憶胞陣列11_1之位元線BL_1及記憶胞陣列11_2之位元線BL_2分別連接於電路晶片20之BL選擇電路26。
記憶胞陣列11_1及11_2之字元線WL以及選擇閘極線SGS共通地連接於電路晶片20之列解碼器24。
記憶胞陣列11_1之選擇閘極線SGD連接於電路晶片20之列解碼器24。記憶胞陣列11_2之選擇閘極線SGD連接於電路晶片20之列解碼器24。記憶胞陣列11_1之選擇閘極線SGD與記憶胞陣列11_2之選擇閘極線SGD未電性連接。
3.4 本實施形態之效果 根據本實施形態之構成，獲得與第1及第2實施形態同樣之效果。
4.第4實施形態 接著，對第4實施形態進行說明。於第4實施形態中，說明4個位元線BL之佈局之例。以下，以與第1至第3實施形態不同之點為中心進行說明。另，於以下之說明中，為簡化說明，表述為位元線BL之情形時，位元線BL包含配線層128、以及連接配線層128與感測放大器25或BL選擇電路26之各種配線層、接觸插塞、及電極焊墊等。
4.1 第1例 首先，參照圖16及圖17，對第1例進行說明。於第1例中，對可應用於第2及第3實施形態之位元線BL之佈局進行說明。圖16係立體顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。圖17係平面顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。於圖16及圖17之例中，除位元線BL及BL選擇電路26以外予以省略。以下，於記憶胞陣列11_1及11_2以及電路晶片20中，將Y方向之一端部表述為端部YL。將Y方向之另一端部表述為端部YR。端部YL與端部YR於Y方向上相互對向。
如圖16所示，記憶胞陣列11_1之位元線BL_1與記憶胞陣列11_2之位元線BL_2未電性連接。即，記憶胞陣列11_1與記憶胞陣列11_2未共用位元線BL。記憶胞陣列11_1之複數個位元線BL_1之每1條交替引出至端部YL側與端部YR側。記憶胞陣列11_2之複數個位元線BL_2亦同樣。於電路晶片20中，於Y方向之兩端，即端部YL及端部YR之附近，分別配置有BL選擇電路26。且，記憶胞陣列11_1之位元線BL_1及記憶胞陣列11_2之位元線BL_2連接於BL選擇電路26內之選擇器SEL。較佳為選擇器SEL配置於對應之位元線BL_1及BL_2之下方。藉此，可使各位元線BL_1之長度大致相等。同樣地，可使各位元線BL_2之長度大致相等。
更具體而言，如圖17所示，例如於記憶胞陣列11_1中，偶數位元線BL0_1、BL2_1、BL4_1、及BL6_1被引出至記憶胞陣列11_1之端部YL側(紙面左側)。又，例如奇數位元線BL1_1、BL3_1、BL5_1、及BL7_1被引出至記憶胞陣列11_1之端部YR側(紙面右側)。
同樣地，於記憶胞陣列11_2中，偶數位元線BL0_2、BL2_2、BL4_2、及BL6_2被引出至記憶胞陣列11_2之端部YL側。又，例如奇數位元線BL1_2、BL3_2、BL5_2、及BL7_2被引出至記憶胞陣列11_2之端部YR。
於電路晶片20中，與偶數位元線BL對應之BL選擇電路26配置於電路晶片20之端部YL側。且，與奇數位元線BL對應之BL選擇電路26配置於電路晶片20之端部YR側。
於端部YL側之連接有位元線BL0之選擇器SEL，連接位元線BL0_1及BL0_2。於連接有位元線BL2之選擇器SEL，連接位元線BL2_1及BL2_2。於連接有位元線BL4之選擇器SEL，連接位元線BL4_1及BL4_2。於連接有位元線BL6之選擇器SEL，連接位元線BL6_1及BL6_2。
於端部YR側之連接有位元線BL1之選擇器SEL，連接位元線BL1_1及BL1_2。於連接有位元線BL3之選擇器SEL，連接位元線BL3_1及BL3_2。於連接有位元線BL5之選擇器SEL，連接位元線BL5_1及BL5_2。於連接有位元線BL7之選擇器SEL，連接位元線BL7_1及BL7_2。
另，於本例中，雖對複數個位元線BL_1之每1條交替引出至端部YL側與端部YR側之情形進行說明，但並非限定於此。例如，複數個位元線BL_1亦可每2條以上交替引出。位元線BL_2亦同樣。
4.2 第2例 接著，參照圖18及圖19，對第2例進行說明。於第2例中，對可應用於第1實施形態之位元線BL之佈局進行說明。圖18係立體顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。圖19係平面顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。於圖18及圖19之例中，除位元線BL及感測放大器25以外予以省略。
如圖18所示，記憶胞陣列11_1與記憶胞陣列11_2共用位元線BL。即，記憶胞陣列11_1之位元線BL與記憶胞陣列11_2之位元線BL電性連接。於記憶胞陣列11_1及11_2中，位元線BL被引出至端部YL側。且，於端部YL側，記憶胞陣列11_2之位元線BL、與記憶胞陣列11_1之位元線BL電性連接。
另，於本例中，雖於記憶胞陣列11_1及11_2中，所有位元線BL被引出至端部YL側，但不限定於此。例如，位元線BL亦可每1條交替引出至端部YL側與YR側。
於電路晶片20中，於每個位元線BL獨立配置有感測放大器25。可任意設計電路晶片20之各感測放大器25之配置。另，感測放大器25為使位元線BL之配線長最小，而較佳為於Z方向上，配置於對應之位元線BL之下方。配置於記憶胞陣列11_1之位元線BL連接於對應之感測放大器25。此時，亦可以連接記憶胞陣列11_1與感測放大器25之部分之位元線BL之配線長為最小之方式，於記憶胞陣列11_1中，於位元線BL之中間部分設置與感測放大器25之連接部分。
更具體而言，如圖19所示，例如於記憶胞陣列11_1及11_2中，位元線BL0～BL7分別被引出至端部YL側。且，於端部YL側，分別連接記憶胞陣列11_1之位元線BL0～BL7、與記憶胞陣列11_2之位元線BL0～BL7。於電路晶片20中，8個感測放大器25配置於例如電路晶片20之中央附近。8個感測放大器25分別對應於位元線BL0～BL7。8個感測放大器25於Z方向上，配置於對應之位元線BL之下方。於記憶胞陣列11_1中，於位元線BL之中間部分，設置有與感測放大器25之連接部分。
4.3 第3例 接著，參照圖20及圖21，對第3例進行說明。於第3例中，對可應用於第2及第3實施形態之位元線BL之佈局進行說明。圖20係立體顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。圖21係平面顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。於圖20及圖21之例中，除位元線BL及BL選擇電路26以外予以省略。
如圖20所示，於記憶胞陣列11_1及11_2中，各位元線BL於Y方向上被分割為2個。以下，於限定引出至端部YL側之位元線BL之情形時，表述為位元線BLa。於限定引出至端部YR側之位元線BL之情形時，表述為位元線BLb。記憶胞陣列11內之各串單元SU連接於位元線BLa及BLb中之任一個。另，可任意設計位元線BLa及BLb與串單元SU之連接之組合。記憶胞陣列11_1及11_2共用位元線BLa及BLb。
於電路晶片20中，於Y方向之中央附近配置有BL選擇電路26。與1個位元線BL對應之位元線BLa及BLb連接於1個選擇器SEL。因此，本例之選擇器SEL作為選擇位元線BLa或位元線BLb之電路發揮功能。
位元線BLa及BLb於記憶胞陣列11_1之Y方向之中央附近，向電路晶片20引出。為使位元線BLa之配線長與位元線BLb之配線長相同，較佳為將選擇器SEL配置於對應之位元線BLa及BLb之下方。
更具體而言，如圖21所示，於記憶胞陣列11_1及11_2中，例如位元線BL0被分割為位元線BLa0及BLb0。位元線BL1被分割為位元線BLa1及BLb1。位元線BL2被分割為位元線BLa2及BLb2。位元線BL3被分割為位元線BLa3及BLb3。位元線BL4被分割為位元線BLa4及BLb4。位元線BL5被分割為位元線BLa5及BLb5。位元線BL6被分割為位元線BLa6及BLb6。位元線BL7被分割為位元線BLa7及BLb7。
記憶胞陣列11_1之位元線BLa0及記憶胞陣列11_2之位元線BLa0於端部YL側連接。其他位元線BLa1～BLa7亦同樣。
記憶胞陣列11_1之位元線BLb0及記憶胞陣列11_2之位元線BLb0於端部YR側連接。其他位元線BLb1～BLb7亦同樣。
將記憶胞陣列11_1之位元線BLa0之長度及位元線BLb0之長度分別設為La_1及Lb_1。同樣地，將記憶胞陣列11_2之位元線BLa0之長度及位元線BLb之長度設為La_2及Lb_2。於本例中，長度La_1、長度La_2、長度Lb_1、長度Lb_2大致相等。因此，位元線BLa0之長度與位元線BLb0之長度大致相等。其他位元線BLa及BLb亦同樣。即，位元線BLa0～BLa7及位元線BLb0～BLb7之長度大致相等。
於記憶胞陣列11_1之Y方向之中央附近，位元線BLa0～BLa7及BLb0～BLb7向電路晶片20引出。
於電路晶片20中，BL選擇電路26配置於Y方向之中央附近。且，例如複數個選擇器SEL排列配置於X方向。選擇器SEL配置於對應之位元線BLa及BLb之下方。選擇器SEL連接於自記憶胞陣列11_1引出之位元線BLa及BLb。
更具體而言，於連接有位元線BL0之選擇器SEL，連接位元線BLa0及BLb0。於連接有位元線BL1之選擇器SEL，連接位元線BLa1及BLb1。於連接有位元線BL2之選擇器SEL，連接位元線BLa2及BLb2。於連接有位元線BL3之選擇器SEL，連接位元線BLa3及BLb3。於連接有位元線BL4之選擇器SEL，連接位元線BLa4及BLb4。於連接有位元線BL5之選擇器SEL，連接位元線BLa5及BLb5。於連接有位元線BL6之選擇器SEL，連接位元線BLa6及BLb6。於連接有位元線BL7之選擇器SEL，連接位元線BLa7及BLb7。
位元線BLa0～BLa7及BLb0～BLb7自記憶胞陣列11_2之中央附近之一端至連接於選擇器SEL之另一端之整體之長度大致相等。
4.4 第4例 接著，參照圖22及圖23，對第4例進行說明。於第4例中，對可應用於第2及第3實施形態之位元線BL之佈局進行說明。圖22係立體顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。圖23係平面顯示電路晶片20、記憶胞陣列11_1之核心部、及記憶胞陣列11_2之核心部之概念圖。於圖22及圖23之例中，除位元線BL及BL選擇電路26以外予以省略。
如圖22所示，與第3例同樣，於記憶胞陣列11_1及11_2中，各位元線BL於Y方向上被分割為位元線BLa及BLb之2個。
電路晶片20中，於每個位元線BL獨立配置有BL選擇電路26，即選擇器SEL。另，可任意設計電路晶片20之選擇器SEL之配置。較佳為選擇器SEL配置於對應之位元線BLa及BLb之下方。選擇器SEL分別連接於自記憶胞陣列11_1引出之位元線BLa及BLb之端部。
於本例中，記憶胞陣列11內之位元線BLa與BLb之分割位置於每個位元線BL不同。換言之，於1個記憶胞陣列內，複數條位元線BLa之長度分別不同。同樣地，於1個記憶胞陣列內，複數個位元線BLb之長度分別不同。其中，以位元線BLa及BLb之整體之長度變得相同之方式，決定記憶胞陣列11_1及11_2之分割位置。換言之，自記憶胞陣列11_2之一端至連接於選擇器SEL之另一端之位元線BLa及BLb之長度大致相等。因此，基於選擇器SEL之配置，決定位元線BLa與位元線BLb之分割位置。
更具體而言，如圖23所示，例如將記憶胞陣列11_1之位元線BLa0之長度及位元線BLb0之長度分別設為La0_1及Lb0_1。同樣地，將記憶胞陣列11_1之位元線BLa1～BLa3之長度及位元線BLb1～BLb3之長度分別設為La1_1～La3_1及Lb1_1～Lb3_1。又，將記憶胞陣列11_2之位元線BLa0～BLa3之長度及位元線BLb0～BLb3之長度分別設為Lba0_2～La3_2及Lb0_2及Lb3_2。
例如，長度La0_1～La3_1分別不同。長度La0_2～La3_2分別不同。長度Lb0_1～Lb3_1分別不同。長度Lb0_2～Lb3_2分別不同。即使處於此種關係之情形時，長度(La0_1+La0_2)、長度(La1_1+La1_2)、長度(La2_1+La2_2)、長度(La3_1+La3_2)、長度(Lb0_1+Lb0_2)、長度(Lb1_1+Lb1_2)、長度(Lb2_1+Lb2_2)、及長度(Lb3_1+Lb3_2)大致相等。
4.5 本實施形態之效果 本實施形態之構成可應用於第1至第3實施形態。
根據本實施形態之構成，可使各位元線BL之配線長大致相等。因此，可減少位元線BL之配線電阻之不均。
再者，根據第2例及第4例之構成，可使感測放大器25或BL選擇電路26配置於任意之位置。因此，於電路晶片20中，可容易使亦包含列解碼器24等其他電路之佈局最佳化。
5.變化例等 上述實施形態之半導體記憶裝置包含第1記憶胞陣列(11_1)、與於第1方向(Z方向)上配置於第1記憶胞陣列之上方之第2記憶胞陣列(11_2)。第1記憶胞陣列包含：第1半導體(123)，其於第1方向延伸，連接第1記憶胞(MC)及第1選擇電晶體(ST1)；第1字元線(WL)，其連接於第1記憶胞之閘極；第1選擇閘極線(SGD)，其連接於第1選擇電晶體之閘極；及第1位元線(BL)，其連接於第1半導體。第2記憶胞陣列包含：第2半導體(123)，其於第1方向延伸，連接第2記憶胞(MC)及第2選擇電晶體(ST1)；第2字元線(WL)，其連接於第2記憶胞之閘極；第2選擇閘極線(SGD)，其連接於第2選擇電晶體之閘極；及第2位元線(BL)，其連接於第2半導體。第1字元線與第2字元線電性連接。第1選擇閘極線與第2選擇閘極線未電性連接。
可提供一種藉由應用上述實施形態，可使處理能力提高之半導體記憶裝置。
另，實施形態不限定於上述說明之形態，可進行各種變形。
例如，可儘可能組合上述實施形態。
例如，於上述實施形態中，雖對貼合電路晶片20與2個陣列晶片10_1及10_2之情形進行說明，但亦可於1個半導體基板上形成該等構成。
例如，於第2實施形態、第3實施形態、以及第4實施形態之第1例、第3例、及第4例中，亦可捨除BL選擇電路。於該情形時，設置於記憶胞陣列11_1及11_2之位元線BL連接於感測放大器25。
例如，於上述實施形態中，複數個配線層102亦可於插塞連接部中階梯狀引出。於該情形時，於配線層102之階梯部分連接接觸插塞CP1。
再者，上述實施形態之「大致相等」可包含例如製造不均所致之誤差。
再者，上述實施形態之「連接」亦可包含之間介存例如電晶體或電阻等其他構件而間接連接之狀態。
實施形態為例示，發明之範圍不限定於該等。 [相關申請案]
本申請案享受以日本專利申請案2021-99966號(申請日：2021年6月16日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 10_1:陣列晶片 10_2:陣列晶片 11_1:記憶胞陣列 11_2:記憶胞陣列 20:電路晶片 21:定序器 22:電壓產生電路 23:列驅動器 24:列解碼器 25:感測放大器 26:BL選擇電路 101:絕緣層 102:配線層 102_d:配線層 102_s:配線層 102_w0～102_w4:配線層 103:配線層 104:配線層 105:絕緣層 106:導電體 107:絕緣層 108:導電體 109:導電體 110:絕緣層 111:配線層 112:絕緣層 113:導電體 114:絕緣層 115:導電體 120:阻擋絕緣膜 121:電荷蓄積層 122:隧道絕緣膜 123:半導體層 124:核心層 125:蓋層 126:導電體 127:導電體 128:配線層 130:導電體 131:導電體 200:半導體基板 201:絕緣層 202:絕緣層 203:閘極電極 204:導電體 205:配線層 206:導電體 207:配線層 208:導電體 209:絕緣層 210:導電體 BL:位元線 BL_1:位元線 BL_2:位元線 BL0～BLn:位元線 BL0_1～BLn_1:位元線 BL0_2～BLn_2:位元線 BLa:位元線 BLa0～BLa7:位元線 BLb:位元線 BLb0～BLb7:位元線 BLK0～BLK3:區塊 BLK0_1～BLK2_1:區塊 BLK0_2～BLK2_2:區塊 BS1:控制信號 BS2:控制信號 CP1～CP6:接觸插塞 CP1_d:接觸插塞 CP1_s:接觸插塞 CP1_w0～CP1_w4:接觸插塞 CP2_d:接觸插塞 CP2_s:接觸插塞 CP2_w0～CP2_w4:接觸插塞 CU:胞單元 La_1:長度 La_2:長度 La0_1～La3_1:長度 La0_2～La3_2:長度 Lb_1:長度 Lb_2:長度 Lb0_1～Lb3_1:長度 Lb0_2～Lb3_2:長度 MC:記憶胞電晶體 MC0～MC4:記憶胞電晶體 MH:孔 MP:記憶體導柱 NS:NAND串 PD:電極焊墊 SEL:選擇器 SGD:選擇閘極線 SGD0～SGD2:選擇閘極線 SGD0_1～SGD2_1:選擇閘極線 SGD0_2～SGD2_2:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:縫隙 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 T1:電晶體 T2:電晶體 Tr:電晶體 WL:字元線 WL0～WL4:字元線 YL:端部 YR:端部
圖1係顯示第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之記憶胞陣列之電路圖。 圖3係顯示第1實施形態之記憶胞陣列及電路晶片之配置之概念圖。 圖4係第1實施形態之記憶胞陣列11_2之俯視圖。 圖5係第1實施形態之記憶胞陣列11_1之俯視圖。 圖6係沿圖4及圖5之A1-A2線之剖視圖。 圖7係沿圖4及圖5之B1-B2線之剖視圖。 圖8係沿圖4及圖5之C1-C2線之剖視圖。 圖9係沿圖4及圖5之D1-D2線之剖視圖。 圖10係顯示第2實施形態之半導體記憶裝置之方塊圖。 圖11係第2實施形態之記憶胞陣列之電路圖。 圖12係顯示第2實施形態之記憶胞陣列及電路晶片之配置之概念圖。 圖13係顯示第3實施形態之半導體記憶裝置之方塊圖。 圖14係第3實施形態之記憶胞陣列及BL選擇電路之電路圖。 圖15係顯示第3實施形態之記憶胞陣列及電路晶片之配置之概念圖。 圖16係立體顯示第4實施形態之第1例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖17係平面顯示第4實施形態之第1例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖18係立體顯示第4實施形態之第2例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖19係平面顯示第4實施形態之第2例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖20係平面顯示第4實施形態之第3例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖21係平面顯示第4實施形態之第3例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖22係平面顯示第4實施形態之第4例之電路晶片、與記憶胞陣列之核心部之概念圖。 圖23係平面顯示第4實施形態之第4例之電路晶片、與記憶胞陣列之核心部之概念圖。
10_1:陣列晶片 10_2:陣列晶片 11_1:記憶胞陣列 11_2:記憶胞陣列 20:電路晶片 24:列解碼器 25:感測放大器 BL:位元線 SGD:選擇閘極線 SGS:選擇閘極線 WL:字元線

Claims (9)

  1. 一種半導體記憶裝置，其具備： 第1記憶胞陣列；及 第2記憶胞陣列，其於第1方向上配置於上述第1記憶胞陣列之上方；且 上述第1記憶胞陣列包含： 第1半導體，其於上述第1方向延伸，連接第1記憶胞及第1選擇電晶體； 第1字元線，其連接於上述第1記憶胞之閘極； 第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；及 第1位元線，其連接於上述第1半導體；且 上述第2記憶胞陣列包含： 第2半導體，其於上述第1方向延伸，連接第2記憶胞及第2選擇電晶體； 第2字元線，其連接於上述第2記憶胞之閘極； 第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；及 第2位元線，其連接於上述第2半導體；且 上述第1字元線與上述第2字元線電性連接； 上述第1選擇閘極線與上述第2選擇閘極線未電性連接。
  2. 如請求項1之半導體記憶裝置，其中 上述第1位元線及上述第2位元線電性連接。
  3. 一種半導體記憶裝置，其具備： 第1記憶胞陣列；及 第2記憶胞陣列，其於第1方向上，配置於上述第1記憶胞陣列之上方；且 上述第1記憶胞陣列包含： 第1半導體，其於上述第1方向延伸，連接第1記憶胞及第1選擇電晶體； 第1字元線，其連接於上述第1記憶胞之閘極； 第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；及 第1位元線，其連接於上述第1半導體；且 上述第2記憶胞陣列包含： 第2半導體，其於上述第1方向延伸，連接第2記憶胞及第2選擇電晶體； 第2字元線，其連接於上述第2記憶胞之閘極； 第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；及 第2位元線，其連接於上述第2半導體；且 上述第1字元線與上述第2字元線電性連接； 上述第1位元線與上述第2位元線未電性連接。
  4. 如請求項1或3之半導體記憶裝置，其進而具備： 感測放大器；及 選擇電路，其連接於上述感測放大器；且 上述選擇電路選擇上述第1位元線及上述第2位元線之1者，而連接於上述感測放大器。
  5. 如請求項1或3之半導體記憶裝置，其中 上述第1位元線被分割為第1配線部與第2配線部2者， 上述第2位元線被分割為第3配線部與第4配線部2者， 上述第1配線部與上述第3配線部連接， 上述第2配線部與上述第4配線部連接。
  6. 如請求項5之半導體記憶裝置，其中 上述第1配線部之配線長和上述第3配線部之配線長相加之長度，與上述第2配線部之配線長和上述第4配線部之配線長相加之長度相等。
  7. 如請求項5之半導體記憶裝置，其進而具備： 感測放大器；及 選擇電路，其連接於上述感測放大器；且 上述選擇電路選擇上述第1配線部及上述第2配線部之1者，而連接於上述感測放大器。
  8. 如請求項1或3之半導體記憶裝置，其中 於上述第1方向上，上述第2半導體配置於上述第1半導體之上方。
  9. 如請求項1或3之半導體記憶裝置，其中 於上述第1方向上，上述第2位元線配置於上述第1位元線之上方。
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