CN112242401B - 半导体存储装置 - Google Patents

Abstract

实施方式提供一种能够抑制电力消耗的半导体存储装置。实施方式的半导体存储装置包含第1至第4绝缘区域、以及第1及第2柱。多个第1绝缘区域沿着与第1方向交叉的第2方向设置。第1柱沿着第1方向贯通第2导电体层且设置于多个第1绝缘区域间。多个第2绝缘区域沿着第2方向设置。第2柱沿着第1方向贯通第7导电体层且设置于多个第2绝缘区域间。第3绝缘区域在第1绝缘区域与第2绝缘区域之间，沿着第2方向设置。第4绝缘区域在俯视下与第3绝缘区域隔开，且设置于第2导电体层与第7导电体层之间。

Description

半导体存储装置

[相关申请]

本申请享有以日本专利申请2019-133747号(申请日：2019年7月19日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种能够非易失地存储数据的NAND(Not AND，与非)型闪存。

发明内容

本发明要解决的问题是提供一种能够抑制电力消耗的半导体存储装置。

实施方式的半导体存储装置包含衬底、第1至第11导电体层、第1至第4绝缘区域以及第1及第2柱。第1导电体层设置于衬底的上方。第2导电体层设置于第1导电体层的上方。第3导电体层及第4导电体层在第2导电体层的上方，彼此在第1方向上分离地积层。第5导电体层及第6导电体层在第2导电体层的上方，与第3导电体层及第4导电体层相互隔开且分别设置于同一层。多个第1绝缘区域沿着与第1方向交叉的第2方向设置在第3导电体层与第5导电体层之间、且第4导电体层与第6导电体层之间。第1柱沿着第1方向贯通所述第2导电体层且设置于多个第1绝缘区域间，并且包含第1半导体层及第1绝缘体层。第1半导体层与第1导电体层接触。第1绝缘体层设置于第1半导体层与第2至第6导电体层之间。第7导电体层在第1导电体层的上方，与第2导电体层相互隔开且设置于与其相同的层。第8导电体层及第9导电体层在第7导电体层的上方，彼此在第1方向上分离地积层。第10导电体层及第11导电体层在第7导电体层的上方，与第8导电体层及第9导电体层相互隔开且分别设置于同一层。多个第2绝缘区域沿着第2方向设置在第8导电体层与第10导电体层之间且第9导电体层与第11导电体层之间。第2柱沿着第1方向贯通所述第7导电体层且设置于多个第2绝缘区域间，并且包含第2半导体层及第2绝缘体层。第2半导体层与第1导电体层接触。第2绝缘体层设置于第2半导体层与第7至第11导电体层之间。第3绝缘区域沿着第2方向设置在第3至第6导电体层与第8至第11导电体层之间。第4绝缘区域在俯视下与第3绝缘区域隔开，且设置于第2导电体层与第7导电体层之间。

附图说明

图1是表示实施方式的半导体存储装置的构成例的框图。

图2是表示实施方式的半导体存储装置所具备的存储胞阵列的电路构成的一例的电路图。

图3是表示实施方式的半导体存储装置所具备的存储胞阵列的平面布局的一例的俯视图。

图4是表示实施方式的半导体存储装置所具备的存储胞阵列的平面布局的一例的俯视图。

图5是表示实施方式的半导体存储装置所具备的存储胞阵列的平面布局的一例的俯视图。

图6是表示实施方式的半导体存储装置所具备的存储胞阵列的剖面结构的一例的沿着图5的VI-VI线的剖视图。

图7是表示实施方式的半导体存储装置所具备的存储胞阵列的剖面结构的一例的沿着图5的VII-VII线的剖视图。

图8是表示实施方式的半导体存储装置中的制造中途的存储胞阵列的平面布局的一例的俯视图。

图9是表示实施方式的半导体存储装置中的制造中途的存储胞阵列的剖面结构的一例的沿着图8的IX-IX线的俯视图。

图10是表示实施方式的变化例的半导体存储装置所具备的存储胞阵列的剖面结构的一例的剖视图。

具体实施方式

以下，参考附图对实施方式进行说明。实施方式例示用来实现发明的技术性思想的装置及方法。附图是示意性或概念性图，各附图的尺寸及比率等未必与实物相同。本发明的技术思想并非通过构成要素的形状、结构、配置等而特定。

此外，在以下说明中，对于具有大致相同的功能及构成的构成要素，标注相同符号。构成参考符号的文字之后的数字是用来将通过包含相同文字的参考符号被参考且具有相同构成的要素彼此加以区分。同样地，构成参考符号的数字之后的文字是用来将通过包含相同数字的参考符号被参考且具有相同构成的要素彼此加以区分。在无需将以包含相同文字或数字的参考符号表示的要素相互区别的情况下，这些要素分别通过只包含文字或数字的参考符号被参考。

[1]实施方式

以下，对实施方式的半导体存储装置1进行说明。

[1-1]半导体存储装置1的构成

[1-1-1]半导体存储装置1的整体构成

图1表示实施方式的半导体存储装置1的构成例。半导体存储装置1是能够非易失地存储数据的NAND型闪存，可以通过外部的存储器控制器2进行控制。

如图1所示，半导体存储装置1例如具备存储胞阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器模块14、行解码器模块15及感测放大器模块16。

存储胞阵列10包括多个块BLK0～BLKn(n为1以上的整数)。块BLK是能够非易失地存储数据的多个存储胞的集合，例如被用作数据的删除单位。另外，在存储胞阵列10中设置着多根位线及多根字线。各存储胞例如与1根位线及1根字线相关联。关于存储胞阵列10的详细构成，将于后文叙述。

指令寄存器11保存半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、删除动作等的命令。

地址寄存器12保存半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包含块地址BAd、页地址PAd及列地址CAd。例如，块地址BAd、页地址PAd、及列地址CAd分别用于选择块BLK、字线、及位线。

定序器13控制半导体存储装置1整体的动作。例如，定序器13基于指令寄存器11中所保存的指令CMD，控制驱动器模块14、行解码器模块15、及感测放大器模块16等，而执行读出动作、写入动作、删除动作等。

驱动器模块14产生读出动作、写入动作、删除动作等中所使用的电压。而且，驱动器模块14例如基于地址寄存器12中所保存的页地址PAd，对与所选择的字线对应的信号线施加所产生的电压。

行解码器模块15基于地址寄存器12中所保存的块地址BAd，选择对应的存储胞阵列10内的1个块BLK。而且，行解码器模块15例如将施加到与所选择的字线对应的信号线的电压传送到所选择的块BLK内的所选择的字线。

感测放大器模块16在写入动作中，根据从存储器控制器2接收到的写入数据DAT，对各位线施加所需电压。另外，感测放大器模块16在读出动作中，基于位线的电压判定存储胞中所存储的数据，并将判定结果作为读出数据DAT传送到存储器控制器2中。

以上所说明的半导体存储装置1及存储器控制器2也可通过它们的组合来构成1个半导体装置。作为这种半导体装置，例如可列举像SD(Secure Digital，安全数字)^TM卡那样的存储卡、或SSD(solid state drive，固态驱动器)等。

[1-1-2]存储胞阵列10的电路构成

图2表示实施方式中的存储胞阵列10的电路构成的一例。各块BLK例如包含4个串单元SU0～SU3，图2中表示同一块BLK中所包含的2个串单元SU0及SU1。

如图2所示，各串单元SU包含多个存储组MG。多个存储组MG分别与位线BL0～BLm(m为1以上的整数)相关联，且分别包含2个NAND串NSa及NSb以及选择晶体管STB。NAND串NSa包含存储胞晶体管MCa0～MCa7以及选择晶体管STa1及STa2。NAND串NSb包含存储胞晶体管MCb0～MCb7以及选择晶体管STb1及STb2。

选择晶体管STB用于选择串单元SU。选择晶体管STa1及STb1以及选择晶体管STa2及STb2分别用于选择串单元SU及NAND串NS。存储胞晶体管MCa及MCb分别包含控制栅极及电荷蓄积层，且非易失地保存数据。以下，着眼于1个存储组MG，对存储组MG内的元件的具体连接状态的一例进行说明。

在NAND串NSa中，存储胞晶体管MCa0～MCa7串联连接。选择晶体管STa1的源极连接于串联连接的存储胞晶体管MCa0～MCa7的一端。串联连接的存储胞晶体管MCa0～MCa7的另一端连接于选择晶体管STa2的漏极。

在NAND串NSb中，存储胞晶体管MCb0～MCb7串联连接。选择晶体管STb1的源极连接于串联连接的存储胞晶体管MCb0～MCb7的一端。串联连接的存储胞晶体管MCb0～MCb7的另一端连接于选择晶体管STb2的漏极。

选择晶体管STa1及STb1各自的漏极共通连接于与该存储组MG相关联的位线BL。选择晶体管STa2及STb2各自的源极共通连接于选择晶体管STB的漏极。选择晶体管STB的源极连接于源极线SL。

同一块BLK中所含的多个选择晶体管STa1各自的栅极在每个串单元SU中连接于共通的选择栅极线SGDa。具体来说，串单元SU0中所含的选择晶体管STa1共通连接于选择栅极线SGDa0。串单元SU1中所含的选择晶体管STa1共通连接于选择栅极线SGDa1。同样地，未图示的串单元SU2及SU3中所含的选择晶体管STa1分别共通连接于选择栅极线SGDa2及SGDa3。

同一块BLK中所含的多个选择晶体管STb1各自的栅极在每个串单元SU中连接于共通的选择栅极线SGDb。具体来说，串单元SU0中所含的选择晶体管STb1共通连接于选择栅极线SGDb0。串单元SU1中所含的选择晶体管STb1共通连接于选择栅极线SGDb1。同样地，未图示的串单元SU2及SU3中所含的选择晶体管STb1分别共通连接于选择栅极线SGDb2及SGDb3。

同一块BLK中所含的存储胞晶体管MCa0～MCa7各自的控制栅极分别共通连接于字线WLa0～WLa7。同一块BLK中所含的存储胞晶体管MCb0～MCb7各自的控制栅极分别共通连接于字线WLb0～WLb7。

同一块BLK中所含的多个选择晶体管STa2各自的栅极共通连接于选择栅极线SGSa。同一块BLK中所含的多个选择晶体管STb2各自的栅极共通连接于选择栅极线SGSb。同一块BLK中所含的多个选择晶体管STB各自的栅极共通连接于选择栅极线SGB。

在以上所说明的存储胞阵列10的电路构成中，位线BL例如由被分配了同一列地址的存储组MG(NAND串NSa及NSb的组)共有。源极线SL例如在多个块BLK间被共有。选择栅极线SGB设置于每个块BLK。字线WLa及WLb、选择栅极线SGDa及SGDb、以及选择栅极线SGSa、SGSb及SGB分别可以被独立地控制。

此外，在以上说明中，例示了选择栅极线SGDa0～SGDa3以及SGDb0～SGDb3彼此独立的情况，但也存在选择栅极线SGD在相邻的串单元SU间被共有的情况。在该情况下，例如也可以将选择栅极线SGDa0～SGDa3以及SGDb0～SGDb3中的两种选择栅极线SGD的功能分配到与选择栅极线SGD对应的1根配线。另外，也可以将一种选择栅极线SGD的功能分配到2根以上的配线。

[1-1-3]存储胞阵列10的结构

以下，对实施方式的半导体存储装置1所具备的存储胞阵列10的结构的一例进行说明。此外，在以下所参考的附图中，X方向与字线WL的延伸方向对应，Y方向与位线BL的延伸方向对应，Z方向与相对于用于形成半导体存储装置1的半导体衬底30的表面的铅直方向对应。在俯视图中，为了容易观察图，而适当添加了影线。俯视图中所添加的影线未必与添加有影线的构成要素的素材或特性相关。

(存储胞阵列10的平面布局)

图3着眼于选择栅极线SGDa及SGDb而表示实施方式中的存储胞阵列10的平面布局的一例。在图3中，抽出与依次排列的3个块BLK0～BLK2对应的区域。如图3所示，存储胞阵列10的区域包含胞区域CA以及替换区域RA1及RA2。另外，存储胞阵列10包含多个存储沟槽MT、多个存储柱MP、及多个替换孔STH。

胞区域CA以及替换区域RA1及RA2分别是沿Y方向延伸的区域。胞区域CA在X方向上夹于替换区域RA1及RA2之间。选择栅极线SGDa及SGDb分别具有沿X方向延伸的部分，横穿胞区域CA以及替换区域RA1及RA2。选择栅极线SGDa及SGDb在Y方向上交替地配置。

各存储沟槽MT配置于相邻的选择栅极线SGDa及SGDb间。存储沟槽MT具有沿X方向延伸的部分，而将在Y方向上相邻的配线层间分离。在存储沟槽MT中，例如嵌埋绝缘体。

各存储柱MP作为存储组MG发挥功能，且在胞区域CA内与1条存储沟槽MT重叠而配置。并且，各存储柱MP将重叠的存储沟槽MT分断，和与分断的存储沟槽MT相邻的选择栅极线SGDa及SGDb分别接触。存储柱MP与选择栅极线SGDa的对向部分作为选择晶体管STa1发挥功能。存储柱MP与选择栅极线SGDb的对向部分作为选择晶体管STb1发挥功能。

在各存储柱MP，至少重叠地设置1根位线BL，且与1根位线BL电连接。在与各块BLK对应的区域中，多个存储柱MP例如配置成4列错位状。并且，在相邻的块BLK的交界部分，配置未重叠有存储柱MP的存储沟槽MT。换句话来说，存储胞阵列10通过利用未重叠有存储柱MP的存储沟槽MT划分，而分割成块BLK单位。

各替换孔STH是在形成积层配线时使用。例如，多个替换孔STH包含替换区域RA1中与排列序号为偶数的存储沟槽MT重叠配置的替换孔STH、及替换区域RA2中与排列序号为奇数的存储沟槽MT重叠配置的替换孔STH。各替换孔STH将重叠的存储沟槽MT分断，和与分断的存储沟槽MT相邻的选择栅极线SGDa及SGDb分别接触。在替换孔STH中，例如嵌埋有绝缘体。

图4着眼于选择栅极线SGB而表示实施方式中的存储胞阵列10的平面布局的一例。在图4中，抽出与图3相同的区域。如图4所示，存储胞阵列10还包含多个狭缝DIV。

各选择栅极线SGB具有沿X方向延伸的部分，横穿胞区域CA以及替换区域RA1及RA2。在选择栅极线SGB贯通有多个存储柱MP及多个替换孔STH。存储柱MP与选择栅极线SGB的对向部分作为选择晶体管STB发挥功能。

狭缝DIV具有沿X方向延伸的部分，将在Y方向上相邻的选择栅极线SGB间分离。换句话说，相邻的块BLK内相邻的选择栅极线SGB间配置着狭缝DIV。再换句话说，选择栅极线SGB与狭缝DIV在Y方向上交替地配置。在狭缝DIV中，例如嵌埋有绝缘体。

另外，在实施方式中的存储胞阵列10中，存储柱MP、存储沟槽MT及替换孔STH分别与狭缝DIV分离地设置。也就是说，狭缝DIV以配置于相邻的块BLK的交界部分的存储沟槽MT为基准，偏向其中一个块BLK侧而配置。换句话说，狭缝DIV在相邻的块BLK中的一个块BLK内与配置于端部的选择栅极线SGD或字线WL重叠地配置。各狭缝DIV优选以选择栅极线SGB的电阻值成为固定的方式，在相同方向上错开配置。在该情况下，对于各块BLK内的积层配线(选择栅极线SGD或字线WL等)，例如逐条地重叠设置狭缝DIV。

图5着眼于字线WLa及WLb而表示实施方式中的存储胞阵列10的平面布局的一例。在图5中，抽出包含块BLK0及BLK1的交界部分的存储沟槽MT及替换孔STH的区域。如图5所示，存储柱MP包含核心部件20、半导体层21、隧道绝缘膜22、绝缘膜23及阻挡绝缘膜24。

字线WLa及WLb分别具有沿X方向延伸的部分，横穿胞区域CA以及替换区域RA1及RA2。字线WLa及WLb在Y方向上交替地配置，且在字线WLa及WLb间配置着存储沟槽MT。也就是说，字线WLa及WLb分别具有与存储柱MP及替换孔STH分别接触的部分。

另外，字线WLa及WLb分别具有在每个块BLK中端部被电连接的结构。例如，块BLK内的字线WL是通过将字线WL设为梳形而电连接。不限于此，块BLK内的字线WL也可以通过经由不同的配线层连接线状的字线WL的组而电连接。

存储柱MP内的核心部件20设置于存储柱MP的中央部。半导体层21包围核心部件20的周围。隧道绝缘膜22包围半导体层21的周围。绝缘膜23包围隧道绝缘膜22的周围。阻挡绝缘膜24包围绝缘膜23的周围。另外，阻挡绝缘膜24与相邻的字线WLa及WLb、以及该相邻的字线WLa及WLb间的存储沟槽MT分别接触。

存储柱MP与字线WLa的对向部分作为存储胞晶体管MCa发挥功能。存储柱MP与字线WLb的对向部分作为存储胞晶体管MCb发挥功能。例如，核心部件20例如包含氧化硅(SiO₂)等绝缘体。半导体层21例如包含硅(Si)。隧道绝缘膜22及阻挡绝缘膜24分别例如包含氧化硅(SiO₂)。绝缘膜23例如包含氮化硅(SiN)。

(存储胞阵列10的剖面结构)

图6是沿着图5的VI-VI线的剖视图，表示包含块BLK0及BLK1的交界部分的存储沟槽MT与存储柱MP的存储胞阵列10的剖面结构的一例。如图6所示，存储胞阵列10例如包含导电体层31、32、33a、33b、34a、34b、35a、35b及36、绝缘体层40～45、绝缘体50及51以及多个接点CV。以下，对于存储胞阵列10的详细的剖面结构，从下层起依次进行说明。

在半导体衬底30上介隔绝缘体层40设置着导电体层31。虽然省略了图示，但在绝缘体层40的内部，例如设置着感测放大器模块16等电路。导电体层31例如形成为沿着XY平面扩展而成的板状，被用作源极线SL。导电体层31例如包含掺杂有磷(P)的硅(Si)。导电体层31也可包含多种半导体层，还可包含金属层。

在导电体层31上介隔绝缘体层41设置着导电体层32。导电体层32例如形成为沿着XY平面扩展而成的板状，被用作选择栅极线SGB。另外，导电体层32也用作在制造半导体存储装置1时的蚀刻终止层。导电体层32例如包含掺杂有磷(P)的硅(Si)。

在导电体层32上介隔绝缘体层42设置着导电体层33。导电体层33例如形成为沿着XY平面扩展而成的板状，被用作选择栅极线SGS。导电体层33例如包含钨(W)。

在导电体层33上交替地积层绝缘体层43与导电体层34。导电体层34例如形成为沿着XY平面扩展而成的板状。所积层的多个导电体层34从半导体衬底30侧起依次分别用作字线WL0～WL7。导电体层34例如包含钨(W)。

在最上层的导电体层34上介隔绝缘体层44设置着导电体层35。导电体层35例如形成为沿着XY平面扩展而成的板状，被用作选择栅极线SGD。导电体层35例如包含钨(W)。

在导电体层35上介隔绝缘体层45设置着导电体层36。导电体层36例如形成为沿着Y方向延伸而成的线状，被用作位线BL。也就是说，在未图示的区域中，多个导电体层36沿着X方向排列。导电体层36例如包含铜(Cu)。

存储柱MP分别沿着Z方向延伸而设置，贯通导电体层32～35及绝缘体层41～44。存储柱MP内的核心部件20沿着Z方向延伸而设置。核心部件20的上端包含在比导电体层35靠上一层中。核心部件20的下端包含在形成有导电体层31的层内。半导体层21覆盖核心部件20的周围。隧道绝缘膜22覆盖半导体层21的侧面及底面。绝缘膜23覆盖隧道绝缘膜22的侧面及底面。阻挡绝缘膜24覆盖绝缘膜23的侧面及底面。导电体层31经由存储柱MP的侧面与半导体层21接触。

在存储柱MP内的半导体层21上设置着柱状的接点CV。在接点CV上，与1个导电体层36(位线BL)接触。与同一列地址相关的存储组MG对应的存储柱MP经由接点CV连接于共通的导电体层36。

存储沟槽MT将导电体层33～35以及绝缘体层42～44分断。并且，在存储沟槽MT内嵌埋有绝缘体50。绝缘体50的上端与绝缘体层45接触。绝缘体50的下端与导电体层32接触。在存储沟槽MT中，也可以嵌埋有多种材料。只要能够至少使相邻的导电体层间绝缘即可。

由此，导电体层33被分离为与选择栅极线SGSa及SGSb分别对应的导电体层33a及33b。导电体层34被分离为与字线WLa及WLb分别对应的导电体层34a及34b。导电体层35被分离为与选择栅极线SGDa及SGDb分别对应的导电体层35a及35b。

狭缝DIV将导电体层32分断。并且，在狭缝DIV中嵌埋有绝缘体51。绝缘体51的上端与绝缘体层42接触。绝缘体51的下端与绝缘体层41接触。另外，狭缝DIV与存储柱MP及存储沟槽MT分别分离。此外，绝缘体51与绝缘体层42也可以一体地形成。在狭缝DIV中，也可以嵌埋有多种材料。只要能够至少使相邻的导电体层间绝缘即可。

由此，导电体层32针对每个块BLK被分离。具体来说，和块BLK0的选择栅极线SGB0对应的导电体层32、与和块BLK1的选择栅极线SGB1对应的导电体层32之间被狭缝DIV分离。其它块BLK间的导电体层32也同样地被狭缝DIV分离。

图7是沿着图5的VII-VII线的剖视图，表示包含从块BLK的交界部分分离的存储沟槽MT与替换孔STH的存储胞阵列10的剖面结构的一例。如图7所示，存储胞阵列10还包含绝缘体52。

替换孔STH将存储沟槽MT(绝缘体50)分断，且贯通导电体层32及绝缘体层41。并且，在替换孔STH内嵌埋有绝缘体52。绝缘体52的上端与绝缘体层45接触。绝缘体52的下端与导电体层31接触。另外，替换孔STH在未图示的区域中，与导电体层33a、33b、34a、34b、35a及35b以及绝缘体层42～44分别接触。也就是说，相邻的导电体层33a及33b间、相邻的导电体层34a及34b间、以及相邻的导电体层35a及35b间分别通过存储沟槽MT内的绝缘体50、与将该绝缘体50分断的狭缝DIV及存储柱MP的组而电性绝缘。

在以上所说明的实施方式的半导体存储装置1中，存储胞晶体管MCa及MCb使用绝缘膜23作为电荷蓄积层。存储胞晶体管MCa及MCb、以及选择晶体管STa1、STb1、STa2、STb2及STB共有通道(半导体层21)。在Z方向上排列的选择晶体管STa1及STa2以及存储胞晶体管MCa0～MCa7的组对应于NAND串NSa。在Z方向上排列的选择晶体管STb1及STb2以及存储胞晶体管MCb0～MCb7的组对应于NAND串NSb。

另外，在与半导体衬底30的表面平行的方向(例如Y方向)上，存储胞晶体管MCa0～MCa7以及选择晶体管STa1及STa2分别与存储胞晶体管MCb0～MCb7以及选择晶体管STb1及STb2对向。换句话说，存储胞晶体管MCa0～MCa7以及选择晶体管STa1及STa2分别与存储胞晶体管MCb0～MCb7以及选择晶体管STb1及STb2，介隔由存储沟槽MT分割而成的区域而相邻。

[1-2]实施方式的效果

根据以上所说明的实施方式的半导体存储装置1，能够抑制半导体存储装置1的电力消耗。以下，对实施方式的半导体存储装置1的详细效果进行说明。

在将存储胞三维地积层而成的半导体存储装置中，为了提高存储密度，而考虑将存储柱MP以2个区域分割并动作。例如，半导体存储装置可以通过对与存储柱MP接触且被分割成2个的字线WL等积层配线独立地进行控制，而使1根存储柱MP作为2根NAND串NSa及NSb发挥功能。

在这种半导体存储装置中，为了分割存储胞晶体管MC或积层配线，而形成存储沟槽MT。并且，因为在形成存储沟槽MT的情况下，无法经由狭缝执行置换处理，所以使用替换孔STH执行置换处理。在使用经由替换孔STH的置换处理的情况下，由存储沟槽MT形成块BLK的交界。因此，存储沟槽MT的配置存在各种制约。

此处，简洁地说明被分割的积层配线的形成方法。在被分割的积层配线的形成中，首先交替地积层牺牲部件SM与绝缘体层。接下来，以分割所积层的牺牲部件SM的方式形成存储沟槽MT，利用绝缘体来嵌埋存储沟槽MT的内部。然后，以与存储沟槽MT重叠的方式形成存储柱MP。该时间点的制造中途的存储胞阵列10的制造的一例示于图8及图9中。图8着眼于形成字线WL的配线层而表示实施方式的半导体存储装置1中的制造中途的存储胞阵列10的平面布局的一例。图9是沿着图8的IX-IX线的剖视图。

如图8所示，例如存储沟槽MT在供形成替换孔STH的区域分离而形成。因此，所积层的牺牲部件SM在存储沟槽MT分离的部分连续地设置。与连续地设置着该牺牲部件SM的部分对应的倾斜防止部IBP能够在形成存储沟槽MT时抑制积层结构的倒塌。并且，倾斜防止部IBP内的牺牲部件SM通过形成替换孔STH被去除。由此，将所积层的牺牲部件SM与字线WLa及WLb等配线对应地分离。

为了使牺牲部件SM分离，优选将倾斜防止部IBP附近的存储沟槽MT与替换孔STH的一部分重叠地配置。然而，存储沟槽MT与替换孔STH的重叠部分OP在加工替换孔STH时有过蚀刻的顾虑。换句话说，在加工替换孔STH时，有因重叠部分OP而形成加工阶差的顾虑。

例如，在半导体存储装置1中，源极线SL是与字线WL等同样地通过经由替换孔STH的置换处理而形成。因此，在形成替换孔STH之前，在与源极线SL对应的部分，如图9所示，例如积层半导体层60、保护层61、牺牲部件62、保护层63及半导体层64。

在源极线SL的置换处理中，首先经由替换孔STH去除保护层61及63以及牺牲部件62、与存储柱MP侧面的阻挡绝缘膜24、绝缘膜23及隧道绝缘膜22的一部分。然后，通过在去除牺牲部件62等而成的空间中嵌埋半导体，而形成与源极线SL对应的导电体层31。

在源极线SL的置换处理中，替换孔STH的底部优选利用牺牲部件62封堵。然而，如果假定存储沟槽MT将导电体层32分断，那么存在重叠部分OP发生过蚀刻而替换孔STH贯通至保护层61的情况。在这种情况下，有以下顾虑：与源极线SL对应的积层结构在去除牺牲部件62或保护层61及63的步骤中被加工成非意欲的形状，而成为源极线SL的短路不良等的主要原因。

因此，存储沟槽MT的底部优选利用被用作加工深孔或深槽时的蚀刻终止层的导电体层32预先进行封堵。在存储沟槽MT被导电体层32封堵的情况下，选择栅极线SGD及SGS以及字线WL针对每个块BLK被分断，另一方面，块BLK间的选择栅极线SGB一体地形成。结果为，无法针对每个块BLK控制选择晶体管STB，而有选择栅极线SGB的驱动所伴有的电力消耗增加的顾虑。

相对于此，在实施方式的半导体存储装置1中，在积层牺牲部件SM之前，通过狭缝DIV将导电体层32分断。狭缝DIV以不与各存储沟槽MT、替换孔STH及存储柱MP重叠的方式配置，在狭缝DIV中，例如嵌埋氧化膜。

由此，实施方式的半导体存储装置1能够残留存储沟槽MT、替换孔STH、及存储柱MP的加工前的蚀刻终止层(导电体层32)，且将选择栅极线SGB针对每个块BLK分离。结果为，实施方式的半导体存储装置1能够针对每个块BLK控制选择栅极线SGB，从而能够抑制电力消耗。另外，实施方式的半导体存储装置1能够在加工存储沟槽MT、替换孔STH及存储柱MP时将导电体层32用作蚀刻终止层，所以能够抑制源极线SL所引起的不良的产生。

[2]其它变化例等

在实施方式中，例示了存储柱MP内的半导体层21经由存储柱MP的侧面与导电体层31(源极线SL)电连接的情况，但不限于此。例如，半导体存储装置1也可使存储柱MP内的半导体层21与源极线SL经由存储柱MP的底部而连接。

图10是实施方式的变化例的半导体存储装置1所具备的存储胞阵列10的剖面结构的一例，表示与图6相同的区域。如图10所示，在实施方式的变化例的半导体存储装置1中，将设置于存储柱MP的底部的阻挡绝缘膜24、绝缘膜23、及隧道绝缘膜22各自的一部分去除。于是，存储柱MP内的半导体层21在存储柱MP的底部与导电体层31接触。即使在这种情况下，也可以通过与实施方式同样地设置狭缝DIV来获得与实施方式相同的效果。

在实施方式中，例示了相邻的块BLK的选择栅极线SGB被1条狭缝DIV分断的情况，但相邻的块BLK的选择栅极线SGB也可以被2条以上的狭缝DIV分断。如此，狭缝DIV只要至少将相邻的块BLK的选择栅极线SGB分离，且在俯视下与存储柱MP、替换孔STH及存储沟槽MT分离即可，可以任意条数形成。

在实施方式中，例示了存储胞晶体管MC的电荷蓄积层为绝缘膜的情况，但也可以将像半导体或金属那样的导电体用作电荷蓄积层。也就是说，半导体存储装置1也可以具备绝缘膜23被置换成导电体的浮栅型存储胞晶体管MC。存储胞晶体管MC的构成是根据存储柱MP内的电荷蓄积层的结构而设计。

例如，于在各存储柱MP中，电荷蓄积层在Y方向及Z方向这两个方向上针对每个存储胞晶体管MC被分离的情况下，可以使用绝缘膜及导电体中的任一个作为电荷蓄积层。被用作电荷蓄积层的导电体也可具有使用半导体、金属及绝缘体中的两种以上而成的积层结构。另一方面，于在各存储柱MP中，电荷蓄积层未在Y方向及Z方向这两个方向上针对每个存储胞晶体管MC被分离的情况下，使用绝缘膜作为电荷蓄积层。

此外，与同一存储组MG对应的隧道绝缘膜及阻挡绝缘膜各自不论电荷蓄积层是否在Y方向及Z方向上针对每个存储胞晶体管MC被分离，即使由NAND串NSa及NSb内的晶体管所共有，也可以被分离。另外，与同一存储组MG对应的隧道绝缘膜及阻挡绝缘膜各自也可以于在存储柱MP内沿Z方向延伸的情况下，针对每个存储胞晶体管MC被分离。

在实施方式中，存储柱MP也可以为将多个柱沿Z方向连结2根以上而成的结构。另外，存储柱MP也可以为将与选择栅极线SGD对应的柱、和与字线WL对应的柱加以连结而成的结构。存储柱MP的配置不限于4列错位状，可以任意地配置。与各存储柱MP重叠的位线BL的根数可以设计为任意根数。

在实施方式中，存储胞阵列10也可以在字线WL0与选择栅极线SGS间、以及字线WL7与选择栅极线SGD间分别具有1根以上的虚设字线。在设置有虚设字线的情况下，在存储胞晶体管MCO与选择晶体管ST2间、以及存储胞晶体管MC7与选择晶体管ST1间分别与虚设字线的根数对应地设置虚设晶体管。虚设晶体管是具有与存储胞晶体管MC相同的结构，且不用于存储数据的晶体管。在将存储柱MP在Z方向上连结2根以上的情况下，也可以将柱的连结部分附近的存储胞晶体管MC用作虚设晶体管。

在所述实施方式中，以半导体存储装置1具有在存储胞阵列10下设置有感测放大器模块16等电路的结构的情况为例进行了说明，但不限于此。例如，半导体存储装置1也可为将设置有感测放大器模块16等的芯片、与设置有存储胞阵列10的芯片贴合而成的结构。

在所述实施方式中用于说明的附图中，例示了存储柱MP的外径不根据层位置而变化的情况，但不限于此。例如，存储柱MP也可具有锥形状或倒锥形状，还可具有中间部分凸出的形状。同样地，替换孔STH也可具有锥形状或倒锥形状，还可具有中间部分凸出的形状。

在本说明书中，“连接”表示电连接，例如不排除中间介置其它元件的情况。关于“电连接”，只要能够与电连接的元件同样地动作，也可以介隔绝缘体。“柱状”表示设置在半导体存储装置1的制造步骤中所形成的孔内的结构体。

已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或主旨内，并且包含于权利要求书中所记载的发明及其均等的范围内。

[符号的说明]

1 半导体存储装置

2 存储器控制器

10 存储胞阵列

11 指令寄存器

12 地址寄存器

13 定序器

14 驱动器模块

15 行解码器模块

16 感测放大器模块

20 核心部件

21 半导体层

22 隧道绝缘膜

23 绝缘膜

24 阻挡绝缘膜

30 半导体衬底

31～36 导电体层

40～45 绝缘体层

50～52 绝缘体

60 半导体层

61、63 保护层

SM、62 牺牲部件

64 半导体层

CA 胞区域

RA 替换区域

BL 位线

WL 字线

SGD、SGS、SGB 选择栅极线

BLK 块

SU 串单元

MG 存储组

NS NAND串

MC 存储胞晶体管

ST1、ST2 选择晶体管

Claims (18)

1.一种半导体存储装置，具备：

衬底；

第1导电体层，设置于所述衬底的上方；

第2导电体层，设置于所述第1导电体层的上方；

第3导电体层及第4导电体层，设置于所述第2导电体层的上方，且彼此在第1方向上分离；

第5导电体层，设置于所述第2导电体层的上方且与所述第3导电体层相同的层，并且与所述第3导电体层分离；

第6导电体层，设置于所述第2导电体层的上方且与所述第4导电体层相同的层，并且与所述第4导电体层分离；

多个第1绝缘区域，沿着与所述第1方向交叉的第2方向延伸并设置在所述第3导电体层与所述第5导电体层之间、且所述第4导电体层与所述第6导电体层之间；

第1柱，沿着所述第1方向贯通所述第2导电体层且沿所述第2方向将所述多个第1绝缘区域分断，并且包含与所述第1导电体层接触的第1半导体层、及设置于所述第1半导体层与所述第2至第6导电体层之间的第1绝缘体层；

第7导电体层，设置于所述第1导电体层的上方且与所述第2导电体层相同的层，并且与所述第2导电体层分离；

第8导电体层及第9导电体层，设置于所述第7导电体层的上方，且彼此在所述第1方向上分离；

第10导电体层，设置于所述第7导电体层的上方且与所述第8导电体层相同的层，并且与所述第8导电体层分离；

第11导电体层，设置于所述第7导电体层的上方且与所述第9导电体层相同的层，并且与所述第9导电体层分离；

多个第2绝缘区域，沿着所述第2方向延伸并设置在所述第8导电体层与所述第10导电体层之间、且所述第9导电体层与所述第11导电体层之间；

第2柱，沿着所述第1方向贯通所述第7导电体层且沿所述第2方向将所述多个第2绝缘区域分断，并且包含与所述第1导电体层接触的第2半导体层、及设置于所述第2半导体层与所述第7至第11导电体层之间的第2绝缘体层；

第3绝缘区域，沿着所述第2方向设置在所述第3至第6导电体层与所述第8至第11导电体层之间；以及

第4绝缘区域，设置于所述第2导电体层与所述第7导电体层之间，且在俯视下与所述第3绝缘区域分离。

2.根据权利要求1所述的半导体存储装置，其中

所述第4绝缘区域在俯视下设置于所述第1柱与所述第2柱之间。

3.根据权利要求1所述的半导体存储装置，其中

所述第1柱及所述第2柱分别与所述第4绝缘区域分离。

4.根据权利要求1所述的半导体存储装置，其中

所述第4导电体层与所述第8导电体层介隔所述第3绝缘区域在与所述第1方向及所述第2方向分别交叉的第3方向上相邻，

所述第5导电体层与所述第9导电体层介隔所述第3绝缘区域在所述第3方向上相邻。

5.根据权利要求4所述的半导体存储装置，其还具备第3柱，

所述第3柱贯通所述第2导电体层及所述第7导电体层中的一个且沿着所述第1方向延伸而设置，并且包含所述第3至第6导电体层与所述第8至第11导电体层之间的第3绝缘体层。

6.根据权利要求5所述的半导体存储装置，其中

所述第3柱在所述第2方向上将所述第3绝缘区域分断，

所述第3绝缘体层与所述第4导电体层、所述第5导电体层、所述第8导电体层及所述第9导电体层分别接触。

7.根据权利要求5所述的半导体存储装置，其中

所述第4绝缘区域在俯视下与所述第3绝缘区域在所述第3方向上分离。

8.根据权利要求5所述的半导体存储装置，其中

所述第4绝缘区域具有在俯视下沿着所述第3柱的侧面设置的部分。

9.根据权利要求5所述的半导体存储装置，其中

所述第3绝缘区域在俯视下与所述第2导电体层及所述第7导电体层中的一个重叠。

10.根据权利要求1所述的半导体存储装置，其中

所述第1半导体层经由所述第1柱的侧面与所述第1导电体层接触，

所述第2半导体层经由所述第2柱的侧面与所述第1导电体层接触。

11.根据权利要求1所述的半导体存储装置，其中

所述第1柱与所述第3导电体层之间作为第1存储胞晶体管的一部分发挥功能，

所述第1柱与所述第4导电体层之间作为第2存储胞晶体管的一部分发挥功能，

所述第1柱与所述第5导电体层之间作为第3存储胞晶体管的一部分发挥功能，

所述第1柱与所述第6导电体层之间作为第4存储胞晶体管的一部分发挥功能，

所述第2柱与所述第8导电体层之间作为第5存储胞晶体管的一部分发挥功能，

所述第2柱与所述第9导电体层之间作为第6存储胞晶体管的一部分发挥功能，

所述第2柱与所述第10导电体层之间作为第7存储胞晶体管的一部分发挥功能，

所述第2柱与所述第11导电体层之间作为第8存储胞晶体管的一部分发挥功能。

12.根据权利要求1所述的半导体存储装置，其中

所述第3至第6导电体层及所述第8至第11导电体层分别沿着所述第2方向延伸而设置。

13.根据权利要求1所述的半导体存储装置，其还具备：

第12导电体层，设置于所述第3至第6导电体层及所述第8至第11导电体层的上方；

第1接点，设置于所述第1半导体层与所述第12导电体层之间；以及

第2接点，设置于所述第2半导体层与所述第12导电体层之间；且

所述第1导电体层被用作源极线，

所述第2导电体层被用作第1源极侧选择栅极线，

所述第7导电体层被用作第2源极侧选择栅极线，

所述第3至第6以及第8至第11导电体层分别被用作第1至第8字线，

所述第12导电体层被用作位线。

14.根据权利要求13所述的半导体存储装置，其中

各所述第1及第2源极侧选择栅极线、与各所述第1至第8字线被独立地控制。

15.根据权利要求13所述的半导体存储装置，其还具备：

第13导电体层，设置于所述第4导电体层的上方，

第14导电体层，设置于所述第6导电体层的上方，

第15导电体层，设置于所述第9导电体层的上方，

第16导电体层，设置于所述第11导电体层的上方，且

所述第13导电体层是与所述第1半导体层介隔所述第1绝缘体层相邻，

所述第14导电体层是与所述第1半导体层介隔所述第1绝缘体层相邻，

所述第15导电体层是与所述第2半导体层介隔所述第2绝缘体层相邻，

所述第16导电体层是与所述第2半导体层介隔所述第2绝缘体层相邻，

所述第13导电体层被用作第1漏极侧选择栅极线，

所述第14导电体层被用作第2漏极侧选择栅极线，

所述第15导电体层被用作第3漏极侧选择栅极线，

所述第16导电体层被用作第4漏极侧选择栅极线。

16.根据权利要求15所述的半导体存储装置，其中

所述第1漏极侧选择栅极线、所述第2漏极侧选择栅极线、所述第3漏极侧选择栅极线及所述第4漏极侧选择栅极线分别被独立地控制。

17.根据权利要求1所述的半导体存储装置，其中

所述第2导电体层及所述第7导电体层分别包含掺杂有磷的硅。

18.根据权利要求1所述的半导体存储装置，其中

所述第3至第6导电体层及所述第8至第11导电体层分别包含钨。