JP2023177534A - メモリデバイス - Google Patents

Abstract

【課題】回路面積の増加を抑制しつつ、メモリ容量を増加させる。【解決手段】一実施形態のメモリデバイスは、基板と、第１方向に互いに離れて並ぶ複数の第１導電体層と、基板及び複数の第１導電体層間で各々が第２方向に延び、第２方向に互いに離れて並ぶ第２導電体層及び第３導電体層と、複数の第１導電体層に対して基板と反対側で第１方向に互いに離れて並ぶ複数の第４導電体層と、複数の第１導電体層と複数の第４導電体層との間で第２方向に延びる第５導電体層と、第１方向に延びて複数の第１導電体層と交差し、第２導電体層又は第３導電体層に接続される第１メモリピラーと、第１方向に延びて複数の第４導電体層と交差し、第５導電体層に接続される第２メモリピラーと、第５導電体層と基板との間を接続する第１配線と、を備える。第１配線は、第２導電体層と第３導電体層との間で第１方向に延びて複数の第１導電体層と交差するコンタクトを含む。【選択図】図４

Description

実施形態は、メモリデバイスに関する。

データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造と、メモリ構造を制御するための周辺回路とは、別々のチップに設けられる場合がある。この場合、メモリデバイスは、３次元のメモリ構造が設けられたメモリチップと、周辺回路が設けられたＣＭＯＳチップとが貼合されることによって形成される。

特開２０１８－１４８０７１号公報

回路面積の増加を抑制しつつ、メモリ容量を増加させる。

実施形態のメモリデバイスは、基板と、複数の第１導電体層と、第２導電体層及び第３導電体層と、複数の第４導電体層と、第５導電体層と、第１メモリピラーと、第２メモリピラーと、第１配線と、を備える。上記複数の第１導電体層は、第１方向に互いに離れて並ぶ。上記第２導電体層及び上記第３導電体層は、上記基板と上記複数の第１導電体層との間で各々が上記第１方向と交差する第２方向に延び、上記第２方向に互いに離れて並ぶ。上記複数の第４導電体層は、上記複数の第１導電体層に対して上記基板と反対側で上記第１方向に互いに離れて並ぶ。上記第５導電体層は、上記複数の第１導電体層と上記複数の第４導電体層との間で上記第２方向に延びる。上記第１メモリピラーは、上記第１方向に延びて上記複数の第１導電体層と交差し、上記第２導電体層又は上記第３導電体層に接続される。上記第２メモリピラーは、上記第１方向に延びて上記複数の第４導電体層と交差し、上記第５導電体層に接続される。上記第１配線は、上記第５導電体層と上記基板との間を電気的に接続する。上記第１配線は、コンタクトを含む。上記コンタクトは、上記第２導電体層と上記第３導電体層との間で上記第１方向に延びて上記複数の第１導電体層と交差する。

第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。 第１実施形態に係るメモリデバイスのメモリセルアレイ及び選択回路の回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスの貼合構造の一例を示す図。 第１実施形態に係るメモリデバイスのビット線の立体的なレイアウトの一例を示す図。 第１実施形態に係るメモリデバイスのメモリセルアレイの第１メモリチップにおける平面レイアウトの一例を示す、図４の領域Ｖに対応する平面図。 第１実施形態に係るメモリデバイスのメモリセルアレイの第２メモリチップにおける平面レイアウトの一例を示す、図４の領域ＶＩに対応する平面図。 第１実施形態に係るメモリデバイスの断面構造の一例を示す、図５及び図６のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図７の領域ＶＩＩＩに対応する断面図。 第１実施形態に係るメモリデバイスのメモリセルトランジスタの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図。 第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す、図７の領域Ｘに対応する断面図。 第１実施形態に係るメモリデバイスの断面構造の一例を示す、図５及び図６のＸＩ－ＸＩ線に沿った断面図。 第２実施形態に係るメモリデバイスのビット線の立体レイアウトの一例を示す図。 第２実施形態に係るメモリデバイスの第２メモリチップの平面レイアウトの一例を示す、図１２の領域ＸＩＩＩに対応する平面図。 第２実施形態に係るメモリデバイスの断面構造の一例を示す、図１３のＸＩＶ－ＸＩＶ線に沿った断面図。

以下に、実施形態について図面を参照して説明する。

なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。

１． 第１実施形態
第１実施形態について説明する。

１．１ 構成
第１実施形態に係る構成について説明する。

１．１．１ メモリシステム
図１は、第１実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤ^ＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。

メモリコントローラ２は、例えば、ＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。

メモリデバイス３は、不揮発にデータを記憶するメモリである。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。

メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（Single Data Rate）インタフェース、トグルＤＤＲ（Double Data Rate）インタフェース、又はＯＮＦＩ（Open NAND Flash Interface）に準拠する。

１．１．２ メモリデバイス
引き続き図１を参照して、第１実施形態に係るメモリデバイスの全体構成について説明する。メモリデバイス３は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、選択回路１６、及びセンスアンプモジュール１７を備える。

メモリセルアレイ１０は、データの記憶領域である。メモリセルアレイ１０は、ブロック群１０ａ及び１０ｂを含む。ブロック群１０ａ及び１０ｂはそれぞれ、異なるチップに形成された記憶領域に対応する。ブロック群１０ａは、複数のブロックＢＬＫａ＿０～ＢＬＫａ＿ｎを含む（ｎは１以上の整数）。ブロック群１０ｂは、複数のブロックＢＬＫｂ＿０～ＢＬＫｂ＿ｎを含む。ブロックＢＬＫａ及びＢＬＫｂの各々は、複数のメモリセルの集合である。ブロックＢＬＫａ及びＢＬＫｂの各々は、例えば、データの消去単位として使用される。複数のメモリセルの各々は、データを不揮発に記憶する。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、消去動作等を実行させる命令を含む。

アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、チップアドレスＣＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、チップアドレスＣＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、選択回路１６、及びセンスアンプモジュール１７等を制御して、読出し動作、書込み動作、消去動作等を実行する。

ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１個のブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

選択回路１６は、アドレスレジスタ１２に記憶されたチップアドレスＣＰＡに基づいて、メモリセルアレイ１０内のブロック群１０ａ又は１０ｂを選択する。

センスアンプモジュール１７は、アドレスレジスタ１２に記憶されたカラムアドレスＣＡに基づいて、選択回路１６によって選択されたメモリセルアレイ１０内のブロック群１０ａ又は１０ｂに対応するビット線を選択する。書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１７は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。

１．１．３ メモリセルアレイ及び選択回路の回路構成
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイ及び選択回路の回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０内の１個のブロックＢＬＫａ及び１個のブロックＢＬＫｂと、選択回路１６及びセンスアンプモジュール１７との間の接続関係が示される。図２に示すように、ブロックＢＬＫａ及びＢＬＫｂの各々は、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。

ブロックＢＬＫａ内の各ストリングユニットＳＵは、ビット線ＢＬａ＜０＞、…、及びＢＬａ＜ｍ＞（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ブロックＢＬＫｂ内の各ストリングユニットＳＵは、ビット線ＢＬｂ＜０＞、…、及びＢＬｂ＜ｍ＞にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ３、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積部を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ３は、直列接続される。ブロックＢＬＫａ内の選択トランジスタＳＴ１の第１端は、関連付けられたビット線ＢＬａに接続される。ブロックＢＬＫｂ内の選択トランジスタＳＴ１の第１端は、関連付けられたビット線ＢＬｂに接続される。選択トランジスタＳＴ１の第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ３の第１端に接続される。選択トランジスタＳＴ２の第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ３の第２端に接続される。選択トランジスタＳＴ２の第２端は、ソース線ＳＬに接続される。

ブロックＢＬＫａ及びＢＬＫｂの組において、メモリセルトランジスタＭＴ０～ＭＴ３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ３に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。

ビット線ＢＬａ及びビット線ＢＬｂの組には、例えば、同一のカラムアドレスＣＡが割り当てられる。以下では、同一のカラムアドレスＣＡが割り当てられるビット線ＢＬａ及びＢＬｂの組には、同一の符号＜ｋ＞を付すものとする（０≦ｋ≦ｍ）。ビット線ＢＬａ＜０＞及びＢＬｂ＜０＞に割り当てられるカラムアドレスＣＡ、…、並びにＢＬａ＜ｍ＞及びＢＬｂ＜ｍ＞に割り当てられるカラムアドレスＣＡはそれぞれ、互いに異なる。なお、同一のカラムアドレスＣＡが割り当てられるビット線ＢＬａ及びビット線ＢＬｂにはそれぞれ、例えば、異なるチップアドレスＣＰＡが割り当てられることによって互いに識別される。

複数のビット線ＢＬａの各々は、ブロック群１０ａ内で同一のカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳによって共有される。複数のビット線ＢＬｂの各々は、ブロック群１０ｂ内で同一のカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫａ及びＢＬＫｂの組毎に設けられる。ソース線ＳＬは、例えばブロック群１０ａ及び１０ｂ間で共有される。

１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。

引き続き図２に示す回路図を参照して、第１実施形態に係るメモリデバイスの選択回路の回路構成について説明する。選択回路１６は、複数のトランジスタＴａ＜０＞、…、Ｔａ＜ｍ＞、Ｔｂ＜０＞、…、及びＴｂ＜ｍ＞を含む。

トランジスタＴａ＜ｋ＞は、ビット線ＢＬａ＜ｋ＞に接続された第１端と、ビット線ＢＬ＜ｋ＞を介してセンスアンプモジュール１７に接続された第２端と、信号ＣＰｓｅｌが供給される制御端と、を含む（０≦ｋ≦ｍ）。トランジスタＴｂ＜ｋ＞は、ビット線ＢＬｂ＜ｋ＞に接続された第１端と、ビット線ＢＬ＜ｋ＞を介してセンスアンプモジュール１７に接続された第２端と、信号／ＣＰｓｅｌが供給される制御端と、を含む。信号ＣＰｓｅｌ及び／ＣＰｓｅｌは、互いに極性が異なる信号である。すなわち、信号ＣＰｓｅｌが“Ｈ”レベルの場合、信号／ＣＰｓｅｌは“Ｌ”レベルとなる。この場合、複数のトランジスタＴａ＜０＞～Ｔａ＜ｍ＞、及びＴｂ＜０＞～Ｔｂ＜ｍ＞はそれぞれ、オン状態、及びオフ状態となる。また、信号ＣＰｓｅｌが“Ｌ”レベルの場合、信号／ＣＰｓｅｌは“Ｈ”レベルとなる。この場合、複数のトランジスタＴａ＜０＞～Ｔａ＜ｍ＞、及びＴｂ＜０＞～Ｔｂ＜ｍ＞はそれぞれ、オフ状態、及びオン状態となる。これにより、ビット線ＢＬ＜ｋ＞は、ビット線ＢＬａ＜ｋ＞又はＢＬｂ＜ｋ＞のいずれか一方のビット線に選択的に接続される。

１．１．４ メモリデバイスの貼合構造
図３は、第１実施形態に係るメモリデバイスの貼合構造の一例を示す図である。図３に示すように、メモリデバイス３は、第１メモリチップＭＣａ、第２メモリチップＭＣｂ、及びＣＭＯＳチップＣＣを備える。メモリデバイス３は、第２メモリチップＭＣｂを挟むように、第１メモリチップＭＣａ及びＣＭＯＳチップＣＣが第２メモリチップＭＣｂに貼り合わされて形成される。第１メモリチップＭＣａと第２メモリチップＭＣｂとの間、及び第２メモリチップＭＣｂとＣＭＯＳチップＣＣとの間は、複数の貼合パッドＢＰによって貼り合わされる。

第１メモリチップＭＣａは、メモリセルアレイ１０のブロック群１０ａに対応する構造を含む。第２メモリチップＭＣｂは、メモリセルアレイ１０のブロック群１０ｂに対応する構造を含む。ＣＭＯＳチップＣＣは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、選択回路１６、及びセンスアンプモジュール１７に対応する構造を含む。

以下では、ＣＭＯＳチップＣＣ及び第２メモリチップＭＣｂが貼り合わされる面をＸＹ面とする。第１メモリチップＭＣａ及び第２メモリチップＭＣｂが貼り合わされる面は、ＸＹ面に略平行であるものとする。ＸＹ面において互いに交差する方向をＸ方向及びＹ方向とする。また、ＣＭＯＳチップＣＣから第２メモリチップＭＣｂに向かう方向を＋Ｚ方向とする。これに対して、第２メモリチップＭＣｂからＣＭＯＳチップＣＣに向かう方向を－Ｚ方向とする。このように、＋方向であるか－方向であるかを区別する場合には、方向に“＋”又は“－”を付す場合がある。“＋”又は“－”が付されない場合、Ｚ方向は、＋Ｚ方向を意味する。＋Ｚ方向は、上方向と言う場合がある。－Ｚ方向は、下方向と言う場合がある。

第１メモリチップＭＣａの領域は、例えば、メモリ領域ＭＲａ、引出領域ＨＲ１ａ及びＨＲ２ａ、並びにパッド領域ＰＲａに分けられる。メモリ領域ＭＲａは、メモリセルアレイ１０のうちブロック群１０ａが形成される領域に対応する。引出領域ＨＲ１ａ及びＨＲ２ａは、例えば、メモリ領域ＭＲａをＸ方向に挟む。パッド領域ＰＲａは、メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａとＹ方向に並ぶ。

第２メモリチップＭＣｂの領域は、例えば、メモリ領域ＭＲｂ、引出領域ＨＲ１ｂ及びＨＲ２ｂ、並びにパッド領域ＰＲｂに分けられる。メモリ領域ＭＲｂは、メモリセルアレイ１０のうちブロック群１０ｂが形成される領域に対応する。メモリ領域ＭＲｂは、Ｚ方向に見て、メモリ領域ＭＲａと重なるように配置される。引出領域ＨＲ１ｂ及びＨＲ２ｂは、例えば、メモリ領域ＭＲｂをＸ方向に挟む。引出領域ＨＲ１ｂ及びＨＲ２ｂはそれぞれ、Ｚ方向に見て、引出領域ＨＲ１ａ及びＨＲ２ａと重なるように配置される。パッド領域ＰＲｂは、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂとＹ方向に並ぶ。パッド領域ＰＲｂは、Ｚ方向に見て、パッド領域ＰＲａと重なるように配置される。

ＣＭＯＳチップＣＣの領域は、例えば、センスアンプ領域ＳＲ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲｃに分けられる。センスアンプ領域ＳＲには、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、選択回路１６、及びセンスアンプモジュール１７等が配置される。センスアンプ領域ＳＲは、Ｚ方向に見て、メモリ領域ＭＲａ及びＭＲｂと重なるように配置される。転送領域ＸＲ１及びＸＲ２には、ドライバモジュール１４及びロウデコーダモジュール１５等が配置される。転送領域ＸＲ１及びＸＲ２は、センスアンプ領域ＳＲをＸ方向に挟む。転送領域ＸＲ１及びＸＲ２はそれぞれ、Ｚ方向に見て、引出領域ＨＲ１ａ及びＨＲ１ｂ、並びにＨＲ２ａ及びＨＲ２ｂと重なるように配置される。パッド領域ＰＲｃには、メモリデバイス３の入出力回路等が配置される。パッド領域ＰＲｃは、Ｚ方向に見て、パッド領域ＰＲａ及びＰＲｂと重なるように配置される。

第１メモリチップＭＣａ及び第２メモリチップＭＣｂ間で対向する２つの貼合パッドＢＰの組、並びに第２メモリチップＭＣｂ及びおＣＭＯＳチップＣＣ間で対向する２つの貼合パッドＢＰの組は、貼り合わされている（図３における“貼合”）。これにより、第１メモリチップＭＣａ内の回路、第２メモリチップＭＣｂ内の回路、及びＣＭＯＳチップＣＣ内の回路が、電気的に接続される。

以下の説明では、メモリ領域ＭＲａ及びＭＲｂを特に区別しない場合、メモリ領域ＭＲと記載する場合がある。引出領域ＨＲ１ａ及びＨＲ１ｂを特に区別しない場合、引出領域ＨＲ１と記載する場合がある。引出領域ＨＲ２ａ及びＨＲ２ｂを特に区別しない場合、引出領域ＨＲ２と記載する場合がある。

なお、第１実施形態に係るメモリデバイス３は、以上で説明した構造に限定されない。例えば、第１メモリチップＭＣａ及び第２メモリチップＭＣｂの各々に設けられる引出領域ＨＲの数は、同数であればよく、２個に限られない。第１メモリチップＭＣａ及び第２メモリチップＭＣｂの各々は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていても良い。この場合、センスアンプ領域ＳＲ、及び転送領域ＸＲの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。

１．１．５ ビット線のレイアウト
図４は、第１実施形態に係るメモリデバイスのビット線の立体レイアウトの一例を示す図である。図４では、メモリセルアレイ１０のブロック群１０ａ及び１０ｂ、選択回路１６及びセンスアンプモジュール１７、並びにこれらの間を接続するビット線ＢＬａ及びＢＬｂの３次元的なレイアウトの一例が示される。

第１メモリチップＭＣａのメモリ領域ＭＲａには、ブロック群１０ａが配置される。ブロック群１０ａ内の複数のブロックＢＬＫａは、Ｙ方向に並ぶ。複数のブロックＢＬＫａの各々は、Ｘ方向に延びる。

第２メモリチップＭＣｂのメモリ領域ＭＲｂには、ブロック群１０ｂが配置される。ブロック群１０ｂ内の複数のブロックＢＬＫｂは、Ｙ方向に並ぶ。複数のブロックＢＬＫｂの各々は、Ｘ方向に延びる。

ＣＭＯＳチップＣＣのセンスアンプ領域ＳＲにおいて、選択回路１６及びセンスアンプモジュール１７は、複数の領域に分散配置される。選択回路１６及びセンスアンプモジュール１７が分散配置される複数の領域は、例えば、互いに所定の距離以上離れるように配置される。図４の例では、選択回路１６及びセンスアンプモジュール１７がセンスアンプ領域ＳＲの８個の領域に分散配置される場合が示される。

複数のビット線ＢＬａの各々は、面内配線ＨＢＬａ及び面外配線ＶＢＬａを含む。面内配線ＨＢＬａは、ビット線ＢＬａのうち、第１メモリチップＭＣａ内でＸＹ平面内に配置される配線である。面外配線ＶＢＬａは、ビット線ＢＬａのうち、第１メモリチップＭＣａからＣＭＯＳチップＣＣに至る配線である。なお、図４に示される１組の面内配線ＨＢＬａ及び面外配線ＶＢＬａは、複数組の面内配線ＨＢＬａ及び面外配線ＶＢＬａを表し得る。

複数の面内配線ＨＢＬａは、第１メモリチップＭＣａのメモリ領域ＭＲａでＸ方向に並ぶ。複数の面内配線ＨＢＬａの各々は、ブロック群１０ａの全てのブロックＢＬＫａをまたぐようにＹ方向に延びる部分を有する。複数の面内配線ＨＢＬａの各々は、Ｚ方向に見て、対応するブロックＢＬＫａと重なる位置で、対応する面外配線ＶＢＬａに接続される。面外配線ＶＢＬａと面内配線ＨＢＬａとの接続位置は、メモリ領域ＭＲａの複数の領域に分散配置される。図４の例では、面外配線ＶＢＬａと面内配線ＨＢＬａとの接続位置がメモリ領域ＭＲａの８個の領域に分散配置される場合が示される。

複数の面外配線ＶＢＬａの各々は、対応する面内配線ＨＢＬａに接続される第１端と、選択回路１６に接続される第２端と、第２メモリチップＭＣｂのメモリ領域ＭＲｂを通過する中間部分と、を有する。面外配線ＶＢＬａの中間部分は、Ｚ方向に見て面外配線ＶＢＬａと面内配線ＨＢＬａとの接続位置に対応するブロックＢＬＫａと重なる位置にあるブロックＢＬＫｂを通過する。

複数のビット線ＢＬｂの各々は、面内配線ＨＢＬｂ１及びＨＢＬｂ２、並びに面外配線ＶＢＬｂ１及び面外配線ＶＢＬｂ２を含む。面内配線ＨＢＬｂ１及びＨＢＬｂ２は、ビット線ＢＬｂのうち、第２メモリチップＭＣｂ内でＸＹ平面内に配置される配線である。面外配線ＶＢＬｂ１及びＶＢＬｂ２は、ビット線ＢＬｂのうち、第２メモリチップＭＣｂからＣＭＯＳチップＣＣに至る配線である。なお、図４に示される１組の面内配線ＨＢＬｂ１及びＨＢＬｂ２、並びに面外配線ＶＢＬｂ１及びＶＢＬｂ２は、複数組の面内配線ＨＢＬｂ１及びＨＢＬｂ２、並びに面外配線ＶＢＬｂ１及びＶＢＬｂ２を表し得る。

複数の面内配線ＨＢＬｂ１は、第２メモリチップＭＣｂのメモリ領域ＭＲｂでＸ方向に並ぶ。複数の面内配線ＨＢＬｂ１の各々は、ブロック群１０ｂ内の少なくとも１個のブロックＢＬＫｂをまたぐようにＹ方向に延びる部分を有する。

複数の面内配線ＨＢＬｂ２は、第２メモリチップＭＣｂのメモリ領域ＭＲｂでＸ方向に並ぶ。複数の面内配線ＨＢＬｂ２の各々は、ブロック群１０ｂ内の少なくとも１個のブロックＢＬＫｂをまたぐようにＹ方向に延びる部分を有する。複数の面内配線ＨＢＬｂ２の各々は、対応する面内配線ＨＢＬｂ１とＹ方向に並ぶ。Ｙ方向に並ぶ面内配線ＨＢＬｂ１と面内配線ＨＢＬｂ２との間を、対応する面外配線ＶＢＬａの中間部分が通過する。

複数の面外配線ＶＢＬｂ１の各々は、対応する面内配線ＨＢＬｂ１に接続される第１端と、選択回路１６に接続される第２端と、ＣＭＯＳチップＣＣ内を通過する中間部分と、を有する。面外配線ＶＢＬｂ１の第２端が接続されるトランジスタＴｂは、対応する面外配線ＶＢＬａの第２端が接続されるトランジスタＴａの近傍に配置される。

複数の面外配線ＶＢＬｂ２の各々は、対応する面内配線ＨＢＬｂ２に接続される第１端と、対応する面外配線ＶＢＬｂ１の中間部分に接続される第２端と、ＣＭＯＳチップＣＣ内を通過する中間部分と、を有する。面外配線ＶＢＬｂ２の第２端は、ＣＭＯＳチップＣＣ内に配置される。

１．１．６ メモリセルアレイの平面レイアウト
次に、第１実施形態に係るメモリデバイスのメモリセルアレイの平面レイアウトについて説明する。

図５は、第１実施形態に係るメモリデバイスのメモリセルアレイの第１メモリチップにおける平面レイアウトの一例を示す、図４の領域Ｖに対応する平面図である。図５では、メモリ領域ＭＲａのうちブロックＢＬＫａ＿ｘの部分及びその周辺を含む領域が示される（１≦ｘ≦ｎ－１）。メモリ領域ＭＲａにおいて、メモリセルアレイ１０は、積層配線構造ＬＳａ、並びに複数の部材ＳＬＴａ及びＳＨＥａを含む。

積層配線構造ＬＳａは、メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａにわたって、複数の導電体層が絶縁体層を介してＺ方向に積層された構造を有する。積層配線構造ＬＳａを構成する複数の導電体層の各々は、ソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかに対応する。積層配線構造ＬＳａの詳細については、後述する。

複数の部材ＳＬＴａは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＬＴａは、Ｙ方向に並ぶ。複数の部材ＳＬＴａの各々は、隣り合うブロックＢＬＫａの間の境界領域において、メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａを横切るようにＸ方向に延びる。そして、複数の部材ＳＬＴａの各々は、積層配線構造ＬＳａのうち、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する導電体層を、Ｙ方向に並ぶ２個の部分に分離する。

複数の部材ＳＨＥａは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＨＥａは、Ｙ方向に並ぶ。図５の例では、３つの部材ＳＨＥａが、隣り合う部材ＳＬＴａの間に配置されている。複数の部材ＳＨＥａの各々は、メモリ領域ＭＲａを横切るようにＸ方向に延びる。複数の部材ＳＨＥａの各々の両端はそれぞれ、引出領域ＨＲ１ａ及びＨＲ２ａに位置する。そして、複数の部材ＳＨＥａの各々は、積層配線構造ＬＳａのうち、選択ゲート線ＳＧＤに対応する導電体層を、Ｙ方向に並ぶ２個の部分に分離する。

部材ＳＬＴａによって区切られた領域のそれぞれが、１個のブロックＢＬＫａに対応する。また、部材ＳＬＴａ及びＳＨＥａによって区切られた領域のそれぞれが、１個のストリングユニットＳＵに対応する。そして、メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａには、上述のレイアウトが、ブロックＢＬＫａ＿０からブロックＢＬＫａ＿ｎにわたって、Ｙ方向に繰り返し配置される。

また、メモリ領域ＭＲａにおいて、メモリセルアレイ１０は、複数のメモリピラーＭＰａ、複数のコンタクトＶａ、及び複数の面内配線ＨＢＬａを更に含む。

複数のメモリピラーＭＰａの各々は、例えば１個のＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰａは、隣り合う２つの部材ＳＬＴａの間の積層配線構造ＬＳａ内に、例えば１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰａと、１０列目のメモリピラーＭＰａと、１５列目のメモリピラーＭＰａとのそれぞれに、１個の部材ＳＨＥａが重なっている。

複数の面内配線ＨＢＬａの各々は、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰａと重なるように配置される。図５の例では、２本の面内配線ＨＢＬａが、１個のメモリピラーＭＰａと重なるように配置される場合が示される。メモリピラーＭＰａと重なる複数の面内配線ＨＢＬａのうち１本の面内配線ＨＢＬａと、対応する１個のメモリピラーＭＰａとの間は、コンタクトＶａを介して電気的に接続される。

部材ＳＨＥａと接触しているメモリピラーＭＰａと、面内配線ＨＢＬａとの間のコンタクトＶａは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰａと面内配線ＨＢＬａとの間のコンタクトＶａは、省略される。隣り合う部材ＳＬＴａ間におけるメモリピラーＭＰａや部材ＳＨＥａ等の個数及び配置は、図５を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰａと重なる面内配線ＨＢＬａの数は、任意の数に設計され得る。

図６は、第１実施形態に係るメモリデバイスのメモリセルアレイの第２メモリチップにおける平面レイアウトの一例を示す、図４の領域ＶＩに対応する平面図である。図６では、メモリ領域ＭＲｂのうちブロックＢＬＫｂ＿ｘの部分及びその周辺を含む領域が示される（１≦ｘ≦ｎ－１）。ブロックＢＬＫｂ＿ｘは、面外配線ＶＢＬａの中間部分がＺ方向に通過するブロックＢＬＫｂである。メモリ領域ＭＲｂにおいて、メモリセルアレイ１０は、積層配線構造ＬＳｂ、並びに複数の部材ＳＬＴｂ及びＳＨＥｂを含む。

積層配線構造ＬＳｂは、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂにわたって、複数の導電体層が絶縁体層を介してＺ方向に積層された構造を有する。積層配線構造ＬＳｂを構成する複数の導電体層の各々は、ソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかに対応する。積層配線構造ＬＳｂの詳細については、後述する。

複数の部材ＳＬＴｂは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＬＴｂは、Ｙ方向に並ぶ。複数の部材ＳＬＴｂの各々は、隣り合うブロックＢＬＫｂの間の境界領域において、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂを横切るようにＸ方向に延びる。そして、複数の部材ＳＬＴｂの各々は、積層配線構造ＬＳｂのうち、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する導電体層を、Ｙ方向に並ぶ２個の部分に分離する。

複数の部材ＳＨＥｂは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＨＥｂは、Ｙ方向に並ぶ。図６の例では、３つの部材ＳＨＥｂが、隣り合う部材ＳＬＴｂの間に配置されている。複数の部材ＳＨＥｂの各々は、メモリ領域ＭＲｂを横切るようにＸ方向に延びる。複数の部材ＳＨＥｂの各々の両端はそれぞれ、引出領域ＨＲ１ｂ及びＨＲ２ｂに位置する。そして、複数の部材ＳＨＥｂの各々は、積層配線構造ＬＳｂのうち、選択ゲート線ＳＧＤに対応する導電体層を、Ｙ方向に並ぶ２個の部分に分離する。

部材ＳＬＴｂによって区切られた領域のそれぞれが、１個のブロックＢＬＫｂに対応する。また、部材ＳＬＴｂ及びＳＨＥｂによって区切られた領域のそれぞれが、１個のストリングユニットＳＵに対応する。そして、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂには、上述のレイアウトが、ブロックＢＬＫｂ＿０からブロックＢＬＫｂ＿ｎにわたって、Ｙ方向に繰り返し配置される。

また、メモリ領域ＭＲｂにおいて、メモリセルアレイ１０は、複数のメモリピラーＭＰｂ、複数のコンタクトＶｂ、Ｖａｂ、及びＣＶ、並びに複数の面内配線ＨＢＬｂ１、ＨＢＬｂ２、及びＨＢＬｂ３を含む。

複数の面内配線ＨＢＬｂ３の各々は、対応する面内配線ＨＢＬｂ１と面内配線ＨＢＬｂ２との間に配置される。複数の面内配線ＨＢＬｂ３の各々は、Ｙ方向に延びる。このような面内配線ＨＢＬｂ１、ＨＢＬｂ２、及びＨＢＬｂ３の組は、例えば、１本の配線を２箇所で分断することによって形成することができる。

面内配線ＨＢＬｂ１及びＨＢＬｂ３の互いに対向する端部は、例えば、Ｚ方向に見て部材ＳＬＴｂと重なる位置に配置される。面内配線ＨＢＬｂ２及びＨＢＬｂ３の互いに対向する端部は、例えば、Ｚ方向に見て部材ＳＬＴｂと重なる位置に配置される。すなわち、面内配線ＨＢＬｂ３は、１個のブロックＢＬＫｂ（図６におけるブロックＢＬＫｂ＿ｘ）と重なるように配置される。図６の例では、ブロックＢＬＫｂ＿ｘと重なる領域において、４本の面内配線ＨＢＬｂ１又はＨＢＬｂ２と、４本の面内配線ＨＢＬｂ３と、がＸ方向に交互に並ぶ場合が示される。

複数のメモリピラーＭＰｂは、隣り合う２つの部材ＳＬＴｂの間の積層配線構造ＬＳｂ内に、例えば、１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰｂと、１０列目のメモリピラーＭＰｂと、１５列目のメモリピラーＭＰｂとのそれぞれに、１個の部材ＳＨＥｂが重なっている。

コンタクトＣＶは、面外配線ＶＢＬａの中間部分に対応する。複数のコンタクトＣＶは、隣り合う２個の部材ＳＬＴｂの間の積層配線構造ＬＳｂ内に、例えば、４列のマトリクス状に配置される。図６の例では、ブロックＢＬＫｂ＿ｘ内のストリングユニットＳＵに対応する領域毎に、１列のコンタクトＣＶが配置される場合が示される。

より具体的には、ブロックＢＬＫｂ＿ｘにおいて、Ｙ方向に並ぶ１列目から４列目までの４個のメモリピラーＭＰｂと、１列目の１個のコンタクトＣＶとが、Ｘ方向に交互に配置される。Ｙ方向に並ぶ６列目から９列目までの４個のメモリピラーＭＰｂと、２列目の１個のコンタクトＣＶとが、Ｘ方向に交互に配置される。Ｙ方向に並ぶ１１列目から１４列目までの４個のメモリピラーＭＰｂと、３列目の１個のコンタクトＣＶとが、Ｘ方向に交互に配置される。Ｙ方向に並ぶ１６列目から１９列目までの４個のメモリピラーＭＰｂと、４列目の１個のコンタクトＣＶとが、Ｘ方向に交互に配置される。

複数の面内配線ＨＢＬｂ１及び複数の面内配線ＨＢＬｂ２の各々は、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰｂと重なるように配置される。図６の例では、１個のメモリピラーＭＰｂに、２本の面内配線ＨＢＬｂ１又はＨＢＬｂ２が重なるように配置される場合が示される。メモリピラーＭＰｂと重なる複数の面内配線ＨＢＬｂ１又はＨＢＬｂ２のうち、１本の面内配線ＨＢＬｂ１又はＨＢＬｂ２と、対応する１個のメモリピラーＭＰｂとの間は、コンタクトＶｂを介して電気的に接続される。

複数の面内配線ＨＢＬｂ３の各々は、対応するブロックＢＬＫｂ内に配置された少なくとも１個のコンタクトＣＶと重なるように配置される。図６の例では、１個のコンタクトＣＶに、４本の面内配線ＨＢＬｂ３が重なるように配置される場合が示される。コンタクトＣＶと重なる複数の面内配線ＨＢＬｂ３のうち１本の面内配線ＨＢＬｂ３と、対応する１個のコンタクトＣＶとの間は、コンタクトＶａｂを介して電気的に接続される。

部材ＳＨＥｂと接触しているメモリピラーＭＰｂと、面内配線ＨＢＬｂ１又はＨＢＬｂ２との間のコンタクトＶｂは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰａと面内配線ＨＢＬｂ１又はＨＢＬｂ２との間のコンタクトＶｂは、省略される。隣り合う部材ＳＬＴｂ間におけるメモリピラーＭＰｂや部材ＳＨＥｂ等の個数及び配置は、図６を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰｂと重なる面内配線ＨＢＬｂ１の数及び面内配線ＨＢＬｂ２の数は、任意の数に設計され得る。各コンタクトＣＶと重なる面内配線ＨＢＬｂ３の数は、任意の数に設計され得る。

１．１．７ 面外配線ＶＢＬａを含む断面におけるメモリデバイスの断面構造
図７は、第１実施形態に係るメモリデバイスの断面構造の一例を示す、図５及び図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７では、ＣＭＯＳチップＣＣ、第１メモリチップＭＣａ、及び第２メモリチップＭＣｂが貼り合わせられた構成が示される。また、図７では、図５に示されたメモリ領域ＭＲａに対応する断面構造、及び図６に示されたメモリ領域ＭＲｂに対応する断面構造に加えて、センスアンプ領域ＳＲに対応する断面構造が示される。

まず、第１メモリチップＭＣａの構成について説明する。

絶縁体層１００の下面上には、導電体層１１１が設けられる。導電体層１１１は、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層１１１は、ソース線ＳＬとして使用される。導電体層１１１は、例えば、ポリシリコンを含む。絶縁体層１００は、例えば、酸化シリコン等の絶縁体を含む。

導電体層１１１の下方には、絶縁体層１０１を介して導電体層１１２が設けられる。導電体層１１２は、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層１１２は、選択ゲート線ＳＧＳとして使用される。導電体層１１２は、例えば、タングステンを含む。絶縁体層１０１は、例えば、酸化シリコン等の絶縁体を含む。

導電体層１１２の下方には、絶縁体層１０２及び導電体層１１３が下方に向かってこの順に交互に積層される。導電体層１１３は、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の導電体層１１３は、絶縁体層１００側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層１１３は、例えば、タングステンを含む。絶縁体層１０２は、例えば、酸化シリコン等の絶縁体を含む。

最下層の導電体層１１３の下方には、絶縁体層１０３を介して導電体層１１４が設けられる。導電体層１１４は、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層１１４は、選択ゲート線ＳＧＤとして使用される。導電体層１１４は、例えば、タングステンを含む。絶縁体層１０３は、例えば、酸化シリコン等の絶縁体を含む。

導電体層１１４の下方には、絶縁体層１０４を介して導電体層１１５が設けられる。導電体層１１５は、例えばＹ方向に延びるライン状に形成され、面内配線ＨＢＬａとして使用される。つまり、図示せぬ領域において、導電体層１１５が、Ｘ方向に複数列並ぶ。導電体層１１５は、例えば銅を含む。

絶縁体層１０４は、複数の導電体層１１５の側方及び下方を覆う。絶縁体層１０４の下面上には、絶縁体層１０５が設けられる。絶縁体層１０４及び１０５は、例えば、酸化シリコン等の絶縁体を含む。

上述した第１メモリチップＭＣａの積層構造のうち導電体層１１１～１１４が、積層配線構造ＬＳａに対応する。部材ＳＬＴａは、積層配線構造ＬＳａのうち、導電体層１１２～１１４を分断する。部材ＳＨＥａは、積層配線構造ＬＳａのうち、導電体層１１４を分断する。

メモリピラーＭＰａは、導電体層１１２～１１４を貫通するようにＺ方向に延びる。メモリピラーＭＰａの上端は、導電体層１１１に接する。メモリピラーＭＰａの下端は、導電体層１１４と導電体層１１５との間に位置する。

図８は、第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図７の領域ＶＩＩＩに対応する断面図である。

メモリピラーＭＰａと導電体層１１２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰａと１つの導電体層１１３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰａと導電体層１１４とが交差した部分が、選択トランジスタＳＴ１として機能する。

メモリピラーＭＰａは、コア膜１２０、半導体膜１２１、トンネル絶縁膜１２２、電荷蓄積膜１２３、及びブロック絶縁膜１２４を含む。コア膜１２０は、Ｚ方向に延びる。例えば、コア膜１２０の上端は、導電体層１１２よりも上層に含まれ、コア膜１２０の下端は、導電体層１１４と導電体層１１５との間に位置する。半導体膜１２１は、コア膜１２０の周囲を覆う。メモリピラーＭＰａの上部において、半導体膜１２１の一部が、導電体層１１１に接する。トンネル絶縁膜１２２、電荷蓄積膜１２３、及びブロック絶縁膜１２４は、積層膜を形成する。積層膜は、半導体膜１２１と導電体層１１１とが接触した部分を除いて、半導体膜１２１の側面及び底面を覆う。コア膜１２０は、例えば、酸化シリコン等の絶縁体を含む。半導体膜１２１は、例えば、シリコンを含む。

図９は、第１実施形態に係るメモリデバイスにおけるメモリセルトランジスタの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。より具体的には、図９は、導電体層１１３を含む層におけるメモリピラーＭＰａの断面構造を示す。

導電体層１１３を含む断面において、コア膜１２０は、例えばメモリピラーＭＰａの中央部に設けられる。半導体膜１２１は、コア膜１２０の側面を囲む。トンネル絶縁膜１２２は、半導体膜１２１の側面を囲む。電荷蓄積膜１２３は、トンネル絶縁膜１２２の側面を囲む。ブロック絶縁膜１２４は、電荷蓄積膜１２３の側面を囲む。導電体層１１３は、ブロック絶縁膜１２４の側面を囲む。

再び図７を参照して、第１メモリチップＭＣａの構成について説明する。

メモリピラーＭＰａ内の半導体膜１２１の下面は、Ｚ方向に延びる柱状のコンタクトＶａを介して１個の導電体層１１５、すなわち１本の面内配線ＨＢＬａに接続される。図７の例では、面内配線ＨＢＬａに接続されたメモリピラーＭＰａ、及び図示される領域で面内配線ＨＢＬａに接続されていないメモリピラーＭＰａが示されている。図示される領域でコンタクトＶａを介して面内配線ＨＢＬａに接続されていないメモリピラーＭＰａは、図示されない領域で、対応するコンタクトＶａを介して他の面内配線ＨＢＬａに接続される。

導電体層１１５の下面上には、Ｚ方向に延びる柱状の導電体１１６が設けられる。導電体１１６の下面は、例えば、絶縁体層１０４の下面と揃う。

導電体１１６の下面上には、導電体層１１７が設けられる。導電体層１１７は、第１メモリチップＭＣａの貼合パッドＢＰとして使用される。導電体層１１７の下面は、例えば、絶縁体層１０５の下面と揃う。導電体層１１７は、例えば、銅を含む。

次に、第２メモリチップＭＣｂの構成について説明する。

絶縁体層１０５の下面上、及び導電体層１１７の下面上にはそれぞれ、絶縁体層２００及び導電体層２２０が設けられる。導電体層２２０は、第２メモリチップＭＣｂの第１メモリチップＭＣａ側の貼合パッドＢＰとして使用される。導電体層２２０の下面は、例えば、絶縁体層２００の下面と揃う。導電体層２２０は、例えば、銅を含む。

絶縁体層２００の下方には、絶縁体層２０１を介して導電体層２１１が設けられる。導電体層２１１は、例えば、ＸＹ平面に沿って広がった板状に開口部を有する形状に形成される。導電体層２１１は、ソース線ＳＬとして使用される。絶縁体層２０１の下面上のうち、導電体層２１１の開口部に対応する領域（導電体層２２０が設けられない領域）には、絶縁体層２０２が設けられる。導電体層２１１の下面は、例えば、絶縁体層２０２の下面と揃う。導電体層２１１は、例えば、ポリシリコンを含む。絶縁体層２０１及び２０２は、例えば、酸化シリコン等の絶縁体を含む。

導電体層２２０の下面上には、Ｚ方向に延びる柱状の導電体２２１が設けられる。導電体２２１は、導電体層２１１に接することなく絶縁体層２０２を通過する。

図１０は、第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す、図７の領域Ｘに対応する断面図である。図１０の例では、第１メモリチップＭＣａと第２メモリチップＭＣｂとを貼り合わせる貼合パッドＢＰ及びその周辺の断面構造の詳細が示される。

図１０に示すように、第１メモリチップＭＣａと第２メモリチップＭＣｂとの貼合工程において、導電体層１１７は、導電体層２２０に接続される。図１０の例では、貼合面における導電体層１１７の面積と導電体層２２０の面積とは、略等しい。このような場合、導電体層１１７と導電体層２２０とに銅を用いると、導電体層１１７の銅と導電体層２２０の銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる導電体層１１７と導電体層２２０とを貼り合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。

また、導電体層１１７及び導電体層２２０をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、導電体層１１７と導電体層２２０とを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形状となる。

また、導電体層１１７と導電体層２２０とを貼り合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁体（窒化シリコンまたは炭窒化シリコン等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。

再び図７を参照して、第２メモリチップＭＣｂの構成について説明する。

導電体層２１１及び絶縁体層２０２の下方には、絶縁体層２０３を介して導電体層２１２が設けられる。導電体層２１２は、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２１２は、選択ゲート線ＳＧＳとして使用される。導電体層２１２は、例えば、タングステンを含む。絶縁体層２０３は、例えば、酸化シリコン等の絶縁体を含む。

導電体層２１２の下方には、絶縁体層２０４及び導電体層２１３が下方に向かってこの順に交互に積層される。導電体層２１３は、例えば、ＸＹ平面に沿って広がった板状に形成される。複数の導電体層２１３は、絶縁体層２００側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層２１３は、例えば、タングステンを含む。絶縁体層２０４は、例えば、酸化シリコン等の絶縁体を含む。

最下層の導電体層２１３の下方には、絶縁体層２０５を介して導電体層２１４が設けられる。導電体層２１４は、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２１４は、選択ゲート線ＳＧＤとして使用される。導電体層２１４は、例えば、タングステンを含む。絶縁体層２０５は、例えば、酸化シリコン等の絶縁体を含む。

導電体層２１４の下方には、絶縁体層２０６を介してＹ方向に並ぶ３個の導電体層２１５が設けられる。Ｙ方向に並ぶ３個の導電体層２１５は、例えば、Ｙ方向に延びるライン状に形成され、それぞれ面内配線ＨＢＬｂ１、ＨＢＬｂ２、及びＨＢＬｂ３として使用される。つまり、図示せぬ領域において、Ｙ方向に並ぶ３個の導電体層２１５の組が、Ｘ方向に複数列並ぶ。導電体層２１５は、例えば銅を含む。

絶縁体層２０６は、複数の導電体層２１５の側方及び下方を覆う。絶縁体層２０６の下面上には、絶縁体層２０７が設けられる。絶縁体層２０６及び２０７は、例えば、酸化シリコン等の絶縁体を含む。

上述した第２メモリチップＭＣｂの積層構造のうち導電体層２１１～２１４が、積層配線構造ＬＳｂに対応する。部材ＳＬＴｂは、積層配線構造ＬＳｂのうち、導電体層２１２～２１４を分断する。部材ＳＨＥｂ（図示せず）は、積層配線構造ＬＳｂのうち、導電体層２１４を分断する。

メモリピラーＭＰｂは、導電体層２１２～２１４を貫通するようにＺ方向に延びる。メモリピラーＭＰｂの上端は、導電体層２１１に接する。メモリピラーＭＰｂの下端は、導電体層２１４と導電体層２１５との間に位置する。メモリピラーＭＰｂの構造は、メモリピラーＭＰａの構造と同等であるため、説明を省略する。

メモリピラーＭＰｂ内の半導体膜の下面は、柱状のコンタクトＶｂを介して、面内配線ＨＢＬｂ１に対応する１個の導電体層２１５、又は面内配線ＨＢＬｂ２に対応する１個の導電体層２１５に接続される。図７の例では、面内配線ＨＢＬｂ１に接続されたメモリピラーＭＰｂ、面内配線ＨＢＬｂ２に接続されたメモリピラーＭＰｂ、並びに図示された領域で面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂが示されている。図示された領域で面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂのうち、Ｚ方向に見て面内配線ＨＢＬｂ１と重なる位置に配置されたメモリピラーＭＰｂは、図示されない領域で対応するコンタクトＶｂを介して当該面内配線ＨＢＬｂ１に接続される。面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂのうち、Ｚ方向に見て面内配線ＨＢＬｂ２と重なる位置に配置されたメモリピラーＭＰｂは、図示されない領域で対応するコンタクトＶｂを介して当該面内配線ＨＢＬｂ２に接続される。

コンタクトＣＶは、導電体層２１２～２１４を貫通するようにＺ方向に延びる。コンタクトＣＶの上端は、導電体層２１２に接する。コンタクトＣＶの下端は、導電体層２１４と導電体層２１５との間に位置する。コンタクトＣＶは、コンタクトＣＶの側方を覆う絶縁性のスペーサＳＰによって導電体層２１２～２１４から電気的に絶縁される。

コンタクトＣＶの下面は、柱状のコンタクトＶａｂを介して、面内配線ＨＢＬｂ３に対応する１個の導電体層２１５に接続される。図７の例では、面内配線ＨＢＬｂ３に接続された１個のコンタクトＣＶ、及び面内配線ＨＢＬｂ３に接続されていない３個のコンタクトＣＶが示されている。コンタクトＶａｂを介して面内配線ＨＢＬｂ３に接続されていないコンタクトＣＶは、図示されない領域において、対応するコンタクトＶａｂを介して他の面内配線ＨＢＬｂ３に接続される。

Ｙ方向に並ぶ３個の導電体層２１５の各々の下面には、Ｚ方向に延びる柱状の導電体２１６が設けられる。各導電体２１６の下面上には、導電体層２１７が設けられる。各導電体層２１７の下面上には、Ｚ方向に延びる柱状の導電体２１８が設けられる。各導電体２１８の下面は、例えば、絶縁体層２０６の下面と揃う。

各導電体２１８の下面上には、導電体層２１９が設けられる。各導電体層２１９は、第２メモリチップＭＣｂのＣＭＯＳチップＣＣ側の貼合パッドＢＰとして使用される。各導電体層２１９の下面は、例えば、絶縁体層２０７の下面と揃う。

次に、ＣＭＯＳチップＣＣ側の構成について説明する。

絶縁体層２０７の下面上、及び導電体層２１９の下面上にはそれぞれ、絶縁体層３００及び導電体層３１１が設けられる。導電体層３１１は、ＣＭＯＳチップＣＣの貼合パッドＢＰとして使用される。導電体層３１１の下面は、例えば、絶縁体層３００の下面と揃う。導電体層３１１は、例えば、銅を含む。

第２メモリチップＭＣｂとＣＭＯＳチップＣＣとを貼り合わせる貼合パッドＢＰ及びその周辺の構造は、第１メモリチップＭＣａと第２メモリチップＭＣｂとを貼り合わせる貼合パッドＢＰ及びその周辺の構造と同等であるため、説明を省略する。

絶縁体層３００の下面上には、絶縁体層３０１を介して半導体基板３０２が設けられる。絶縁体層３００及び３０１は、例えば、酸化シリコン等の絶縁体を含む。半導体基板３０２は、例えば、Ｐ型不純物を含むポリシリコンである。半導体基板３０２は、図示が省略された複数のウェル領域を含む。複数のウェル領域には、例えば、トランジスタＴａ及びＴｂを含む選択回路１６内の各種素子が形成される。そして、複数のウェル領域の間は、例えばＳＴＩ（Shallow Trench Isolation）によって分離される。

導電体層３１１の下面上には、Ｚ方向に延びる柱状の導電体３１２が設けられる。導電体３１２の下面上には、導電体層３１３が設けられる。面内配線ＨＢＬｂ２に接続される導電体層３１３は、図示しない配線を介して、面内配線ＨＢＬｂ１に接続される導電体層３１３と接続される。これにより、面内配線ＨＢＬｂ１及びＨＢＬｂ２は、電気的に接続される。

導電体層３１３の下面上には、Ｚ方向に延びる柱状の導電体３１４が設けられる。導電体３１４の下面上には、導電体層３１５が設けられる。導電体層３１５の下面上には、Ｚ方向に延びる柱状の導電体３１６が設けられる。面内配線ＨＢＬｂ１及びＨＢＬｂ２に接続された導電体３１６の下面は、半導体基板３０２に形成されたトランジスタＴｂの第１端に接続される。面内配線ＨＢＬｂ３に接続された導電体３１６の下面は、半導体基板３０２に形成されたトランジスタＴａの第１端に接続される。トランジスタＴａ及びＴｂの各々の第２端は、導電体層３１７によって電気的に接続される。

上述した構成において、導電体１１６、導電体層１１７、導電体層２２０、導電体２２１、コンタクトＣＶ、コンタクトＶａｂ、面内配線ＨＢＬｂ３に対応する導電体層２１５、並びに面内配線ＨＢＬｂ３に対応する導電体層２１５に接続される導電体２１６、導電体層２１７、導電体２１８、導電体層２１９、導電体層３１１、導電体３１２、導電体層３１３、導電体３１４、導電体層３１５、及び導電体３１６が、面外配線ＶＢＬａを構成する。面内配線ＨＢＬｂ１に対応する導電体層２１５に接続される導電体２１６、導電体層２１７、導電体２１８、導電体層２１９、導電体層３１１、導電体３１２、導電体層３１３、導電体３１４、導電体層３１５、及び導電体３１６が、面外配線ＶＢＬｂ１を構成する。面内配線ＨＢＬｂ２に対応する導電体層２１５に接続される導電体２１６、導電体層２１７、導電体２１８、導電体層２１９、導電体層３１１、導電体３１２、及び導電体層３１３が、面外配線ＶＢＬｂ２を構成する。

以上のような構成により、第１メモリチップＭＣａ内の面内配線ＨＢＬａが、第２メモリチップＭＣｂのブロックＢＬＫｂ＿ｘ内をＺ方向に延びるコンタクトＣＶを介して、ＣＭＯＳチップＣＣ内の対応する選択回路１６のトランジスタＴａに電気的に接続される。また、第２メモリチップＭＣｂ内の面内配線ＨＢＬｂ１及びＨＢＬｂ２が、ＣＭＯＳチップＣＣ内で電気的に接続された後、ＣＭＯＳチップＣＣ内の対応する選択回路１６のトランジスタＴｂに電気的に接続される。

１．１．８ 面外配線ＶＢＬａを含まない断面におけるメモリデバイスの断面構造
図１１は、第１実施形態に係るメモリデバイスの断面構造の一例を示す、図５及び図６のＸＩ－ＸＩ線に沿った断面図である。

ブロックＢＬＫｂ＿ｘのうち面外配線ＶＢＬａを含まない断面では、メモリピラーＭＰｂが形成される。ブロックＢＬＫｂ＿ｘ内のメモリピラーＭＰｂの上端は、導電体層２１１に接する。ブロックＢＬＫｂ＿ｘ内のメモリピラーＭＰｂの下端は、コンタクトＶｂを介して面内配線ＨＢＬｂ１に対応する１個の導電体層２１５、又は面内配線ＨＢＬｂ２に対応する１個の導電体層２１５に接続される。

このように、ブロックＢＬＫｂ＿ｘのうち、面外配線ＶＢＬａが設けられない領域にメモリピラーＭＰｂを形成することにより、当該領域がデータの記憶領域として利用される。

１．２ 第１実施形態に係る効果
第１実施形態によれば、ビット線ＢＬｂの面内配線ＨＢＬｂ１及び面内配線ＨＢＬｂ２は、第２メモリチップＭＣｂ内でＹ方向に並ぶ。ビット線ＢＬａの面外配線ＶＢＬａは、面内配線ＨＢＬｂ１と面内配線ＨＢＬｂ２との間で積層配線構造ＬＳｂを通過するコンタクトＣＶを含む。これにより、コンタクトＣＶを第２メモリチップＭＣｂ内に分散配置できる。このため、メモリ領域ＭＲｂの外周を経由させることなく、ビット線ＢＬａをＣＭＯＳチップＣＣに接続することができる。したがって、ビット線ＢＬａの寄生容量の増加を抑制することができる。

また、面内配線ＨＢＬｂ１及びＨＢＬｂ２は、ＣＭＯＳチップＣＣ側で電気的に接続されることにより、トランジスタＴｂの第１端に共通接続される。これにより、Ｙ方向にコンタクトＣＶと並ぶ面内配線ＨＢＬｂ１及びＨＢＬｂ２を１本のビット線ＢＬｂとして利用することができる。このため、第２メモリチップＭＣｂにおけるビット線ＢＬｂの配置に対して制約を課すことなく、ビット線ＢＬａと同数のビット線ＢＬｂを設けることができる。したがって、第２メモリチップＭＣｂのチップサイズの増加を抑制しつつ、メモリ容量を増加させることができる。

また、コンタクトＣＶが第２メモリチップＭＣｂ内に分散配置されることに伴い、選択回路１６及びセンスアンプモジュール１７は、半導体基板３０２上に分散配置される。これにより、ビット線ＢＬａの選択回路１６及びセンスアンプモジュール１７への引き回しを容易にすることができる。

また、面外配線ＶＢＬａは、面内配線ＨＢＬｂ１及びＨＢＬｂ２の間に設けられ、面内配線ＨＢＬｂ１及びＨＢＬｂ２とＹ方向に並ぶ面内配線ＨＢＬｂ３を含む。コンタクトＣＶは、Ｚ方向に見て面内配線ＨＢＬｂ３と重なる位置に配置される。これにより、面内配線ＨＢＬｂ１及びＨＢＬｂ２と干渉させることなく、コンタクトＣＶをＣＭＯＳチップＣＣ側に引き出すことができる。なお、面内配線ＨＢＬｂ３は、Ｙ方向に延びる１本の配線を分断することで面内配線ＨＢＬｂ１及びＨＢＬｂ２を形成する際に併せて形成される。このため、コンタクトＣＶと選択回路１６との接続に面内配線ＨＢＬｂ３を利用することにより、コンタクトＣＶをＣＭＯＳチップＣＣ側に引き出すための新たな構造を形成する負荷を抑制できる。

また、選択回路１６は、ビット線ＢＬａ及びＢＬｂの組から、いずれか一方を選択するように構成される。具体的には、選択回路１６は、トランジスタＴａ及びＴｂを含む。トランジスタＴａは、ビット線ＢＬａに接続される第１端を有するトランジスタＴａと、信号ＣＰｓｅｌが供給される制御端と、を有する。トランジスタＴｂは、ビット線ＢＬｂに接続される第１端と、トランジスタＴａの第２端に接続される第２端と、信号／ＣＰｓｅｌが供給される制御端と、を有する。これにより、選択回路１６は、ビット線ＢＬａ及びＢＬｂを介して、第１メモリチップＭＣａ内のブロック群１０ａと、第２メモリチップＭＣｂ内のブロック群１０ｂとを個別に制御することができる。このため、第１メモリチップＭＣａ内のワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤはそれぞれ、第２メモリチップＭＣｂ内のワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤと共通接続することができる。したがって、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤをチップ間で独立制御する場合よりも、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤのＣＭＯＳチップＣＣへの接続を容易にすることができる。

２． 第２実施形態
次に、第２実施形態について説明する。

第２実施形態では、コンタクトＣＶが、ブロックＢＬＫｂ内ではなく部材ＳＬＴｂ内に形成される点において、第１実施形態とは異なる。以下では、第１実施形態と異なる構成について主に説明する。第１実施形態と同等の構成については、適宜その説明を省略する。

２．１ ビット線のレイアウト
図１２は、第２実施形態に係るメモリデバイスのビット線の立体レイアウトの一例を示す図である。図１２は、第１実施形態における図４に対応する。

複数の面内配線ＨＢＬａは、第１メモリチップＭＣａのメモリ領域ＭＲａでＸ方向に並ぶ。複数の面内配線ＨＢＬａの各々は、ブロック群１０ａの全てのブロックＢＬＫａをまたぐようにＹ方向に延びる部分を有する。複数の面内配線ＨＢＬａの各々は、Ｚ方向に見て、対応する２個のブロックＢＬＫａの間の領域（すなわち、部材ＳＬＴａが設けられる領域）と重なる位置で、対応する面外配線ＶＢＬａに接続される。面外配線ＶＢＬａと面内配線ＨＢＬａとの接続位置は、メモリ領域ＭＲａの複数の領域に分散配置される。図１２の例では、面外配線ＶＢＬａと面内配線ＨＢＬａとの接続位置がメモリ領域ＭＲａの８個の領域に分散配置される場合が示される。

複数の面外配線ＶＢＬａの各々は、対応する面内配線ＨＢＬａに接続される第１端と、選択回路１６に接続される第２端と、第２メモリチップＭＣｂのメモリ領域ＭＲｂを通過する中間部分と、を有する。面外配線ＶＢＬａの中間部分は、Ｚ方向に見て対応する２個のブロックＢＬＫｂの間（すなわち、部材ＳＬＴｂが設けられる領域）を通過する。

複数の面内配線ＨＢＬｂ１は、第２メモリチップＭＣｂのメモリ領域ＭＲｂでＸ方向に並ぶ。複数の面内配線ＨＢＬｂ１の各々は、ブロック群１０ｂ内の少なくとも１個のブロックＢＬＫｂをまたぐようにＹ方向に延びる部分を有する。

複数の面内配線ＨＢＬｂ２は、第２メモリチップＭＣｂのメモリ領域ＭＲｂでＸ方向に並ぶ。複数の面内配線ＨＢＬｂ２の各々は、ブロック群１０ｂ内の少なくとも１個のブロックＢＬＫｂをまたぐようにＹ方向に延びる部分を有する。複数の面内配線ＨＢＬｂ２の各々は、対応する面内配線ＨＢＬｂ１とＹ方向に並ぶ。Ｙ方向に並ぶ面内配線ＨＢＬｂ１と面内配線ＨＢＬｂ２との間を、対応する面外配線ＶＢＬａの中間部分が通過する。

複数の面外配線ＶＢＬｂ１の各々は、対応する面内配線ＨＢＬｂ１に接続される第１端と、選択回路１６に接続される第２端と、ＣＭＯＳチップＣＣ内を通過する中間部分と、を有する。面外配線ＶＢＬｂ１の第２端が接続されるトランジスタＴｂは、対応する面外配線ＶＢＬａの第２端が接続されるトランジスタＴａの近傍に配置される。

複数の面外配線ＶＢＬｂ２の各々は、対応する面内配線ＨＢＬｂ２に接続される第１端と、対応する面外配線ＶＢＬｂ１の中間部分に接続される第２端と、ＣＭＯＳチップＣＣ内を通過する中間部分と、を有する。面外配線ＶＢＬｂ２の第２端は、ＣＭＯＳチップＣＣ内に配置される。

２．２ メモリセルアレイの平面レイアウト
図１３は、第２実施形態に係るメモリデバイスのメモリセルアレイの第２メモリチップにおける平面レイアウトの一例を示す、図１２の領域ＸＩＩＩに対応する平面図である。図１３は、第１実施形態における図６に対応する。図１３では、メモリ領域ＭＲｂのうちブロックＢＬＫｂ＿ｘの部分及びその周辺を含む領域が示される（１≦ｘ≦ｎ－１）。ブロックＢＬＫｂ＿ｘは、面外配線ＶＢＬａの中間部分がＺ方向に通過する２個の部材ＳＬＴｂに挟まれるブロックＢＬＫｂである。メモリ領域ＭＲｂにおいて、メモリセルアレイ１０は、積層配線構造ＬＳｂ、複数の部材ＳＬＴｂ及びＳＨＥｂ、複数のメモリピラーＭＰｂ、複数のコンタクトＶｂ、Ｖａｂ、及びＣＶ、並びに複数の面内配線ＨＢＬｂ１、ＨＢＬｂ２、及びＨＢＬｂ３を含む。

第２実施形態における積層配線構造ＬＳｂ、複数の部材ＳＨＥｂ、複数のメモリピラーＭＰｂ、複数のコンタクトＶｂ、並びに複数の面内配線ＨＢＬｂ１、及びＨＢＬｂ２の構造は、第１実施形態の場合と同等であるため、説明を省略する。

複数の部材ＳＬＴｂは、例えば、ＸＺ面に広がる板状の絶縁体である。複数の部材ＳＬＴｂは、Ｙ方向に並ぶ。複数の部材ＳＬＴｂの各々は、隣り合うブロックＢＬＫｂの間の境界領域において、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂを横切るようにＸ方向に延びる。そして、複数の部材ＳＬＴｂの各々は、積層配線構造ＬＳｂのうち、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに対応する導電体層を、Ｙ方向に並ぶ２個の部分に分離する。

複数の部材ＳＬＴｂの各々には、複数のコンタクトＣＶが設けられる。図１３の例では、ブロックＢＬＫｂ＿ｘを挟む２個の部材ＳＬＴｂの各々に、複数のコンタクトＣＶが設けられる場合が示される。１個の部材ＳＬＴｂ内の複数のコンタクトＣＶは、例えば、Ｘ方向に互いに離れて並ぶように配置される。複数のコンタクトＣＶの各々は、面外配線ＶＢＬａの中間部分に対応する。

複数の面内配線ＨＢＬｂ３の各々は、ブロックＢＬＫｂ＿ｘを挟む２個の部材ＳＬＴｂ内に配置された少なくとも１個のコンタクトＣＶと重なるように配置される。図１３の例では、１個のコンタクトＣＶに、３本の面内配線ＨＢＬｂ３が重なるように配置される場合が示される。コンタクトＣＶと重なる複数の面内配線ＨＢＬｂ３のうち１本の面内配線ＨＢＬｂ３と、対応する１個のコンタクトＣＶとの間は、コンタクトＶａｂを介して電気的に接続される。

２．３ メモリデバイスの断面構造
図１４は、第２実施形態に係るメモリデバイスの断面構造の一例を示す、図１３のＸＩＶ－ＸＩＶ線に沿った断面図である。図１４は、第１実施形態における図７に対応する。以下では、第２メモリチップＭＣｂ内の面外配線ＶＢＬａに関する部分について主に説明する。

絶縁体層１０５の下面上、及び導電体層１１７の下面上にはそれぞれ、絶縁体層２００及び導電体層２２０が設けられる。導電体層２２０は、第２メモリチップＭＣｂの第１メモリチップＭＣａ側の貼合パッドＢＰとして使用される。導電体層２２０の下面は、例えば、絶縁体層２００の下面と揃う。導電体層２２０は、例えば、銅を含む。

絶縁体層２００の下方には、絶縁体層２０１を介して導電体層２１１が設けられる。導電体層２１１は、例えば、ＸＹ平面に沿って広がった板状に開口部を有する形状に形成される。導電体層２１１は、ソース線ＳＬとして使用される。絶縁体層２０１の下面上のうち、導電体層２１１の開口部に対応する領域（導電体層２２０が設けられない領域）には、絶縁体層２０２が設けられる。導電体層２１１の下面は、例えば、絶縁体層２０２の下面と揃う。導電体層２１１は、例えば、ポリシリコンを含む。絶縁体層２０１及び２０２は、例えば、酸化シリコン等の絶縁体を含む。導電体層２２０の下面上には、Ｚ方向に延びる柱状の導電体２２１が設けられる。導電体２２１は、導電体層２１１に接することなく絶縁体層２０２を通過する。

導電体層２１１及び絶縁体層２０２の下方に、導電体層２１２～２１４を含む積層配線構造ＬＳｂが設けられる。そして、積層配線構造ＬＳｂの下方には、絶縁体層２０６を介してＹ方向に並ぶ３個の導電体層２１５が設けられる。Ｙ方向に並ぶ３個の導電体層２１５は、例えば、Ｙ方向に延びるライン状に形成され、それぞれ面内配線ＨＢＬｂ１、ＨＢＬｂ２、及びＨＢＬｂ３として使用される。部材ＳＬＴｂは、積層配線構造ＬＳｂのうち、導電体層２１２～２１４を分断する。部材ＳＨＥｂ（図示せず）は、積層配線構造ＬＳｂのうち、導電体層２１４を分断する。

メモリピラーＭＰｂ内の半導体膜の下面は、柱状のコンタクトＶｂを介して、面内配線ＨＢＬｂ１に対応する１個の導電体層２１５、又は面内配線ＨＢＬｂ２に対応する１個の導電体層２１５に接続される。図１４の例では、面内配線ＨＢＬｂ１に接続されたメモリピラーＭＰｂ、面内配線ＨＢＬｂ２に接続されたメモリピラーＭＰｂ、並びに図示された領域で面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂが示されている。図示された領域で面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂのうち、Ｚ方向に見て面内配線ＨＢＬｂ１と重なる位置に配置されたメモリピラーＭＰｂは、図示されない領域で対応するコンタクトＶｂを介して当該面内配線ＨＢＬｂ１に接続される。面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂのうち、Ｚ方向に見て面内配線ＨＢＬｂ２と重なる位置に配置されたメモリピラーＭＰｂは、図示されない領域で対応するコンタクトＶｂを介して当該面内配線ＨＢＬｂ２に接続される。図示された領域で面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されていないメモリピラーＭＰｂのうち、Ｚ方向に見て面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれとも重ならない位置に配置されたメモリピラーＭＰｂは、図示されない領域でも面内配線ＨＢＬｂ１及びＨＢＬｂ２のいずれにも接続されない。

コンタクトＣＶは、部材ＳＬＴｂを貫通するようにＺ方向に延びる。コンタクトＣＶの上端は、導電体層２１２に接する。コンタクトＣＶの下端は、導電体層２１４と導電体層２１５との間に位置する。コンタクトＣＶは、コンタクトＣＶの側方を覆う絶縁性のスペーサＳＰによって導電体層２１２～２１４から電気的に絶縁される。コンタクトＣＶの下面は、柱状のコンタクトＶａｂを介して、面内配線ＨＢＬｂ３に対応する１個の導電体層２１５に接続される。

Ｙ方向に並ぶ３個の導電体層２１５の各々の下面には、Ｚ方向に延びる柱状の導電体２１６が設けられる。各導電体２１６の下面上には、導電体層２１７が設けられる。各導電体層２１７の下面上には、Ｚ方向に延びる柱状の導電体２１８が設けられる。各導電体２１８の下面は、例えば、絶縁体層２０６の下面と揃う。

各導電体２１８の下面上には、導電体層２１９が設けられる。各導電体層２１９は、第２メモリチップＭＣｂのＣＭＯＳチップＣＣ側の貼合パッドＢＰとして使用される。各導電体層２１９の下面は、例えば、絶縁体層２０７の下面と揃う。

上述した構成において、導電体層２２０、導電体２２１、コンタクトＣＶ、コンタクトＶａｂ、面内配線ＨＢＬｂ３に対応する導電体層２１５、並びに面内配線ＨＢＬｂ３に対応する導電体層２１５に接続される導電体２１６、導電体層２１７、導電体２１８、及び導電体層２１９が、面外配線ＶＢＬａを構成する。

以上のような構成により、第１メモリチップＭＣａ内の面内配線ＨＢＬａが、第２メモリチップＭＣｂの部材ＳＬＴｂ内をＺ方向に延びるコンタクトＣＶを介して、ＣＭＯＳチップＣＣ内の対応する選択回路１６のトランジスタＴａに電気的に接続される。

２．４ 第２実施形態に係る効果
第２実施形態によれば、コンタクトＣＶは、部材ＳＬＴｂ内に形成される。これにより、積層配線構造ＬＳｂ内にメモリピラーＭＰｂとコンタクトＣＶとを作り分けることを抑制しつつ、第１実施形態と同等の効果を奏することができる。

３． 変形例等
なお、上述の第１実施形態及び第２実施形態は、種々の変形を適用可能である。

例えば、上述の第１実施形態では、部材ＳＬＴａ及びＳＬＴｂ内が絶縁体で埋め込まれる場合について説明したが、これに限られない。例えば、部材ＳＬＴａ及びＳＬＴｂは、ソース線ＳＬに接する導電体の側面が絶縁体で覆われる構造を有していてもよい。これにより、部材ＳＬＴａ及びＳＬＴｂ内の導電体を介して、ソース線ＳＬに電圧を供給することが可能となる。

上述の第１実施形態に関する変形は、第２実施形態に対しても同様に適用可能である。なお、第２実施形態に当該変形が適用される場合、部材ＳＬＴａ及びＳＬＴｂ内のソース線ＳＬに接する導電体が、コンタクトＣＶと電気的に絶縁されることを要する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…選択回路
１７…センスアンプモジュール
１００，１０１，１０２，１０３，１０４，１０５，２００，２０１，２０２，２０３，２０４，２０５，２０６，２０７，３００，３０１…絶縁体層
１１１，１１２，１１３，１１４，１１５，１１７，２１１，２１２，２１３，２１４，２１５，２１７，２１９，２２０，３１１，３１３，３１５…導電体層
１１６，２１６，２１８，２２１，３１２，３１４，３１６…導電体
１２０…コア膜
１２１…半導体膜
１２２…トンネル絶縁膜
１２３…電荷蓄積膜
１２４…ブロック絶縁膜
３０２…半導体基板

Claims (20)

1. 基板と、
   第１方向に互いに離れて並ぶ複数の第１導電体層と、
   前記基板と前記複数の第１導電体層との間で各々が前記第１方向と交差する第２方向に延び、前記第２方向に互いに離れて並ぶ第２導電体層及び第３導電体層と、
   前記複数の第１導電体層に対して前記基板と反対側で前記第１方向に互いに離れて並ぶ複数の第４導電体層と、
   前記複数の第１導電体層と前記複数の第４導電体層との間で前記第２方向に延びる第５導電体層と、
   前記第１方向に延びて前記複数の第１導電体層と交差し、前記第２導電体層又は前記第３導電体層に接続される第１メモリピラーと、
   前記第１方向に延びて前記複数の第４導電体層と交差し、前記第５導電体層に接続される第２メモリピラーと、
   前記第５導電体層と前記基板との間を接続する第１配線と、
   を備え、
   前記第１配線は、前記第２導電体層と前記第３導電体層との間で前記第１方向に延びて前記複数の第１導電体層と交差するコンタクトを含む、
   メモリデバイス。
2. 各々が前記複数の第１導電体層を分断する第１部材及び第２部材を更に備え、
   前記コンタクトは、前記第１部材と前記第２部材の間に設けられる、
   請求項１記載のメモリデバイス。
3. 前記コンタクトは、前記第１方向に見て前記第２メモリピラーと重なる、
   請求項１記載のメモリデバイス。
4. 前記複数の第１導電体層を分断する第１部材を更に備え、
   前記コンタクトは、前記第１部材と重なる、
   請求項１記載のメモリデバイス。
5. 前記コンタクトは、前記第１方向に見て前記第２メモリピラーとずれる、
   請求項４記載のメモリデバイス。
6. 前記基板を含む第１チップと、
   前記複数の第１導電体層、前記第２導電体層、前記第３導電体層、及び前記コンタクトを含む第２チップと、
   前記複数の第４導電体層、及び前記第５導電体層を含む第３チップと、
   を更に備えた、
   請求項１記載のメモリデバイス。
7. 前記第２方向に延び、前記第２導電体層と前記第３導電体層との間で前記第２導電体層及び前記第３導電体層と前記第２方向に並ぶ第６導電体層を更に備えた、
   請求項１記載のメモリデバイス。
8. 前記第６導電体層は、前記コンタクトと、前記基板との間を接続する、
   請求項７記載のメモリデバイス。
9. 前記コンタクトは、前記第１方向に見て前記第６導電体層と重なる、
   請求項７記載のメモリデバイス。
10. 前記コンタクトは、前記第１方向に見て前記第５導電体層と重なる、
    請求項７記載のメモリデバイス。
11. 前記第５導電体層は、前記第１方向に見て前記第２導電体層、前記第３導電体層、及び前記第６導電体層と重なる、
    請求項７記載のメモリデバイス。
12. 前記基板に対して前記第２導電体層及び前記第３導電体層を並列接続する第２配線を更に備えた、
    請求項１記載のメモリデバイス。
13. 前記基板に設けられ、前記第１配線に接続された第１端を有する第１トランジスタと、
    前記基板に設けられ、前記第２配線に接続された第１端と、前記第１トランジスタの第２端と接続された第２端と、を有する第２トランジスタと、
    を更に備えた、
    請求項１２記載のメモリデバイス。
14. 前記第２導電体層と前記第１方向及び前記第２方向と交差する第３方向に並び、前記第２方向に延びる第７導電体層と、
    前記第３導電体層と前記第３方向に並び、前記第２方向に延び、前記第７導電体層と前記第２方向に並ぶ第８導電体層と、
    前記第５導電体層と前記第３方向に並び、前記第２方向に延びる第９導電体層と、
    前記第９導電体層と前記基板との間を接続する第３配線と、
    前記基板に対して前記第７導電体層及び前記第８導電体層を並列接続する第４配線と、
    前記基板に設けられ、前記第３配線に接続された第１端を有する第３トランジスタと、
    前記基板に設けられ、前記第４配線に接続された第１端と、前記第３トランジスタの第２端と接続された第２端と、を有する第４トランジスタと、
    を更に備え、
    前記第１トランジスタ及び前記第２トランジスタと、前記第３トランジスタ及び前記第４トランジスタとは、前記基板の互いに離れた領域に設けられる、
    請求項１３記載のメモリデバイス。
15. 前記複数の第１導電体層はそれぞれ、前記複数の第４導電体層に接続される、
    請求項１記載のメモリデバイス。
16. 第１方向にこの順に積層された第１チップ、第２チップ、及び第３チップと、
    前記第１チップに設けられる第１メモリセルと、
    前記第２チップに設けられる第２メモリセルと、
    前記第１メモリセルに接続される第１ビット線と、
    前記第２メモリセルに接続される第２ビット線と、
    前記第３チップに設けられ、前記第１ビット線と前記第２ビット線のいずれか一方を選択するように構成された選択回路と、
    を備え、
    前記第１ビット線は、
    前記第１チップに設けられて前記第１メモリセルに接続される第１配線と、
    前記第１配線と前記選択回路との間を接続する第２配線と、
    を含み、
    前記第２ビット線は、
    前記第２チップに設けられ、前記第２チップ内で前記第２メモリセルに接続される第３配線と、
    前記第２チップに設けられ、前記第２チップ内で前記第２メモリセルに接続されない第４配線と、
    前記第３配線、前記第４配線、及び前記選択回路の各々の間を接続する第５配線と、
    を含み、
    前記第２配線は、前記第３配線と前記第４配線との間で前記第１方向に前記第２メモリセルを通過する、
    メモリデバイス。
17. 前記選択回路は、
    前記第２配線に接続された第１端を有する第１トランジスタと、
    前記第５配線に接続された第１端と、前記第１トランジスタの第２端に接続された第２端と、を有する第２トランジスタと、
    を含む、
    請求項１６記載のメモリデバイス。
18. 前記第２チップに設けられ、前記第２チップ内で前記第４配線に接続される第３メモリセルを更に備え、
    前記第２メモリセル及び前記第３メモリセルは同一のカラムアドレスに対応づけられる、
    請求項１６記載のメモリデバイス。
19. 前記第２配線は、前記第２チップに設けられ、前記第１方向と交差する第２方向に前記第２配線及び前記第３配線と並ぶ第６配線を更に含む、
    請求項１６記載のメモリデバイス。
20. 前記第２配線、前記第３配線、及び前記第６配線の各々は、前記第２方向に延びる、
    請求項１９記載のメモリデバイス。