JP2021136412A - 半導体記憶装置およびその製造方法 - Google Patents

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Abstract

【課題】メモリセルアレイの上部にある複数の選択ゲートを確実に分割し、メモリセルアレイを小型化することができるスリットを備えた半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、基板を備える。積層体は、基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。複数の柱状部は、積層体を貫通して設けられ、中心部に設けられたコア層、コア層の周囲に設けられた半導体層、および、該半導体層の周囲に設けられたメモリ膜を含む。スリットは、積層体の上部にある上部導電層を分割する。スリットに重複する柱状部において、コア層またはメモリ膜が半導体層から突出している。【選択図】図６

Description

本実施形態は、半導体記憶装置およびその製造方法に関する。
近年、メモリセルを三次元的に配置した立体型メモリセルアレイを有する半導体記憶装置が開発されている。このような半導体記憶装置において、選択ゲートを分割するためにスリットがメモリセルアレイの上部に設けられている。
このスリットは、絶縁層および導電層の積層膜とメモリホール内の柱状部に形成される。しかし、導電層および柱状部には金属材料等のエッチング制御し難い材料が用いられている。従って、隣接する選択ゲートを充分に電気的に分離するためにスリット底部の幅を広くしようとすると、スリットの上部開口部が広くなり過ぎ、かつ、スリットの深さが深くなり過ぎてしまう。これは、メモリセルアレイの小型化に反する。また、エッチング制御性が悪いことは、導電層と柱状部とのおけるスリットの深さのばらつきの原因となる。
また、導電層および柱状部はエッチング制御性が悪いため、スリットの内壁はテーパーを有し、スリットの底部は先細りになってしまう。先細りのスリットの底部にある選択ゲートを確実に分割するためには、スリットを深くして、スリットの底部の幅を或る程度拡げる必要がある。このように、スリットのテーパー形状もスリットを深くする原因となる。スリットが深いと、ダミーとなる導電層（ダミーワード線）を積層体に多く準備しておく必要がある。これも、メモリセルアレイの小型化に反する。
メモリセルアレイの上部にある複数の選択ゲートを確実に分割し、メモリセルアレイを小型化することができる半導体記憶装置およびその製造方法を提供する。
本実施形態による半導体記憶装置は、基板を備える。積層体は、基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成されている。複数の柱状部は、積層体を貫通して設けられ、中心部に設けられたコア層、コア層の周囲に設けられた半導体層、および、該半導体層の周囲に設けられたメモリ膜を含む。スリットは、積層体の上部にある上部導電層を分割する。スリットに重複する柱状部において、コア層またはメモリ膜が半導体層から突出している。
第１実施形態に係る半導体装置を例示する模式斜視図。 積層体を示す模式平面図。 ３次元構造のメモリセルを例示する模式断面図。 ３次元構造のメモリセルを例示する模式断面図。 第１実施形態に係る半導体記憶装置を例示する模式平面図。 図３の枠Ｂ４の構成をより詳細に示す平面図。 図４の５−５線に沿った断面図。 図４の６−６線に沿った断面図。 第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。 図７に続く、半導体記憶装置の製造方法の一例を示す断面図。 図８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図９に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１１に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１３に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１７に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。 図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１Ａは、第１実施形態に係る半導体記憶装置１００ａを例示する模式斜視図である。図１Ｂは、積層体２を示す模式平面図である。本明細書では、積層体２の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ及びＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。図２Ａ及び図２Ｂのそれぞれは、３次元構造のメモリセルを例示する模式断面図である。図３は、第１実施形態に係る半導体記憶装置１００ａを例示する模式平面図である。
図１Ａ〜図３に示すように、第１実施形態に係る半導体記憶装置１００ａは、３次元構造のメモリセルを有した不揮発性メモリである。
半導体記憶装置１００ａは、基体部１と、積層体２と、深いスリットＳＴ（板状部３）と、浅いスリットＳＨＥと、複数の柱状部ＣＬとを含む。
基体部１は、基板１０、絶縁膜１１、導電膜１２及び半導体部１３を含む。絶縁膜１１は、基板１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体部１３は、導電膜１２上に設けられている。基板１０は、半導体基板、例えば、シリコン基板である。シリコン（Ｓｉ）の導電型は、例えば、ｐ型である。基板１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化物を含む絶縁領域であり、基板１０の表面領域にアクティブエリアＡＡを区画する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）を構成する。絶縁膜１１は、例えば、シリコン酸化物（ＳｉＯ２）を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続された配線である。導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、シリコンを含む。シリコンの導電型は、例えば、ｎ型である。半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。
積層体２は、基板１０の上方に設けられており、半導体部１３に対してＺ方向に位置する。積層体２は、Ｚ方向に沿って複数の導電層２１及び複数の絶縁層２２を交互に積層して構成されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１同士を絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、エアギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化物（ＳｉＯ２）を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、金属酸化物である。
導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。
複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜（図示せず）を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。
半導体記憶装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ方向に延びる。
積層体２内には、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥのそれぞれが設けられている。深いスリットＳＴは、Ｘ方向に延び、積層体２の上端から基体部１にかけて積層体２を貫通しつつ、積層体２内に設けられている。板状部３は、深いスリットＳＴ内に設けられている（図１Ｂ）。板状部３は、例えば、少なくとも絶縁物を含む。この絶縁物は、例えば、シリコン酸化物である。板状部３は、絶縁物によって積層体２と電気的に絶縁されつつ、半導体部１３と電気的に接続された導電物を含んでいてもよい。浅いスリットＳＨＥは、Ｘ方向に延び、積層体２の上端から積層体２の途中まで設けられている。浅いスリットＳＨＥ内には、例えば、絶縁物４が設けられている（図１Ｂ）。絶縁物４は、例えば、シリコン酸化物である。
図１Ｂに示すように、積層体２は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。深いスリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２の他端の階段部分２ｓまで設けられている。浅いスリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。
図３に示すように、メモリセルアレイ２ｍは、セル領域（Cell）及びタップ領域（Tap）を含む。階段部分２ｓは、階段領域（Staircase）を含む（図３）。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図３には図示しないが、タップ領域は、セル領域どうしの間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ〜３７ｃのそれぞれは、例えば、Ｚ方向に延びる。配線３７ａは、それぞれ、例えば、導電層２１と電気的に接続される。配線３７ｂは、例えば、導電膜１２と電気的に接続される。配線３７ｃは、例えば、配線１１ａと電気的に接続される。
図１Ｂに示す２つの板状部３によって挟まれた積層体２の部分は、ブロック（ＢＬＯＣＫ）と呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。絶縁物４は、ブロック内に設けられている。板状部３と絶縁物４との間の積層体２は、フィンガと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガ毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガを選択状態とすることができる。
複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。各柱状部ＣＬは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。柱状部ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜２２０を含む。半導体ボディ２１０は、半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、セル領域（Cell）に設けられている（図３）。
図２Ａ及び図２Ｂに示すように、Ｘ−Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ方向に延びている。
カバー絶縁膜２２１は、絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図２Ａ及び図２Ｂに示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａ及びカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図３の複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。柱状部ＣＬＨＲのそれぞれは、少なくとも絶縁物５を含む。絶縁物５は、例えば、シリコン酸化物である。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜（図示せず）を導電層２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。複数の柱状部ＣＬＣ４を、積層体２のタップ領域（Tap）、絶縁膜３２及び絶縁膜３１内に形成する。柱状部ＣＬＣ４のそれぞれは、配線３７ｃを含む。配線３７ｃは、絶縁物３６ｃによって積層体２から電気的に絶縁されている。配線３７ｃは、配線１１ａ等のいずれかに電気的に接続されている。
柱状部ＣＬ、即ち、メモリホールＭＨは、平面レイアウトにおいて、Ｙ方向に隣接する２つのスリットＳＴ間に、六方最密配置のように配置されている。浅いスリットＳＨＥは、図４に示すように、一部の柱状部ＣＬの上に重複するように設けられている。浅いスリットＳＨＥの下にある柱状部ＣＬは、メモリセルを構成しない。
図１Ａの半導体部１３は、例えば、ｎ型の半導体層１３１と、ｎ型の半導体層１３２と、ｎ型もしくはアンドープの半導体層１３３と、を含む。半導体層１３１は、導電膜１２と接する。半導体層１３２は、半導体層１３１及び半導体ボディ２１０のそれぞれと接する。例えば、半導体層１３２は、メモリ膜２２０が除去された部分に延在し、半導体ボディ２１０に接する。また、半導体層１３２は、Ｘ−Ｙ平面において、半導体ボディ２１０を囲むように設けられる。半導体層１３３は、半導体層１３２と接する。
半導体記憶装置１００ａは、半導体部１４を、さらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、半導体層１３４を含む。半導体層１３４は、絶縁層２２のうち、半導体部１３に最も近い絶縁層２２ｂと、絶縁膜２ｇとの間に設けられている。半導体層１３４の導電型は、例えば、ｎ型である。半導体層１３４は、例えば、ソース側選択ゲートＳＧＳとして機能する。
図４は、図３の枠Ｂ４の構成をより詳細に示す平面図である。図４には、柱状部ＣＬ（即ち、メモリホールＭＨ）および浅いスリットＳＨＥの配置関係が示されている。柱状部ＣＬは、例えば、六方最密配置されている。浅いスリットＳＨＥは、Ｘ方向に延伸しており、Ｘ方向に配列された１列の柱状部ＣＬに重複するように設けられている。
図５は、図４の５−５線に沿った断面図である。図６は、図４の６−６線に沿った断面図である。柱状部ＣＬの基本的な構成は、図２Ａおよび図２Ｂを参照して説明した通りである。
図５に示すように、スリットＳＨＥは、積層体２の積層方向（Ｚ方向）に設けられ、積層体２のうち上部にある上部導電層（ＳＧＤ０、ＳＧＤ１、ＷＬＤＤ０）および上部絶縁層（２２ｕ）を貫通している。上部導電層（ＳＧＤ０、ＳＧＤ１、ＷＬＤＤ０）のうち、ＳＧＤ０、ＳＧＤ１は、ドレイン側選択ゲートである。本実施形態では、積層体２の導電層２１のうち上部の５層がドレイン側選択ゲートＳＧＤ０、ＳＧＤ１として機能する。ＷＬＤＤ０は、ダミーワード線である。ダミーワード線ＷＬＤＤ０は、メモリセルアレイのワード線と同じ構成を有するが、ワード線として機能せず、スリットＳＨＥのエッチング領域として設けられている。従って、スリットＳＨＥの溝のエッチングは、ダミーワード線ＷＬＤＤ０のいずれかの位置で停止するように制御される。本実施形態では、積層体２の導電層２１のうちドレイン側選択ゲートＳＧＤ０、ＳＧＤ１の直下の４層がダミーワード線ＷＬＤＤ０として設けられている。スリットＳＨＥは、ダミーワード線ＷＬＤＤ０まで設けられている。これに伴い、上部導電層（ＳＧＤ０、ＳＧＤ１、ＷＬＤＤ０）間にある上部絶縁層２２ｕにもスリットＳＨＥが貫通している。尚、ドレイン側選択ゲートの数およびダミーワード線の数は、特に限定しない。
スリットＳＨＥは、図３および図４に示すように、Ｘ方向に連続して設けられており、ドレイン側選択ゲートＳＧＤ０、ＳＧＤ１をそれぞれＹ方向に分割するように設けられている。スリットＳＨＥによって分割された一方のドレイン側選択ゲートＳＧＤ０、ＳＧＤ１と、他方のドレイン側選択ゲートＳＧＤ０、ＳＧＤ１とは、それぞれ異なるフィンガに対応する。例えば、スリットＳＨＥの右側にあるドレイン側選択ゲートＳＧＤ０、ＳＧＤ１（以下、まとめてＳＧＤ＿Ｒともいう）はスリットＳＨＥの右側にある複数の柱状部（図示せず）に対応しており、このフィンガを選択することができる。即ち、ドレイン側選択ゲートＳＧＤ＿Ｒに対応するドレイン側選択トランジスタがオン状態になると、それに対応するフィンガＦＮＧが選択される。選択されたフィンガＦＮＧの柱状部ＣＬはビット線ＢＬに接続される。また、スリットＳＨＥの左側にあるドレイン側選択ゲートＳＧＤ０、ＳＧＤ１（以下、まとめてＳＧＤ＿Ｌともいう）はスリットＳＨＥの左側にある複数の柱状部ＣＬに対応し、このフィンガを選択することができる。即ち、ドレイン側選択ゲートＳＧＤ＿Ｌに対応するドレイン側選択トランジスタがオン状態になると、それに対応するフィンガＦＮＧが選択される。選択されたフィンガＦＮＧの柱状部ＣＬはビット線ＢＬに接続される。尚、図５の柱状部ＣＬは、ドレイン側選択ゲートＳＧＤ＿Ｌによって選択される。
Ｙ方向に隣接するドレイン側選択ゲートＳＧＤ＿Ｒと、ドレイン側選択ゲートＳＧＤ＿Ｌとが容量結合によって互いに影響し合わないように、スリットＳＨＥは、各ドレイン側選択ゲートＳＧＤ０、ＳＧＤ１を或る程度広い幅で分割することが好ましい。即ち、ドレイン側選択ゲートＳＧＤ＿Ｒとドレイン側選択ゲートＳＧＤ＿Ｌとの間の間隔は、或る程度広くとることが好ましい。
しかし、ドレイン側選択ゲートＳＧＤ０、ＳＧＤ１およびダミーワード線ＷＬＤＤ０には、例えば、タングステン等のようなエッチングし難い金属材料が用いられている。このため、スリットＳＨＥの溝を形成するためのエッチング工程には、長時間がかかるとともに、スリットＳＨＥの内壁がテーパー状に形成される。これにより、スリットＳＨＥの幅は、上部において広く、上部から底部に近付くに従って狭くなる。
スリットＳＨＥの内壁がテーパー状になっていることによって、スリットＳＨＥの上部の幅Ｗ０は比較的広いが、底部の幅Ｗ１が狭くなる。従って、上部にあるドレイン側選択ゲートＳＧＤ０は、スリットＳＨＥによって充分に広く分離されていても、下部のドレイン側選択ゲートＳＧＤ１の分離幅が不十分になるおそれがある。これに対処するためにスリットＳＨＥの底部の分割幅を広くするためにオーバーエッチングすると、スリットＳＨＥの溝の上部開口部が広くなり過ぎ、スリットＳＨＥのレイアウト面積が大きくなってしまう。これは、メモリセルアレイ２ｍの小型化に反する。また、スリットＳＨＥの溝をオーバーエッチングすると、スリットＳＨＥの溝の深さが深くなり過ぎ、ダミーワード線の層数を増大させる必要が生じる。これは、メモリセルアレイ２ｍの小型化に反する。
さらに、図４に示すように、積層体２の積層方向（Ｚ方向）から見たときに、積層体２および柱状部ＣＬ（メモリホールＭＨ）上にスリットＳＨＥが重畳して形成される。例えば、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを用いて積層体２上のスリットＳＨＥおよび柱状部ＣＬ上のスリットＳＨＥの溝を同時に形成する場合、スリットＳＨＥは、積層体２と柱状部ＣＬとの材質の違いによって深さが異なってくる。スリットＳＨＥの深さのばらつきは、やはり、ダミーワード線の層数の増大に繋がる。
そこで、本実施形態では、スリットＳＨＥの形成工程を、積層体２のエッチング工程（第１エッチング工程）と柱状部ＣＬのエッチング工程（第２エッチング工程）とに分ける。以下、図６に示すように、便宜的に、積層体２に形成されたスリットをＳＨＥ＿２とし、柱状部ＣＬに形成されたスリットをＳＨＥ＿ＣＬとする。
積層体２の第１エッチング工程では、ＲＩＥ法等を用いて積層体２にスリットＳＨＥ＿２の溝を選択的に形成し、柱状部ＣＬの第２エッチング工程では、ウェットエッチングで柱状部ＣＬの半導体ボディ２１０を選択的にエッチングする。第２エッチング工程では、半導体ボディ２１０を選択的にエッチングして、柱状部ＣＬにおけるメモリ膜２２０およびコア層２３０を残置させる。
第１エッチング工程と第２エッチング工程との間ではリソグラフィ工程は行われず、マスクを変更しない。よって、第１および第２エッチング工程では、エッチング方法を変えることによって、スリットＳＨＥ＿２、ＳＨＥ＿ＣＬを自己整合的に形成する。
図６に示すように、スリットＳＨＥ＿ＣＬに重複する柱状部ＣＬにおいて、メモリ膜２２０およびコア層２３０は、或る程度エッチングされているが、積層方向（Ｚ方向）の上方へ半導体ボディ２１０から突出している。換言すると、スリットＳＨＥ＿ＣＬ内のメモリ膜２２０の上端Ｅｔ＿２２０およびコア層２３０の上端Ｅｔ＿２３０は、スリットＳＨＥ＿ＣＬ内の半導体ボディ２１０の上端Ｅｔ＿２１０よりも上方にある。従って、スリットＳＨＥ＿ＣＬ内の柱状部ＣＬでは、メモリ膜２２０とコア層２３０との間に絶縁膜５０が埋め込まれる。コア層２３０の周囲とその上には、絶縁膜５０が設けられる。即ち、スリットＳＨＥ＿ＣＬ内の半導体ボディ２１０の上部が絶縁膜５０に置換されている。これにより、半導体ボディ２１０は、ソース層として機能する導電膜１２及び半導体部１３に接続されているものの、読み出し動作等における電荷がスリットＳＨＥ内の半導体ボディ２１０に入ってくることを抑制することができる。
また、スリットＳＨＥ＿ＣＬに重複する柱状部ＣＬにおいて、メモリ膜２２０の上端Ｅｔ＿２２０およびコア層２３０の上端Ｅｔ＿２３０は、積層体２のスリットＳＨＥ＿２の底部Ｅｂ＿２よりも上方に位置する。一方、スリットＳＨＥ＿ＣＬ内の半導体ボディ２１０の上端Ｅｔ＿２１０は、積層体２に設けられたスリットＳＨＥ＿２の底部Ｅｂ＿２よりも深い位置（下方）にある。即ち、本実施形態において、スリットＳＨＥ＿２、ＳＨＥ＿ＣＬは、メモリ膜２２０の領域、コア層２３０の領域、積層体２の領域、半導体ボディ２１０の領域の順に深くなっている。
図６に示すように、スリットＳＨＥ＿２、ＳＨＥ＿ＣＬは、一体のスリットＳＨＥとしてＸ方向に連続して設けられている。従って、スリットＳＨＥ＿２、ＳＨＥ＿ＣＬ内には、同一の絶縁膜５０が充填されている。つまり、図５の柱状部ＣＬ内の絶縁膜５０は、図６を参照して分かるように、スリットＳＨＥ内の絶縁膜５０と同一材料である。絶縁膜５０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。
このように、本実施形態では、スリットＳＨＥの形成工程が、積層体２のエッチング工程と柱状部ＣＬのエッチング工程との２段階に分けられており、スリットＳＨＥ＿２とスリットＳＨＥ＿ＣＬとは、異なるエッチング方法でエッチングする。よって、スリットＳＨＥ＿２およびスリットＳＨＥ＿ＣＬのエッチング制御が容易になる。例えば、スリットＳＨＥ＿２およびスリットＳＨＥ＿ＣＬのそれぞれの深さの制御が容易になる。その結果、スリットＳＨＥ＿２またはスリットＳＨＥ＿ＣＬが過剰に深くエッチングされることが抑制される。これは、スリットＳＨＥの開口幅を狭くすることができ、スリットＳＨＥのレイアウト面積を小さくすることを可能にする。また、スリットＳＨＥ＿２またはスリットＳＨＥ＿ＣＬが過剰に深くならないので、ダミーワード線の層数も減らすことができる。その結果、メモリセルアレイ２ｍの小型化に繋がる。
尚、図示しないが、スリットＳＨＥは、絶縁膜５０で完全に埋め込まれていなくてもよい。即ち、スリットＳＨＥ内には、空洞（ボイド）があってもよい。
図７〜図２０は、第１実施形態による半導体記憶装置の製造方法の一例を示す断面図である。図７〜図２０は、図３の７−７線に沿った断面に対応する。
図７に示すように、素子分離領域１０ｉを基板１０内に形成し、トランジスタＴｒを、アクティブエリアＡＡ内に形成する。次いで、絶縁膜１１を、基板１０上に形成する。絶縁膜１１は、例えば、層間絶縁膜であり、配線１１ａを含む。なお、配線１１ａは、例えば、多層配線であり、図７においては、配線１１ａａと、配線１１ａａの上方に設けられた配線１１ａｂとを、例示する。次いで、配線１１ａｂ上に、絶縁膜１１ｄを形成する。絶縁膜１１ｄは、例えば、シリコン酸化物を含む。次いで、導電膜１２を、絶縁膜１１ｄ上に形成する。
次に、図８に示すように、半導体層１３１を、導電膜１２上に形成する。半導体層１３１は、例えば、ｎ型ドープトシリコンを含む。導電膜１２および半導体部１３は、一体の半導体部１２、１３としてもよい。次いで、中間膜１３ａを、半導体層１３１上に形成する。中間膜１３ａは、例えば、シリコン酸化物を含む。次いで、犠牲膜１３ｂを、中間膜１３ａ上に形成する。犠牲膜１３ｂは、例えば、ｎ型ドープトシリコン、あるいはアンドープシリコンを含む。次いで、中間膜１３ｃを、犠牲膜１３ｂ上に形成する。中間膜１３ｃは、例えば、シリコン酸化物を含む。次いで、半導体層１３３を、中間膜１３ｃ上に形成する。半導体層１３３は、例えば、ｎ型ドープトシリコン、あるいはアンドープシリコンを含む。これにより、例えば、製造中における基体部１の基礎構造が得られる。
次に、絶縁膜２ｇを、半導体層１３３及び絶縁膜３２上に形成する。絶縁膜２ｇは、例えば、シリコン酸化物、あるいは金属酸化物を含む。次いで、半導体層１３４を、絶縁膜２ｇ上に形成する。半導体層１３４は、例えば、ｎ型ドープトシリコンを含む。これにより、半導体部１４が形成される。次いで、半導体層１３４上に、絶縁層２２ｂを形成する。引き続き、絶縁層２２ｂ上に、犠牲膜２３と絶縁層２２とを交互に積層する。絶縁層２２及び２２ｂのそれぞれは、例えば、シリコン酸化物を含む。犠牲膜２３は、例えば、シリコン窒化物を含む。これにより、半導体部１３に対してＺ方向に位置した、製造中における積層体２の基礎構造が得られる。
次に、図示しないが、絶縁層２２及び犠牲膜２３を階段状に加工して、階段領域（Staircase）を形成する。また、柱状部ＣＬＨＲが形成される。
次に、図９に示すように、セル領域（Cell）において、積層体２、半導体層１３４、絶縁膜２ｇ、半導体層１３３、中間膜１３ｃ、犠牲膜１３ｂ、中間膜１３ａ及び半導体層１３１を異方性エッチングし、メモリホールＭＨを形成する。メモリホールＭＨは、積層体２の上端から半導体層１３１の途中まで形成される。尚、メモリホールＭＨを介して、半導体層１３４、絶縁膜２ｇ、半導体層１３３、中間膜１３ｃ、犠牲膜１３ｂ、中間膜１３ａ及び半導体層１３１を等方性エッチングし、半導体部１３に対応した部分（例えば、半導体層１３１、犠牲膜１３ｂ及び半導体層１３３）と、半導体部１４に対応した部分（例えば、半導体層１３４）とにおいて、メモリホールＭＨの径を拡張してもよい。
次に、図１０に示すように、メモリ膜２２０を、メモリホールＭＨ内に形成する。メモリ膜２２０は、シリコン窒化物及びシリコン酸化物を含む。次いで、半導体ボディ２１０を、メモリ膜２２０上に形成する。半導体ボディ２１０は、例えば、アンドープシリコン、あるいはｐ形のドープトシリコンを含む。次いで、コア層２３０を、半導体ボディ２１０上に形成する。コア層２３０は、例えば、シリコン酸化物を含む。これにより、メモリホールＭＨは、半導体ボディ２１０、メモリ膜２２０及びコア層２３０によって埋め込まれる。
次に、図１１に示すように、積層体２、半導体層１３４、絶縁膜２ｇ、半導体層１３３、中間膜１３ｃ及び犠牲膜１３ｂを異方性エッチングし、深いスリットＳＴを形成する。深いスリットＳＴは、積層体２の上端から犠牲膜１３ｂの途中まで形成される。
次に、図１２に示すように、ストッパ膜３ｓを、深いスリットＳＴの側壁上に形成する。ストッパ膜３ｓは、例えば、シリコン窒化物を含む。
次に、図１３に示すように、深いスリットＳＴを介して、犠牲膜１３ｂを等方性エッチングし、犠牲膜１３ｂを除去する。この等方性エッチング工程においては、例えば、シリコン酸化物及びシリコン窒化物と比較して、ｎ型ドープトシリコン、あるいはアンドープシリコンをより速くエッチングすることが可能なエッチャントが選択される。これにより、中間膜１３ａと中間膜１３ｃとの間には、空間Ｓ１が形成される。さらに、深いスリットＳＴを介して、メモリ膜２２０のカバー絶縁膜２２１（図２Ａ及び図２Ｂ）を等方性エッチングし、カバー絶縁膜２２１を除去する。この等方性エッチング工程においては、例えば、シリコン窒化物と比較して、シリコン酸化物をより速くエッチングすることが可能なエッチャントが選択される。次いで、深いスリットＳＴを介して、メモリ膜２２０の電荷捕獲膜２２２（図２Ａ及び図２Ｂ）を等方性エッチングし、電荷捕獲膜２２２を除去する。この等方性エッチング工程においては、例えば、シリコン酸化物と比較して、シリコン窒化物をより速くエッチングすることが可能なエッチャントが選択される。次いで、深いスリットＳＴを介して、メモリ膜２２０のトンネル絶縁膜２２３（（図２Ａ及び図２Ｂ）を除去する。この過程において、中間膜１３ａ及び中間膜１３ｃも除去される。この等方性エッチング工程においては、例えば、シリコン窒化物と比較して、シリコン酸化物をより速くエッチングすることが可能なエッチャントが選択される。これにより、空間Ｓ１は、半導体層１３１と半導体層１３３との間に拡張され、柱状部ＣＬにおいては、半導体ボディ２１０が空間Ｓ１に露出する。半導体ボディ２１０が露出した箇所は、接触箇所２１０ｃとなる。
次に、図１４に示すように、深いスリットＳＴを介して、空間Ｓ１内を半導体で埋め込み、半導体層１３２を形成する。半導体層１３２は、例えば、ｎ型ドープトシリコンである。
次に、図１５に示すように、深いスリットＳＴを介して、ストッパ膜３ｓ及び犠牲膜２３を等方性エッチングし、ストッパ膜３ｓ及び犠牲膜２３を除去する。これにより、絶縁層２２間には、空間Ｓ２が形成される。この等方性エッチング工程においては、例えば、シリコン酸化物およびポリシリコンと比較して、シリコン窒化物をより速くエッチングすることが可能なエッチャントが選択される。
次に、図１６に示すように、深いスリットＳＴを介して、空間Ｓ２内を導電物で埋め込み、導電層２１を形成する。導電層２１は、例えば、タングステンを含む。
次に、図１７に示すように、深いスリットＳＴを絶縁物で埋め込み、板状部３を形成する。板状部３は、例えば、シリコン酸化物を含む。
次に、図１８に示すように絶縁膜を堆積した後、浅いスリットＳＨＥを形成するために、積層体２の積層方向（Ｚ方向）に、積層体２の上部にある上部導電層（図５のＳＧＤ０、ＳＧＤ１、ＷＬＤＤ０）に対応する導電層２１および絶縁層２２をエッチングする。スリットＳＨＥが、例えば、図５の上部導電層ＳＧＤ０、ＳＧＤ１、ダミーワード線ＷＬＤＤ０を貫通するように形成される。このとき、絶縁層２２だけでなく、タングステン等の金属材料からなる導電層２１もエッチングするので、図１８に示すように、スリットＳＨＥは、その幅が底部に近付くに従って狭くなるようにテーパーを有する。
ここで、スリットＳＨＥの形成工程をより詳細に説明する。
図１９〜図２０は、スリットＳＨＥの形成工程をより詳細に示す断面図である。図１９〜図２０は、図６に対応する断面を示し、図１８の１９−１９線に沿った断面に対応する。
まず、リソグラフィ技術を用いて、スリットＳＨＥ以外の領域をレジスト（図示せず）で被覆し、レジストをスリットＳＨＥのパターンに成形する。次に、レジストをマスクとして、ハードマスクＨＭをパターニングする。
次に、図１９に示すように、ハードマスクＨＭをマスクとして用いて積層体２の上部にある上部導電層（ＳＧＤ０、ＳＧＤ１４、ＷＬＤＤ０）をＲＩＥ法等で異方的にエッチングし、スリットＳＨＥ＿２の溝ＴＲ＿２を形成する（第１エッチング工程）。このとき、エッチングガスには、例えば、塩素系とフッ素系の混合ガスが用いられる。例えば、上部導電層（例えば、タングステン）では塩素系ガスの混合比率を高くしてエッチングし、絶縁層２２（例えば、シリコン酸化膜）は、フッ素系ガスの混合比を高くしてエッチングする。これにより、上部導電層およびそれらの間の絶縁層２２を、選択的にエッチングすることができる。半導体ボディ２１０（例えば、ポリシリコン）はスリットＳＨＥ＿２の加工時に多少けずれるが、スリットＳＨＥ_２の底よりも高い位置まで残る。即ち、本実施形態では、積層体２および柱状部ＣＬの両方をエッチングするガス（例えば、塩素系ガスのみ）を用いず、積層体２を選択的にエッチングするガス（例えば、塩素系とフッ素系の混合ガス）を用いる。これにより、図１９に示すようにスリットＳＨＥ＿２の溝ＴＲ＿２が深く形成され、スリットＳＨＥ＿ＣＬの溝ＴＲ＿ＣＬは、半導体ボディ２１０まで浅く形成される。
次に、図２０に示すように、同一ハードマスクＨＭをマスクとして用いて、柱状部ＣＬ内の半導体ボディ２１０をウェットエッチング法で等方的にエッチングする（第２エッチング工程）。これにより、スリットＳＨＥ＿ＣＬの溝ＴＲ＿ＣＬが半導体ボディ２１０の部分において選択的に深くエッチングされる。逆に、コア層２３０およびメモリ膜２２０は、あまりエッチングされず、半導体ボディ２１０からＺ方向に突出する。エッチング液には、例えば、ＤＨＦ（Diluted Hydrofluoric Acid）およびＴＭＹ（トリメチル-２ヒドロキシエチルアンモニウムハイドロオキサイド）が用いられる。このエッチング液によって半導体ボディ２１０（例えば、ポリシリコン）を選択的にエッチングすることができる。
また、半導体ボディ２１０のエッチングは、スリットＳＨＥ＿２の底と同程度もしくはスリットＳＨＥ＿２からその下のワード線ＷＬの深さまでエッチングされている。
尚、第１および第２エッチング工程では、同一マスクを用いて実行される。即ち、スリットＳＨＥ＿２、ＳＨＥ＿ＣＬの両方を露出するハードマスクＨＭを形成した後、第１および第２エッチング工程はハードマスクＨＭを変更せずに続けて実行される。第１エッチング工程では、ＲＩＥ法によって異方的にエッチングするが、エッチングガスによって積層体２を選択的にエッチングする。第２エッチング工程では、ウェットエッチングによって等方的に半導体ボディ２１０を選択的にエッチングする。これにより、第１および第２エッチング工程では、同一マスクを用いても、積層体２または半導体ボディ２１０を制御性良くエッチングすることができる。スリットＳＨＥは、ばらつき少なくかつ自己整合的に形成することができる。
次に、溝ＴＲ＿ＣＬ、ＴＲ＿２に絶縁膜５０を埋め込む。これにより、図６に示すように、スリットＳＨＥ＿ＣＬ、ＳＨＥ＿２が形成される。
この後、図示しないが、周知の方法に従って、積層体２の上方に層間絶縁膜、コンタクトプラグ、ビット線ＢＬ等を形成する。これにより、図１Ａに示す半導体記憶装置１００ａが完成する。
このように、本実施形態によれば、スリットＳＨＥの形成工程が、積層体２の第１エッチング工程と柱状部ＣＬの第２エッチング工程との２段階に分けられており、スリットＳＨＥ＿２とスリットＳＨＥ＿ＣＬとは、同一マスクを用いつつも、異なるエッチング方法で形成される。よって、スリットＳＨＥ＿２およびスリットＳＨＥ＿ＣＬのそれぞれのエッチング制御が容易になる。その結果、スリットＳＨＥ＿２またはスリットＳＨＥ＿ＣＬが過剰に深くエッチングされない。これは、スリットＳＨＥの開口幅を狭くすることができ、スリットＳＨＥのレイアウト面積を小さくすることを可能にする。また、スリットＳＨＥ＿２またはスリットＳＨＥ＿ＣＬが過剰に深くならないので、ダミーワード線の層数も減らすことができる。その結果、メモリセルアレイ２ｍの小型化に繋がる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
２ 積層体、ＣＬ 柱状部、ＳＨＥ スリット、ＳＧＤ０，ＳＧＤ１ ドレイン側選択ゲート、ＷＬＤＤ０ ダミーワード線、２２，２２ｕ 絶縁層、５０ 絶縁膜、２１０ 半導体ボディ、２２０ メモリ膜、２３０ コア層

Claims (5)

  1. 基板と、
    前記基板の上方に設けられ、複数の第１絶縁層と複数の導電層とを交互に積層して構成された積層体と、
    前記積層体を貫通して設けられ、中心部に設けられたコア層、該コア層の周囲に設けられた半導体層、および、該半導体層の周囲に設けられたメモリ膜を含む複数の柱状部と、
    前記積層体の上部にある上部導電層を分割するスリットとを備え、
    前記スリットに重複する前記柱状部において、前記コア層または前記メモリ膜が前記半導体層から突出している、半導体記憶装置。
  2. 前記スリットに重複する前記柱状部において、前記コア層または前記メモリ膜の上端は、前記積層体に設けられた前記スリットの底部よりも上方に位置する、請求項１に記載の半導体記憶装置。
  3. 前記スリットに重複する前記柱状部における前記半導体層の上端は、前記積層体に設けられた前記スリットの底部よりも下方に位置する、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記スリットに重複する前記柱状部内において、前記コア層と前記メモリ膜との間に設けられた第２絶縁層をさらに備えた、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 基板の上方に複数の第１絶縁層と複数の導電層とが交互に積層された積層体を形成し、絶縁膜を含むコア層、該コア層の周囲に設けられた半導体層、および、該半導体層の周囲に設けられたメモリ膜を含む複数の柱状部を、前記積層体の積層方向に延伸するように該積層体内に形成し、
    前記積層体の上部にある上部導電層にスリットを形成する第１エッチングを実行し、
    前記スリットに重複する前記柱状部において、前記コア層が前記半導体層から前記積層体の積層方向へ突出するように前記半導体層をエッチングする第２エッチングを実行し、
    前記スリット内に第２絶縁層を埋め込む、ことを具備する、半導体記憶装置の製造方法。


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