JP2019102685A - 半導体装置 - Google Patents

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Abstract

【課題】基板と半導体ボディとの間の電流経路の分断を防ぐことができる半導体装置を提供する。【解決手段】半導体装置は、基板と、基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、積層体内を積層方向に延びる複数の柱状部と、積層体内を第１方向に延び、積層体を第２方向に複数のブロックに分離する分離部であって、基板に接する導電材を含む分離部と、分離部と、複数の柱状部のうちの最も分離部に近い柱状部との間に配置され、複数の電極層のうちの最下層の電極層、および基板と積層体との界面を貫通する壁部と、を備えている。【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
基板上に積層された複数の電極層と、それら複数の電極層を貫通して基板に達する半導体ボディとを有する３次元構造のメモリデバイスが提案されている。また、そのような３次元メモリデバイスにおいて、積層体に形成されたスリット内に、基板に接する導電材を設け、基板を通じて、半導体ボディと導電材との間に電流を流すようにした構造も提案されている。
特開２０１４−５７０６７号公報
本発明の実施形態は、基板と半導体ボディとの間の電流経路の分断を防ぐことができる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、基板と、前記基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、前記積層体内を前記積層体の積層方向に延びる複数の柱状部と、前記積層体内を第１方向に延び、前記積層体を前記第１方向に対して交差する第２方向に複数のブロックに分離する分離部であって、前記基板に接する導電材を含む分離部と、前記分離部と、前記複数の柱状部のうちの最も前記分離部に近い柱状部との間に配置され、前記複数の電極層のうちの最下層の電極層、および前記基板と前記積層体との界面を貫通する壁部と、を備えている。
本発明の実施形態に係る半導体装置の模式平面ブロック図である。 本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式斜視図である。 本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式平面図である。 図３におけるＡ−Ａ断面図である。 本発明の実施形態に係る半導体装置におけるテラス領域および周辺領域の模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す模式断面図である。 本発明の実施形態に係る半導体装置におけるメモリセルアレイの模式断面図である。 分離部の導電材の近傍における不良発生を示す模式断面図。
以下、図面を参照し、本発明の実施形態について説明する。各図において、同じ要素には同じ符号を付して詳細な説明は適宜省略する。なお、図面は模式的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。
図１は、本発明の実施形態に係る半導体装置の模式平面ブロック図である。
実施形態の半導体装置は、メモリ領域ＭＡと、テラス領域（または階段領域）ＴＡと、周辺領域ＰＡとを有する。メモリ領域ＭＡにメモリセルアレイ１が設けられている。テラス領域ＴＡに階段部２が設けられている。周辺領域ＰＡには、メモリセルアレイ１を制御する回路部が設けられている。メモリセルアレイ１、階段部２、および回路部は、同じ基板上に設けられている。
図２は、メモリセルアレイ１の模式斜視図である。
図３は、メモリセルアレイ１の模式平面図である。
図４は、図３におけるＡ−Ａ断面図である。
図２において、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向（積層方向）とする。他の図面におけるＸ方向、Ｙ方向、およびＺ方向は、それぞれ、図２に示すＸ方向、Ｙ方向、およびＺ方向に対応する。
メモリセルアレイ１は、基板１０と、積層体１００と、複数の柱状部ＣＬと、複数の分離部６０と、積層体１００の上方に設けられた上層配線とを有する。図２には、上層配線として、ビット線ＢＬとソース線ＳＬを示す。
分離部６０は、積層体１００の積層方向（Ｚ方向）に延び、基板１０に達する。さらに、分離部６０はＸ方向に延び、積層体１００をＹ方向に複数のブロック（またはフィンガー）２００に分離している。
柱状部ＣＬは、積層体１００内を積層方向（Ｚ方向）に延びる略円柱状に形成されている。複数の柱状部ＣＬが例えば千鳥配置されている。または、複数の柱状部ＣＬは、Ｘ方向およびＹ方向に沿って正方格子配置されていてもよい。
複数のビット線ＢＬは、Ｙ方向に延びる例えば金属膜である。複数のビット線ＢＬは、Ｘ方向に互いに分離している。柱状部ＣＬの後述する半導体ボディ２０の上端は、コンタクトＣｂ及びコンタクトＶ１を介してビット線ＢＬに接続されている。
積層体１００は、基板１０の主面に対して垂直な方向（Ｚ方向）に積層された複数の電極層７０を有する。複数の電極層７０が、絶縁層（絶縁体）７２を介してＺ方向に積層されている。電極層７０間の絶縁体は、空隙であってもよい。
図４に示すように、基板１０は複数の凸部１０ａを有する。凸部１０ａも含めた基板１０は、半導体基板であり、例えばシリコン基板である。
電極層７０は、金属層であり、例えばタングステン層またはモリブデン層である。絶縁層４１が、基板１０と、最下層の電極層７０との間に設けられている。
凸部１０ａは、積層体１００と基板１０との界面、すなわち絶縁層４１と基板１０との界面よりも上方に突出している。柱状部ＣＬは凸部１０ａの上に設けられている。柱状の凸部１０ａが柱状部ＣＬの下に設けられている。複数の柱状部ＣＬに対応して、複数の凸部１０ａが設けられている。
後述するように、凸部１０ａは、基板１０に到達するホールの底部にエピタキシャル成長されたシリコン結晶層である。
凸部１０ａの上端は、最下層の電極層７０と、下から２層目の電極層７０との間の高さに位置する。
最下層の電極層７０は、柱状の凸部１０ａの周囲を囲んでいる。最下層の電極層７０は、柱状部ＣＬの下端よりも下方の高さに位置する。
絶縁膜５１が、凸部１０ａの側面と、最下層の電極層７０との間に設けられている。凸部１０ａの側面は、最下層の絶縁層７２、絶縁膜５１、および絶縁層４１によって覆われている。
柱状部ＣＬは、メモリ膜３０と、半導体ボディ２０と、絶縁性のコア膜５０とを有する。半導体ボディ２０はパイプ状に形成され、その内側にコア膜５０が設けられている。メモリ膜３０は、凸部１０ａよりも上方の電極層７０と、半導体ボディ２０との間に設けられ、半導体ボディ２０の周囲を囲んでいる。
半導体ボディ２０は例えばシリコン膜であり、半導体ボディ２０の下端は凸部１０ａに接している。半導体ボディ２０の上端は、図２に示すコンタクトＣｂ及びコンタクトＶ１を介してビット線ＢＬに接続している。
メモリ膜３０は、トンネル絶縁膜３１と、電荷蓄積膜（電荷蓄積部）３２と、ブロック絶縁膜３３とを含む積層膜である。電極層７０と半導体ボディ２０との間に、電極層７０側から順に、ブロック絶縁膜３３、電荷蓄積膜３２、およびトンネル絶縁膜３１が設けられている。
半導体ボディ２０、メモリ膜３０、および電極層７０は、メモリセルＭＣを構成する。メモリセルＭＣは、半導体ボディ２０の周囲を、メモリ膜３０を介して、電極層７０が囲んだ縦型トランジスタ構造を有する。
その縦型トランジスタ構造のメモリセルＭＣにおいて、半導体ボディ２０はチャネルとして機能し、電極層７０はコントロールゲートとして機能する。電荷蓄積膜３２は半導体ボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルＭＣは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、絶縁性の膜中に電荷を捕獲するトラップサイトを多数有するものであって、例えば、シリコン窒化膜を含む。または、電荷蓄積部は、まわりを絶縁体で囲まれた、導電性をもつ浮遊ゲートであってもよい。
トンネル絶縁膜３１は、半導体ボディ２０から電荷蓄積膜３２に電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷が半導体ボディ２０に放出される際に電位障壁となる。トンネル絶縁膜３１は、例えばシリコン酸化膜を含む。
ブロック絶縁膜３３は、電荷蓄積膜３２に蓄積された電荷が電極層７０へ放出されるのを防止する。また、ブロック絶縁膜３３は、電極層７０から柱状部ＣＬへの電荷のバックトンネリングを防止する。
図２に示すように、ドレイン側選択トランジスタＳＴＤが積層体１００の上層部に設けられ、ソース側選択トランジスタＳＴＳが積層体１００の下層部に設けられている。
複数の電極層７０のうち少なくとも最上層の電極層７０はドレイン側選択トランジスタＳＴＤのコントロールゲートとして機能することが可能であり、少なくとも最下層の電極層７０はソース側選択トランジスタＳＴＳのコントロールゲートとして機能することが可能である。
複数のメモリセルＭＣが、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとの間に設けられている。複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、およびソース側選択トランジスタＳＴＳは、柱状部ＣＬの半導体ボディ２０を通じて直列接続されている。複数のメモリセルＭＣがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
図３および図４に示すように、分離部６０は、導電材（または配線部）ＬＩと、絶縁膜６１を有する。なお、図２では絶縁膜６３の図示を省略している。
導電材ＬＩは、Ｘ方向およびＺ方向に広がり、例えばシリコンおよび金属の少なくともいずれかを含む膜である。その導電材ＬＩの側面に絶縁膜６１が設けられている。絶縁膜６１は、積層体１００と導電材ＬＩとの間に設けられている。
導電材ＬＩの下端は基板１０に接している。導電材ＬＩの上端は、図２に示すコンタクトＣｓを介してソース線ＳＬに接続されている。
次に、テラス領域ＴＡおよび周辺領域ＰＡについて説明する。
図５は、テラス領域ＴＡおよび周辺領域ＰＡの模式断面図である。
積層体１００および分離部６０は、メモリ領域ＭＡからテラス領域ＴＡまでＸ方向に延びている。基板１０もテラス領域ＴＡに設けられている。
積層体１００の一部は階段状に加工され、複数の電極層７０はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７０ａをもつ。複数の絶縁層７２も階段状に加工され、複数の絶縁層７２はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７２ａをもつ。
電極層７０のテラス部７０ａおよび絶縁層７２のテラス部７２ａは、積層体１００のテラス部Ｔを構成する。１つのテラス部Ｔは、１つのテラス部７０ａと、その上に積層された１つのテラス部７２ａを有する。
複数のテラス部Ｔによって階段部２が形成されている。それぞれのテラス部Ｔの上には、他のレイヤーの電極層７０が重なっていない。
階段部２の上に絶縁層４５が設けられている。絶縁層４５は、複数のテラス部Ｔの間の段差を埋めている。
分離部６０は、テラス領域ＴＡの絶縁層４５およびその絶縁層４５の下の積層体１００を、Ｙ方向に複数のブロック２００に分離している。
テラス部Ｔの上方にコンタクト部９１が設けられている。１つのテラス部Ｔに少なくとも１つのコンタクト部９１が配置されている。複数のテラス部Ｔに対応して、複数のコンタクト部９１が階段部２上に設けられている。
コンタクト部９１は、略円柱状の導電体である。コンタクト部９１は、金属体であり、例えばタングステンまたはモリブデンを主成分として含む。
コンタクト部９１は、絶縁層４５内を積層体１００の積層方向に延び、電極層７０のテラス部７０ａに接している。コンタクト部９１は、図示しない上層配線（ワード配線）と接続されている。その上層配線は、後述する回路部３と電気的に接続されている。コンタクト部９１およびテラス部７０ａを通じて、メモリセルアレイ１の電極層７０の電位が制御される。
次に、周辺領域ＰＡについて説明する。
基板１０は周辺領域ＰＡにも設けられている。周辺領域ＰＡにおける基板１０の表面領域（アクティブ領域）と、テラス領域ＴＡおよびメモリ領域ＭＡにおける基板１０の表面領域（アクティブ領域）とは、素子分離部４９によって分離されている。素子分離部４９は、例えば、トレンチ内に絶縁膜が埋め込まれたＳＴＩ（shallow trench isolation）構造を有する。
周辺領域ＰＡには、トランジスタＴｒを含む回路部３が設けられている。図５には、１つのトランジスタＴｒしか図示しないが、回路部３は複数のトランジスタＴｒを有する。複数のトランジスタＴｒどうしは、素子分離部４９によって分離されている。
トランジスタＴｒは、ソース領域またはドレイン領域となる半導体領域８２と、ゲート絶縁膜４８と、ゲート電極９５とを有する。半導体領域８２は、基板１０の表面に形成されている。基板１０の表面において、半導体領域８２の間の領域（チャネル領域）上に、ゲート絶縁膜４８を介してゲート電極９５が設けられている。
周辺領域ＰＡの基板１０上には、トランジスタＴｒを覆うように、絶縁層４７が設けられている。その絶縁層４７上には、絶縁層４５が設けられている。
トランジスタＴｒは、コンタクト部９３を介して、絶縁層４５上に設けられた図示しない上層配線と接続されている。電極９３は、絶縁層４５および絶縁層４７内をＺ方向に延び、トランジスタＴｒの半導体領域８２およびゲート電極９５に接続している。
次に、図３および図４を参照して、メモリ領域ＭＡに配置された壁部６５について説明する。
壁部６５は、複数の柱状部ＣＬのうちの最も分離部６０に近い柱状部ＣＬと、分離部６０との間に配置されている。壁部６５は、柱状部ＣＬと柱状部ＣＬとの間には配置されていない。
壁部６５は、積層体１００内をその積層方向（Ｚ方向）に延び、少なくとも、最下層の電極層７０、および基板１０と積層体１００との界面（基板１０と絶縁層４１との界面）を貫通している。図４に示す例では、壁部６５は、下層側の４層の電極層７０を貫通している。
壁部６５の下端は、凸部１０ａよりも下方の高さに位置し、基板１０に達している。壁部６５の上端は、凸部１０ａの上端よりも上方の高さに位置する。壁部６５の上端と下端との間の高さに、最下層の電極層７０、および基板１０と積層体１００との界面が位置する。
壁部６５は、例えば、シリコン酸化膜、アルミニウム酸化膜などの絶縁膜から形成されている。壁部６５は、少なくとも電極層７０に接する側面に絶縁膜が設けられていればよく、壁部６５において電極層７０と接しない部分に導電材が設けられていてもよい。
壁部６５の下端は、分離部６０の導電材ＬＩの下端よりも上方に位置する。壁部６５の下端は、導電材ＬＩの下端と、基板１０と積層体１００との界面との間の高さに位置する。
図３に示すように、複数の壁部６５が互いに離間してＸ方向に配列している。Ｘ方向で隣り合う複数の壁部６５の間の間隔ａは、１つの壁部６５のＸ方向の長さｂよりも小さい。例えば、１つの壁部６５の長さｂは、５０ｎｍ以上１．５μｍ未満である。
壁部６５のＹ方向の幅は、導電材ＬＩのＹ方向の幅よりも小さい。例えば、壁部６５のＹ方向の幅は、３０ｎｍ以上１００ｎｍ未満である。
読み出し動作時、導電材ＬＩから、基板１０の表面および凸部１０ａを通じて、半導体ボディ２０に電子が供給される。
最下層の電極層７０はボトムトランジスタのコントロールゲートとして機能し、図４に示す絶縁層４１および絶縁膜５１はボトムトランジスタのゲート絶縁膜として機能する。ボトムトランジスタは、凸部１０ａの周囲を、絶縁膜５１を介して、最下層の電極層７０が囲んだ構造を有する。また、最下層の電極層７０は、絶縁層４１を介して、基板１０の表面（上面）に対向している。
最下層の電極層７０に与える電位制御により、基板１０の表面付近、および凸部１０ａの側面付近に反転層（例えばｎチャネル）を誘起し、基板１０の表面および凸部１０ａを通じて、導電材ＬＩの下端と、半導体ボディ２０の下端との間に電流を流すことができる。
図２４は、導電材ＬＩの近傍における不良発生を示す模式断面図である。
導電材ＬＩを形成した後に行われる高温アニールにより、導電材ＬＩに引張応力が発生し得る。その引張応力が導電材ＬＩの下端（底部）に集中すると、導電材ＬＩの下端が基板１０から剥離する。そして、その剥離箇所から基板１０の表面（基板１０と積層体１００との界面）に沿って亀裂が進展し、凸部１０ａに達すると、凸部１０ａが上下に分断され得る。これは、基板１０を通じた、導電材ＬＩと半導体ボディ２０との間の導通不良をまねく。
例えば、導電材ＬＩとしてアモルファスシリコンを形成する場合、上記高温アニールにより、アモルファスシリコンが多結晶化する。この多結晶化にともない導電材ＬＩは体積収縮し、これが導電材ＬＩの引張応力の原因になり得る。または、導電材ＬＩとしてタングステンを使った場合、タングステンは成膜時に引張応力をもちやすい。
また、後述するように、絶縁膜５１は、凸部１０ａの側面を熱酸化することにより形成される。この熱酸化にともなう体積膨張により、凸部１０ａは上下方向に沿った引張応力をもちやすい。このことも、上記亀裂が凸部１０ａに達したときに、凸部１０ａを上下に分断しやすくする。
そこで、本実施形態によれば、図３および図４に示すように、壁部６５を、複数の柱状部ＣＬのうちの最も分離部６０に近い柱状部ＣＬと、分離部６０との間に配置している。
上記導電材ＬＩの下端の剥離にともなう亀裂は、最下層の電極層７０と絶縁層４１との界面、または基板１０と絶縁層４１との界面に沿って進展し得る。壁部６５は、それら界面を貫通している。このような壁部６５は、それら界面を通じて、導電材ＬＩから凸部１０ａに進展する亀裂のストッパー（クラックストッパー）として機能する。
導電材ＬＩの下端が基板１０から剥離し、亀裂が上記界面に沿って凸部１０ａに向けて進展しても、壁部６５がその亀裂の進展をストップする。したがって、凸部１０ａが上下に分断されることによる、導電材ＬＩと半導体ボディ２０との間の導通不良を防ぐことができる。
なお、導電材ＬＩの下端が剥離を起こす場合であっても、Ｘ方向のすべての部分が基板１０から剥離するわけではなく、引張応力が集中した一部の下端が剥離するにとどまり、導電材ＬＩと基板１０との接触は保たれる。
導電材ＬＩと凸部１０ａとの間を流れる電流は、Ｘ方向に配列された壁部６５と壁部６５との間の領域の基板１０の表面を流れる。また、壁部６５が配置された領域においても、壁部６５の下端の下方の基板１０の表面を電流が流れることができる。図４に示すように、壁部６５の下端を導電材ＬＩの下端よりも上方の高さに位置させると、壁部６５の下端を導電材ＬＩの下端よりも下方の高さに位置させた場合に比べて、導電材ＬＩと凸部１０ａ間の電流パスを短くでき、すなわち抵抗を低くできる。
次に、図６〜図２２を参照して、実施形態の半導体装置の製造方法について説明する。
図６〜図１４はメモリ領域ＭＡに対するプロセスを示し、図１５〜図２２はテラス領域ＴＡおよび周辺領域ＰＡに対するプロセスを示す。
図１５に示すように、周辺領域ＰＡにおける基板１０の表面には素子分離部４９が形成される。その素子分離部４９が区切られた領域には、半導体領域８２、ゲート絶縁膜４８、およびゲート電極９５を有するトランジスタＴｒが形成される。周辺領域ＰＡには、複数のトランジスタＴｒを有する回路部３が形成される。その回路部３を覆うように、周辺領域ＰＡの基板１０上に絶縁層４７が形成される。
一方、テラス領域ＴＡおよびメモリ領域ＭＡの基板１０上には、図６に示すように、積層体１００の一部（下層部）１００ａが形成される。下層部１００ａは、複数の犠牲層（第１層）７１および複数の絶縁層（第２層）７２を有する。基板１０の表面と、最下層の犠牲層７１との間には絶縁層４１が形成される。例えば、犠牲層７１はシリコン窒化層であり、絶縁層７２はシリコン酸化層である。
下層部１００ａを形成した後、図７に示すように、下層部１００ａを貫通して基板１０に達するスリット６６が形成される。図３に示す複数の壁部６５と同じ配置（レイアウト）で、複数のスリット６６が形成される。スリット６６は、例えば図示しないマスクを用いたＲＩＥ（Reactive Ion Etching）で形成される。
スリット６６内には、絶縁膜が埋め込まれ、図８に示すように壁部６５が形成される。壁部６５を形成する絶縁膜は、シリコン窒化層である犠牲層７１とは異なる材料であり、例えばシリコン酸化膜、またはアルミニウム酸化膜である。
メモリ領域ＭＡに壁部６５を形成した後、図１５に示すように、下層部１００ａにおけるテラス領域ＴＡに設けられた一部に、前述した階段部２の一部である階段部２ａが形成される。その階段部２ａは絶縁層４７で覆われる。
それら絶縁層４７上および下層部１００ａ上には、図１６に示すように、積層体１００が形成される。複数の犠牲層７１および複数の絶縁層７２を含む積層体１００が、メモリ領域ＭＡ、テラス領域ＴＡ、および周辺領域ＰＡに連続して形成される。最上層の犠牲層７１上に絶縁層４２が形成される。
例えば、図１７に示すマスク層５６を用いたＲＩＥにより、周辺領域ＰＡ上の積層体１００が除去される。その積層体１００を除去した部分には、図１８に示すように、絶縁層４５が埋め込まれる。
その後、図１９に示すように、テラス領域ＴＡの積層体１００に階段部２が形成される。積層体１００の一部は階段状に加工され、複数の犠牲層７１はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７１ａをもつ。複数の絶縁層７２も階段状に加工され、複数の絶縁層７２はＸ方向に沿って段差を形成して階段状に並んだ複数のテラス部７２ａをもつ。犠牲層７１のテラス部７１ａおよび絶縁層７２のテラス部７２ａは、テラス部Ｔ’を構成する。１つのテラス部Ｔ’は、１つのテラス部７１ａと、その上に積層された１つのテラス部７２ａを有する。
階段部２を形成するとき、図１８に示す絶縁層４５の一部もエッチングされ得る。その絶縁層４５が除去された部分、および階段部２の上には、図１９に示すように絶縁層４５が形成される。絶縁層４５は階段部２を覆うように形成され、その後、絶縁層４５の上面は平坦化される。
絶縁層４５を形成した後、図９に示すように、メモリ領域ＭＡの積層体１００に、例えば図示しないマスクを用いたＲＩＥで、複数のメモリホールＭＨを形成する。メモリホールＭＨは、積層体１００を貫通し、基板１０に達する。メモリホールＭＨの底に基板１０が露出する。
そのメモリホールＭＨの底の基板露出部から、基板材料であるシリコンをエピタキシャル成長させる。図１０に示すように、メモリホールＭＨの底にシリコンの結晶層として凸部１０ａが形成される。
凸部１０ａを、最下層の犠牲層７１の上面よりも高く、最下層の絶縁層７２の上面よりも低い高さまで成長させる。
凸部１０ａの上のメモリホールＭＨ内には、図１１に示すように、柱状部ＣＬが形成される。
まず、メモリ膜３０が、メモリホールＭＨの側面および凸部１０ａの上面に沿ってコンフォーマルに形成される。そのメモリ膜３０の内側には、カバーシリコン膜２０ａがコンフォーマルに形成される。
その後、ＲＩＥにより、メモリホールＭＨ内の凸部１０ａの上面に堆積したカバーシリコン膜２０ａおよびメモリ膜３０が除去される。メモリホールＭＨの底に凸部１０ａの上面が露出する。このＲＩＥのとき、メモリホールＭＨの側面に形成されたメモリ膜３０は、カバーシリコン膜２０ａで覆われて保護され、ＲＩＥのダメージを受けない。
この後、メモリホールＭＨ内にシリコン膜２０ｂがコンフォーマルに形成される。シリコン膜２０ｂの下端は、凸部１０ａに接する。カバーシリコン膜２０ａおよびシリコン膜２０ｂは、前述した半導体ボディ２０を構成する。
半導体ボディ２０の内側には、コア膜５０が形成される。このようにして、メモリ膜３０、半導体ボディ２０、およびコア膜５０を含む柱状部ＣＬが積層体１００内に形成される。
柱状部ＣＬを形成した後、図１２に示すように、積層体１００に複数のスリットＳＴを形成する。スリットＳＴは、図示しないマスクを用いたＲＩＥにより形成される。スリットＳＴは、積層体１００を貫通して、基板１０に達する。図３に示すように、スリットＳＴは、Ｘ方向に延び、積層体１００をＹ方向に複数のブロック２００に分離する。
次に、スリットＳＴを通じて供給されるエッチング液またはエッチングガスにより、犠牲層７１を除去する。例えば、燐酸を含むエッチング液を用いて、シリコン窒化層である犠牲層７１を除去する。
犠牲層７１が除去され、図１３および図２０に示すように、上下で隣接する絶縁層７２の間に空隙７３が形成される。空隙７３は、絶縁層４１と最下層の絶縁層７２との間にも形成される。
複数の絶縁層７２は、複数の柱状部ＣＬの側面を囲むように、その側面に接している。複数の絶縁層７２は、このような複数の柱状部ＣＬとの物理的結合によって支えられ、絶縁層７２間の空隙７３が保たれる。
絶縁層４１と最下層の絶縁層７２との間に形成された最下層の空隙７３には、基板１０の凸部１０ａの側面が露出する。そのシリコンを含む露出部に対して、熱酸化法により、絶縁膜を成長させる。図１４に示すように、凸部１０ａの側面に、シリコン酸化膜が絶縁膜５１として形成される。
その後、空隙７３には、図１４および図２１に示すように、電極層７０が形成される。例えば、ＣＶＤ（chemical vapor deposition）法により、電極層７０としてタングステン層またはモリブデン層が形成される。スリットＳＴを通じてソースガスが空隙７３に供給される。
その後、スリットＳＴの側面および底面に絶縁膜６１が形成される。スリットＳＴの底面に形成された絶縁膜６１をＲＩＥ法で除去した後、スリットＳＴ内における絶縁膜６１の内側に、図４に示す導電材ＬＩが埋め込まれる。導電材ＬＩの下端は基板１０に接する。
その後、図２２に示すように、階段部２上の絶縁層４５内に複数のコンタクトホール９０が形成される。コンタクトホール９０は、絶縁層４５内をＺ方向に延び、電極層７０のテラス部７０ａに達する。
コンタクトホール９０内には、図５に示すように、金属を含む導電材が埋め込まれ、コンタクト部９１が形成される。
また、図２２に示すように、回路部３上の絶縁層４５内に複数のコンタクトホール９２が形成される。コンタクトホール９２は、絶縁層４５内をＺ方向に延び、トランジスタＴｒの半導体領域８２およびゲート電極９５に達する。
コンタクトホール９２内には、図５に示すように、金属を含む導電材が埋め込まれ、電極９３が形成される。
コンタクトホール９０とコンタクトホール９２は、同時に形成してもよいし、別々の工程で形成してもよい。コンタクト部９１とコンタクト部９３は、同時に形成してもよいし、別々の工程で形成してもよい。
図２３は、本発明の実施形態に係る半導体装置におけるメモリセルアレイの他の例の模式断面図である。
図２３に示す例では、基板１０は凸部をもたずに、柱状部ＣＬの半導体ボディ２０は基板１０の表面に直接接している。
図２３に示す構造においても、壁部６５を、複数の柱状部ＣＬのうちの最も分離部６０に近い柱状部ＣＬと、分離部６０との間に配置している。
前述したような導電材ＬＩの下端の剥離にともなう亀裂は、基板１０と絶縁層４１との界面に沿って進展し得る。この亀裂が柱状部ＣＬの下端に到達すると、半導体ボディ２０の下端と基板１０との剥離を生じさせ得る。
導電材ＬＩの下端が基板１０から剥離し、亀裂が上記界面に沿って柱状部ＣＬの下端に向けて進展しても、壁部６５がその亀裂の進展をストップする。したがって、半導体ボディ２０の下端と基板１０とが剥離することによる、導電材ＬＩと半導体ボディ２０との間の導通不良を防ぐことができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１０…基板、１０ａ…凸部、２０…半導体ボディ、６０…分離部、６５…壁部、７０…電極層、７２…絶縁層、ＬＩ…導電材、１００…積層体

Claims (8)

  1. 基板と、
    前記基板上に設けられ、絶縁体を介して積層された複数の電極層を有する積層体と、
    前記積層体内を前記積層体の積層方向に延びる複数の柱状部と、
    前記積層体内を第１方向に延び、前記積層体を前記第１方向に対して交差する第２方向に複数のブロックに分離する分離部であって、前記基板に接する導電材を含む分離部と、
    前記分離部と、前記複数の柱状部のうちの最も前記分離部に近い柱状部との間に配置され、前記複数の電極層のうちの最下層の電極層、および前記基板と前記積層体との界面を貫通する壁部と、
    を備えた半導体装置。
  2. 前記基板は、前記最下層の電極層を貫通する凸部を含み、
    前記柱状部は、前記凸部の上に設けられている請求項１記載の半導体装置。
  3. 前記壁部は、少なくとも前記電極層に隣接する部分に設けられた絶縁膜を含む請求項１または２に記載の半導体装置。
  4. 複数の前記壁部が互いに離間して前記第１方向に配列している請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１方向で隣り合う前記複数の壁部の間の間隔は、１つの前記壁部の前記第１方向の長さよりも小さい請求項４記載の半導体装置。
  6. 前記壁部の下端は、前記導電材の下端よりも上方に位置する請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記導電材は、シリコンを含む請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記導電材は、金属を含む請求項１〜６のいずれか１つに記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP2021136412A (ja) * 2020-02-28 2021-09-13 キオクシア株式会社 半導体記憶装置およびその製造方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
CN106920796B (zh) * 2017-03-08 2019-02-15 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11956956B2 (en) 2020-07-20 2024-04-09 Kioxia Corporation Semiconductor storage device and manufacturing method of the same

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