TW202133265A - 半導體記憶裝置及其製造方法 - Google Patents

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Abstract

實施方式提供一種具備狹縫之半導體記憶裝置及其製造方法，上述狹縫可將位於記憶胞陣列上部之複數個選擇閘極確實地分割，使記憶胞陣列小型化。  本實施方式之半導體記憶裝置具備基板。積層體設置於基板之上方，且為將複數個第1絕緣層與複數個導電層交替地積層而構成。複數個柱狀部貫通積層體而設置，包含設置於中心部之核心層、設置於核心層周圍之半導體層、及設置於該半導體層周圍之記憶體膜。狹縫將位於積層體上部之上部導電層分割。於與狹縫重疊之柱狀部中，核心層或記憶體膜從半導體層突出。

Description

半導體記憶裝置及其製造方法
本實施方式係關於一種半導體記憶裝置及其製造方法。
近年來，開發了一種具有立體型記憶胞陣列之半導體記憶裝置，上述立體型記憶胞陣列係三維配置記憶胞而成。此種半導體記憶裝置中，為了將選擇閘極分割而於記憶胞陣列之上部設置有狹縫。
上述狹縫形成於絕緣層與導電層之積層膜、以及記憶體孔內之柱狀部。但，導電層及柱狀部使用的是金屬材料等不易進行蝕刻控制之材料。因此，為了將鄰接之選擇閘極充分地電性分離而擴大狹縫底部之寬度時，狹縫之上部開口部會變得過大，且狹縫之深度會變得過深。結果與記憶胞陣列之小型化相悖。又，蝕刻控制性較差導致了導電層與柱狀部中之狹縫深度之偏差。
又，導電層及柱狀部由於蝕刻控制性較差，故狹縫內壁具有傾斜，狹縫底部逐漸變細。為了將位於逐漸變細之狹縫底部之選擇閘極確實地分割，必須加深狹縫，並於某種程度上擴大狹縫底部之寬度。如此一來，狹縫之傾斜形狀亦會導致狹縫加深。若狹縫較深，則必須於積層體上準備複數個虛設之導電層(虛設字元線)。結果亦與記憶胞陣列之小型化相悖。
實施方式提供一種可確實地將位於記憶胞陣列上部之複數個選擇閘極分割，使記憶胞陣列小型化之半導體記憶裝置及其製造方法。
本實施方式之半導體記憶裝置具備基板。積層體設置於基板之上方，且為將複數個第1絕緣層與複數個導電層交替地積層而構成。複數個柱狀部貫通積層體而設置，包含設置於中心部之核心層、設置於核心層周圍之半導體層、及設置於該半導體層周圍之記憶體膜。狹縫將位於積層體上部之上部導電層分割。於與狹縫重疊之柱狀部中，核心層或記憶體膜從半導體層突出。
以下，參照圖式對本發明之實施方式進行說明。本實施方式不限定本發明。以下實施方式中，半導體基板之上下方向表示使設置有半導體元件之一面朝上時之相對方向，與依據重力加速度之上下方向有時不同。圖式係模式性或概念性之圖，各部分之比率等未必與實物相同。說明書與圖式中，對以上關於圖式所描述之要素相同之要素附上相同符號並適當省略詳細說明。
(第1實施方式)  圖1A係例示第1實施方式之半導體記憶裝置100a之模式立體圖。圖1B係表示積層體2之模式俯視圖。本說明書中，將積層體2之積層方向設為Z方向。將與Z方向交叉，例如正交之1個方向設為Y方向。將與Z及Y方向分別交叉，例如正交之1個方向設為X方向。圖2A及圖2B分別為例示三維構造之記憶胞之模式剖視圖。圖3係例示第1實施方式之半導體記憶裝置100a之模式俯視圖。
如圖1A～圖3所示，第1實施方式之半導體記憶裝置100a係具有三維構造之記憶胞之非揮發性記憶體。
半導體記憶裝置100a包含基體部1、積層體2、深狹縫ST(板狀部3)、淺狹縫SHE及複數個柱狀部CL。
基體部1包含基板10、絕緣膜11、導電膜12及半導體部13。絕緣膜11設置於基板10上。導電膜12設置於絕緣膜11上。半導體部13設置於導電膜12上。基板10為半導體基板，例如矽基板。矽(Si)之導電型例如為p型。於基板10之表面區域，例如設置有元件分離區域10i。元件分離區域10i例如為包含氧化矽之絕緣區域，於基板10之表面區域劃分工作區域AA。於工作區域AA設置有電晶體Tr之源極及汲極區域。電晶體Tr構成非揮發性記憶體之周邊電路(CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路)。絕緣膜11例如包含氧化矽(SiO2 )，使電晶體Tr絕緣。絕緣膜11內設置有配線11a。配線11a係與電晶體Tr電性連接之配線。導電膜12包含導電性金屬，例如鎢(W)。半導體部13例如包含矽。矽之導電型例如為n型。半導體部13之一部分亦可包含非摻雜之矽。
積層體2設置於基板10之上方，相對於半導體部13位於Z方向。積層體2係沿著Z方向將複數個導電層21及複數個絕緣層22交替地積層而構成。導電層21包含導電性金屬，例如鎢。絕緣層22例如包含氧化矽。絕緣層22使導電層21彼此絕緣。導電層21及絕緣層22各自之積層數是任意的。絕緣層22例如亦可為氣隙。積層體2與半導體部13之間，例如設置有絕緣膜2g。絕緣膜2g例如包含氧化矽(SiO2 )。絕緣膜2g亦可包含相對介電常數較氧化矽高之高介電體。高介電體例如為金屬氧化物。
導電層21包含至少1個源極側選擇閘極SGS、複數條字元線WL及至少1個汲極側選擇閘極SGD。源極側選擇閘極SGS為源極側選擇電晶體STS之閘極電極。字元線WL為記憶胞MC之閘極電極。汲極側選擇閘極SGD為汲極側選擇電晶體STD之閘極電極。源極側選擇閘極SGS設置於積層體2之下部區域。汲極側選擇閘極SGD設置於積層體2之上部區域。下部區域係指積層體2之靠近基體部1側之區域，上部區域係指積層體2之遠離基體部1側之區域。字元線WL設置於源極側選擇閘極SGS與汲極側選擇閘極SGD之間。
複數個絕緣層22中之將源極側選擇閘極SGS與字元線WL絕緣之絕緣層22之Z方向的厚度例如可較將字元線WL與字元線WL絕緣之絕緣層22之Z方向之厚度厚。進而，亦可於距基體部1最遠之最上層之絕緣層22之上設置覆蓋絕緣膜(未圖示)。覆蓋絕緣膜例如包含氧化矽。
半導體記憶裝置100a具有於源極側選擇電晶體STS與汲極側選擇電晶體STD之間串聯連接之複數個記憶胞MC。源極側選擇電晶體STS、記憶胞MC及汲極側選擇電晶體STD串聯連接之構造被稱作“記憶體串”或“NAND(Not AND，反及)串”。記憶體串例如經由接點Cb連接於位元線BL。位元線BL設置於積層體2之上方，於Y方向上延伸。
積層體2內分別設置有複數個深狹縫ST及複數個淺狹縫SHE。深狹縫ST於X方向上延伸，從積層體2之上端貫通積層體2直至基體部1，設置於積層體2內。板狀部3設置於深狹縫ST內(圖1B)。板狀部3例如至少包含絕緣物。該絕緣物例如為氧化矽。板狀部3藉由絕緣物與積層體2電絕緣，且亦可包含與半導體部13電性連接之導電物。淺狹縫SHE於X方向上延伸，從積層體2之上端設置至積層體2之中途。淺狹縫SHE內例如設置有絕緣物4(圖1B)。絕緣物4例如為氧化矽。
如圖1B所示，積層體2包含階梯部分2s及記憶胞陣列2m。階梯部分2s設置於積層體2之緣部。記憶胞陣列2m由階梯部分2s夾著或者包圍。深狹縫ST從積層體2一端之階梯部分2s，經過記憶胞陣列2m，設置至積層體2另一端之階梯部分2s。淺狹縫SHE至少設置於記憶胞陣列2m。
如圖3所示，記憶胞陣列2m包含胞區域(Cell)及分接頭區域(Tap)。階梯部分2s包含階梯區域(Staircase)(圖3)。分接頭區域例如設置於胞區域與階梯區域之間。圖3中雖未圖示，但分接頭區域亦可設置於胞區域彼此之間。階梯區域係設置有複數條配線37a之區域。分接頭區域係設置有配線37b及37c之區域。配線37a～37c各自例如於Z方向上延伸。配線37a分別例如與導電層21電性連接。配線37b例如與導電膜12電性連接。配線37c例如與配線11a電性連接。
圖1B所示之由2個板狀部3夾著之積層體2之部分被稱作區塊(BLOCK)。區塊例如構成資料抹除之最小單位。絕緣物4設置於區塊內。板狀部3與絕緣物4之間之積層體2被稱作指狀部。汲極側選擇閘極SGD被劃分至每個指狀部。因此，於資料寫入及讀出時，可利用汲極側選擇閘極SGD使區塊內之1個指狀部為選擇狀態。
複數個柱狀部CL分別設置於記憶體孔MH內，上述記憶體孔M設置於積層體2內。各柱狀部CL沿著Z方向從積層體2之上端貫通積層體2，一直設置至積層體2內及半導體部13內。複數個柱狀部CL分別包含半導體主體210、記憶體膜220及核心層230。柱狀部CL包含設置於其中心部之核心層230、設置於該核心層230周圍之半導體主體210、及設置於該半導體主體210周圍之記憶體膜220。半導體主體210與半導體部13電性連接。記憶體膜220於半導體主體210與導電層21之間具有電荷捕獲部。從各指狀部分別逐一選擇之複數個柱狀部CL經由接點Cb共通連接於1條位元線BL。柱狀部CL分別例如設置於胞區域(Cell)(圖3)。
如圖2A及圖2B所示，X-Y平面中之記憶體孔MH之形狀例如為圓或橢圓。導電層21與絕緣層22之間亦可設置有構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為氧化矽膜或金屬氧化物膜。金屬氧化物之一例為氧化鋁。導電層21與絕緣層22之間及導電層21與記憶體膜220之間亦可設置有障壁膜21b。例如導電層21為鎢時，障壁膜21b可選擇例如氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷從導電層21向記憶體膜220側之反向穿隧。障壁膜21b使導電層21與阻擋絕緣膜21a之密接性提高。
半導體主體210之形狀例如為具有底之筒狀。半導體主體210例如包含矽。矽例如為使非晶矽結晶化所得之多晶矽。半導體主體210例如為非摻雜矽。又，半導體主體210亦可為p型矽。半導體主體210成為汲極側選擇電晶體STD、記憶胞MC及源極側選擇電晶體STS各自之通道。
記憶體膜220之除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之導電層21之間具有記憶區域，且於Z方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及隧道絕緣膜223。半導體主體210、電荷捕獲膜222及隧道絕緣膜223各自於Z方向上延伸。
覆蓋絕緣膜221設置於絕緣層22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含氧化矽。覆蓋絕緣膜221係於將犧牲膜(未圖示)替換成導電層21時(替換步驟)，保護電荷捕獲膜222不被蝕刻。覆蓋絕緣膜221於替換步驟中，可從導電層21與記憶體膜220之間去除。該情形時，如圖2A及圖2B所示，導電層21與電荷捕獲膜222之間例如設置有阻擋絕緣膜21a。又，於形成導電層21時未利用到替換步驟之情形時，可無需覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜21a、及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含氮化矽，膜中具有捕獲電荷之捕獲部位。電荷捕獲膜222中之夾於成為字元線WL之導電層21與半導體主體210之間之部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓係根據電荷捕獲部中有無電荷、或電荷捕獲部中所捕獲之電荷之量而發生變化。藉此，記憶胞MC保持資訊。
隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含氧化矽、或氧化矽與氮化矽。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如於從半導體主體210向電荷捕獲部注入電子時(寫入動作)、及從半導體主體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別通過(穿隧過)隧道絕緣膜223之電位障壁。
核心層230埋入筒狀半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如包含氧化矽，且為絕緣性。
圖3之複數個柱狀部CLHR分別設置於積層體2內所設置之孔HR內。孔HR沿著Z方向從積層體2之上端貫通積層體2，一直設置至積層體2內及半導體部13內。各柱狀部CLHR至少包含絕緣物5。絕緣物5例如為氧化矽。又，各柱狀部CLHR亦可分別為與柱狀部CL相同之構造。各柱狀部CLHR例如設置於階梯區域(Staircase)及分接頭區域(Tap)。柱狀部CLHR作為於將犧牲膜(未圖示)替換成導電層21時(替換步驟)，用以保持階梯區域及分接頭區域中所形成之空隙之支持構件發揮功能。於積層體2之分接頭區域(Tap)、絕緣膜32及絕緣膜31內形成複數個柱狀部CLC4。各柱狀部CLC4包含配線37c。配線37c藉由絕緣物36c與積層體2電絕緣。配線37c與配線11a等任一配線電性連接。
柱狀部CL即記憶體孔MH於平面佈局中，以六方最密配置之方式配置於Y方向上鄰接之2個狹縫ST間。如圖4所示，淺狹縫SHE以重疊於一部分柱狀部CL之上之方式設置。位於淺狹縫SHE之下之柱狀部CL不構成記憶胞。
圖1A之半導體部13例如包含n型半導體層131、n型半導體層132、n型或非摻雜之半導體層133。半導體層131與導電膜12相接。半導體層132與半導體層131及半導體主體210分別相接。例如，半導體層132延伸至記憶體膜220被去除之部分，與半導體主體210相接。又，半導體層132於X-Y平面中，以包圍半導體主體210之方式設置。半導體層133與半導體層132相接。
半導體記憶裝置100a進而包含半導體部14。半導體部14位於積層體2與半導體部13之間。半導體部14包含半導體層134。半導體層134設置於絕緣層22中之最靠近半導體部13之絕緣層22b與絕緣膜2g之間。半導體層134之導電型例如為n型。半導體層134例如作為源極側選擇閘極SGS發揮功能。
圖4係更詳細地表示圖3之框B4之構成之俯視圖。圖4中示出柱狀部CL(即記憶體孔MH)與淺狹縫SHE之配置關係。柱狀部CL例如呈六方最密配置。淺狹縫SHE於X方向延伸，且設置成與排列於X方向之1行柱狀部CL重疊。
圖5係沿著圖4之5-5線之剖視圖。圖6係沿著圖4之6-6線之剖視圖。柱狀部CL之基本構成如參照圖2A及圖2B所作說明。
如圖5所示，狹縫SHE設置於積層體2之積層方向(Z方向)，貫通積層體2中位於上部之上部導電層(SGD0、SGD1、WLDD0)及上部絕緣層(22u)。上部導電層(SGD0、SGD1、WLDD0)中之SGD0、SGD1為汲極側選擇閘極。本實施方式中，積層體2之導電層21中之上部五層作為汲極側選擇閘極SGD0、SGD1發揮功能。WLDD0為虛設字元線。虛設字元線WLDD0具有與記憶胞陣列之字元線相同之構成，但不作為字元線發揮功能，而設置作為狹縫SHE之蝕刻區域。因此，狹縫SHE之溝槽之蝕刻被控制為在虛設字元線WLDD0之任一位置停止。本實施方式中，積層體2之導電層21中汲極側選擇閘極SGD0、SGD1之正下方4層被設置作為虛設字元線WLDD0。狹縫SHE設置至虛設字元線WLDD0為止。伴隨於此，狹縫SHE亦貫通位於上部導電層(SGD0、SGD1、WLDD0)間之上部絕緣層22u。再者，汲極側選擇閘極之數量及虛設字元線之數量無特別限定。
如圖3及圖4所示，狹縫SHE於X方向上連續地設置，且設置為將汲極側選擇閘極SGD0、SGD1分別於Y方向上分割。由狹縫SHE分割之一汲極側選擇閘極SGD0、SGD1與另一汲極側選擇閘極SGD0、SGD1分別對應於不同之指狀部。例如，位於狹縫SHE右側之汲極側選擇閘極SGD0、SGD1(以下亦統稱為SGD_R)對應於位於狹縫SHE右側之複數個柱狀部(未圖示)，可選擇該指狀部。即，當與汲極側選擇閘極SGD_R對應之汲極側選擇電晶體成為導通狀態時，選擇與其對應之指狀部FNG。被選擇之指狀部FNG之柱狀部CL連接於位元線BL。又，位於狹縫SHE左側之汲極側選擇閘極SGD0、SGD1(以下亦統稱為SGD_L)與位於狹縫SHE左側之複數個柱狀部CL對應，可選擇該指狀部。即，當與汲極側選擇閘極SGD_L對應之汲極側選擇電晶體成為導通狀態時，選擇與其對應之指狀部FNG。被選擇之指狀部FNG之柱狀部CL連接於位元線BL。再者，圖5之柱狀部CL係由汲極側選擇閘極SGD_L選擇。
為了避免Y方向上鄰接之汲極側選擇閘極SGD_R與汲極側選擇閘極SGD_L因電容耦合而相互影響，狹縫SHE較佳為將各汲極側選擇閘極SGD0、SGD1以某種程度上較寬之寬度分割。即，汲極側選擇閘極SGD_R與汲極側選擇閘極SGD_L之間之間隔較佳為某種程度地增大。
但，汲極側選擇閘極SGD0、SGD1及虛設字元線WLDD0中，例如使用如鎢等不易蝕刻之金屬材料。因此，用以形成狹縫SHE之溝槽之蝕刻步驟耗費較長時間，並且狹縫SHE之內壁形成為傾斜狀。藉此，狹縫SHE之寬度於上部較寬，從上部隨著接近底部而變窄。
藉由使狹縫SHE之內壁成為傾斜狀，狹縫SHE上部之寬度W0相對較寬，但底部寬度W1變窄。因此，位於上部之汲極側選擇閘極SGD0儘管因狹縫SHE而充分分離，仍擔心下部之汲極側選擇閘極SGD1之分離寬度不充分。若為了應對上述情況而進行過蝕刻以使狹縫SHE之底部之分割寬度變寬，則狹縫SHE之溝槽之上部開口部會變得過寬，狹縫SHE之佈局面積變大。結果與記憶胞陣列2m之小型化相悖。又，若對狹縫SHE之溝槽進行過蝕刻，則狹縫SHE之溝槽之深度會變得過深，必須增加虛設字元線之層數。結果與記憶胞陣列2m之小型化相悖。
進而，如圖4所示，從積層體2之積層方向(Z方向)觀察時，狹縫SHE重疊於積層體2及柱狀部CL(記憶體孔MH)上而形成。例如，當使用RIE(Reactive Ion Etching，反應性離子蝕刻)法等各向異性蝕刻同時形成積層體2上之狹縫SHE及柱狀部CL上之狹縫SHE之溝槽時，狹縫SHE之深度因積層體2與柱狀部CL之材質而異。狹縫SHE之深度偏差依然會牽涉至虛設字元線之層數增加。
因此，本實施方式中，將狹縫SHE之形成步驟分成積層體2之蝕刻步驟(第1蝕刻步驟)與柱狀部CL之蝕刻步驟(第2蝕刻步驟)。以下，如圖6所示，為方便起見，將形成於積層體2之狹縫設為SHE_2，將形成於柱狀部CL之狹縫設為SHE_CL。
於積層體2之第1蝕刻步驟中，使用RIE法等於積層體2中選擇性地形成狹縫SHE_2之溝槽，於柱狀部CL之第2蝕刻步驟中，利用濕式蝕刻選擇性地對柱狀部CL之半導體主體210進行蝕刻。於第2蝕刻步驟中，選擇性地對半導體主體210進行蝕刻，保留柱狀部CL中之記憶體膜220及核心層230。
第1蝕刻步驟與第2蝕刻步驟之間不進行光微影步驟，不變更遮罩。藉此，於第1及第2蝕刻步驟中，藉由改變蝕刻方法而自對準地形成狹縫SHE_2、SHE_CL。
如圖6所示，與狹縫SHE_CL重疊之柱狀部CL中，記憶體膜220及核心層230雖某種程度上被蝕刻，但仍朝積層方向(Z方向)之上方從半導體主體210突出。換言之，狹縫SHE_CL內之記憶體膜220之上端Et_220及核心層230之上端Et_230位於較狹縫SHE_CL內之半導體主體210之上端Et_210靠上方。因此，於狹縫SHE_CL內之柱狀部CL中，記憶體膜220與核心層230之間被埋入絕緣膜50。於核心層230之周圍及其上，設置絕緣膜50。即，狹縫SHE_CL內之半導體主體210之上部被替換成絕緣膜50。藉此，半導體主體210雖連接於作為源極層發揮功能之導電膜12及半導體部13，但可抑制讀出動作等中之電荷進入狹縫SHE內之半導體主體210。
又，與狹縫SHE_CL重疊之柱狀部CL中，記憶體膜220之上端Et_220及核心層230之上端Et_230位於較積層體2之狹縫SHE_2之底部Eb_2靠上方。另一方面，狹縫SHE_CL內之半導體主體210之上端Et_210位於較設置於積層體2之狹縫SHE_2之底部Eb_2深之位置(下方)。即，本實施方式中，狹縫SHE_2、SHE_CL按照記憶體膜220區域、核心層230區域、積層體2區域、半導體主體210區域之順序變深。
如圖6所示，狹縫SHE_2、SHE_CL作為一體狹縫SHE於X方向上連續地設置。因此，狹縫SHE_2、SHE_CL內填充有相同絕緣膜50。即，參照圖6可知，圖5之柱狀部CL內之絕緣膜50與狹縫SHE內之絕緣膜50為相同材料。絕緣膜50例如使用氧化矽膜等絕緣膜。
如此，於本實施方式中，將狹縫SHE之形成步驟分成積層體2之蝕刻步驟與柱狀部CL之蝕刻步驟這兩個階段，狹縫SHE_2與狹縫SHE_CL係利用不同之蝕刻方法進行蝕刻。藉此，狹縫SHE_2及狹縫SHE_CL之蝕刻控制變得容易。例如，狹縫SHE_2及狹縫SHE_CL各自之深度控制變得容易。結果，得以抑制狹縫SHE_2或狹縫SHE_CL被蝕刻得過深。此種方法可使狹縫SHE之開口寬度變窄，可減小狹縫SHE之佈局面積。又，由於狹縫SHE_2或狹縫SHE_CL不會過深，故亦可減少虛設字元線之層數。結果，能實現記憶胞陣列2m之小型化。
再者，雖未圖示，但狹縫SHE可並非完全由絕緣膜50埋入。即，狹縫SHE內亦可存在空腔(孔隙)。
圖7～圖20係表示第1實施方式之半導體記憶裝置之製造方法之一例的剖視圖。圖7～圖20對應於沿著圖3之7-7線觀察時之剖面。
如圖7所示，於基板10內形成元件分離區域10i，於工作區域AA內形成電晶體Tr。然後，於基板10上形成絕緣膜11。絕緣膜11例如為層間絕緣膜，包含配線11a。再者，配線11a例如為多層配線，圖7中，例示配線11aa、及設置於配線11aa上方之配線11ab。然後，於配線11ab上形成絕緣膜11d。絕緣膜11d例如包含氧化矽。然後，於絕緣膜11d上形成導電膜12。
其次，如圖8所示，於導電膜12上形成半導體層131。半導體層131例如包含n型摻雜矽。導電膜12及半導體部13可設為一體之半導體部12、13。然後，於半導體層131上形成中間膜13a。中間膜13a例如包含氧化矽。然後，於中間膜13a上形成犧牲膜13b。犧牲膜13b例如包含n型摻雜矽或非摻雜矽。然後，於犧牲膜13b上形成中間膜13c。中間膜13c例如包含氧化矽。然後，於中間膜13c上形成半導體層133。半導體層133例如包含n型摻雜矽或非摻雜矽。藉此，例如能獲得製造過程中之基體部1之基礎構造。
其次，於半導體層133及絕緣膜32上形成絕緣膜2g。絕緣膜2g例如包含氧化矽或金屬氧化物。然後，於絕緣膜2g上形成半導體層134。半導體層134例如包含n型摻雜矽。藉此，形成半導體部14。然後，於半導體層134上形成絕緣層22b。隨後，於絕緣層22b上交替地積層犧牲膜23與絕緣層22。絕緣層22及22b例如分別包含氧化矽。犧牲膜23例如包含氮化矽。藉此，能獲得相對於半導體部13位於Z方向之製造過程中之積層體2之基礎構造。
其次，雖未圖示，但將絕緣層22及犧牲膜23加工成階梯狀，形成階梯區域(Staircase)。又，形成柱狀部CLHR。
其次，如圖9所示，於胞區域(Cell)中，對積層體2、半導體層134、絕緣膜2g、半導體層133、中間膜13c、犧牲膜13b、中間膜13a及半導體層131進行各向異性蝕刻，形成記憶體孔MH。記憶體孔MH從積層體2之上端形成至半導體層131之中途。再者，亦可經由記憶體孔MH對半導體層134、絕緣膜2g、半導體層133、中間膜13c、犧牲膜13b、中間膜13a及半導體層131進行各向同性蝕刻，於對應於半導體部13之部分(例如半導體層131、犧牲膜13b及半導體層133)、以及對應於半導體部14之部分(例如半導體層134)，擴大記憶體孔MH之直徑。
其次，如圖10所示，於記憶體孔MH內形成記憶體膜220。記憶體膜220包含氮化矽及氧化矽。然後，於記憶體膜220上形成半導體主體210。半導體主體210例如包含非摻雜矽或p型摻雜矽。然後，於半導體主體210上形成核心層230。核心層230例如包含氧化矽。藉此，記憶體孔MH由半導體主體210、記憶體膜220及核心層230埋入。
其次，如圖11所示，對積層體2、半導體層134、絕緣膜2g、半導體層133、中間膜13c及犧牲膜13b進行各向異性蝕刻，形成深狹縫ST。深狹縫ST從積層體2之上端形成至犧牲膜13b之中途。
其次，如圖12所示，於深狹縫ST之側壁上形成終止膜3s。終止膜3s例如包含氮化矽。
其次，如圖13所示，經由深狹縫ST對犧牲膜13b進行各向同性蝕刻，去除犧牲膜13b。於該各向同性蝕刻步驟中，例如與氧化矽及氮化矽相比，選擇可更快地蝕刻n型摻雜矽或非摻雜矽之蝕刻劑。藉此，於中間膜13a與中間膜13c之間形成空間S1。進而，經由深狹縫ST，對記憶體膜220之覆蓋絕緣膜221(圖2A及圖2B)進行各向同性蝕刻，去除覆蓋絕緣膜221。於該各向同性蝕刻步驟中，例如與氮化矽相比，選擇可更快地蝕刻氧化矽之蝕刻劑。然後，經由深狹縫ST，對記憶體膜220之電荷捕獲膜222(圖2A及圖2B)進行各向同性蝕刻，去除電荷捕獲膜222。於該各向同性蝕刻步驟中，例如與氧化矽相比，選擇可更快地蝕刻氮化矽之蝕刻劑。然後，經由深狹縫ST，去除記憶體膜220之隧道絕緣膜223((圖2A及圖2B)。於該過程中，中間膜13a及中間膜13c亦被去除。於該各向同性蝕刻步驟中，例如與氮化矽相比，選擇可更快地蝕刻氧化矽之蝕刻劑。藉此，空間S1擴大至半導體層131與半導體層133之間，於柱狀部CL中，半導體主體210露出至空間S1。半導體主體210露出之部位成為接觸部位210c。
其次，如圖14所示，經由深狹縫ST，以半導體埋入空間S1內，形成半導體層132。半導體層132例如為n型摻雜矽。
其次，如圖15所示，經由深狹縫ST，對終止膜3s及犧牲膜23進行各向同性蝕刻，去除終止膜3s及犧牲膜23。藉此，於絕緣層22間形成空間S2。於該各向同性蝕刻步驟中，例如與氧化矽及多晶矽相比，選擇可更快地蝕刻氮化矽之蝕刻劑。
其次，如圖16所示，經由深狹縫ST，以導電物埋入空間S2內，形成導電層21。導電層21例如包含鎢。
其次，如圖17所示，以絕緣物埋入深狹縫ST，形成板狀部3。板狀部3例如包含氧化矽。
其次，如圖18所示，沈積絕緣膜後，為了形成淺狹縫SHE，而於積層體2之積層方向(Z方向)上，對與位於積層體2上部之上部導電層(圖5之SGD0、SGD1、WLDD0)對應之導電層21及絕緣層22進行蝕刻。狹縫SHE例如以貫通圖5之上部導電層SGD0、SGD1、虛設字元線WLDD0之方式形成。此時，不僅對絕緣層22進行蝕刻，亦對包含鎢等金屬材料之導電層21進行蝕刻，因此，如圖18所示，狹縫SHE以其寬度隨著接近底部而變窄之方式具有傾斜。
此處，更詳細地說明狹縫SHE之形成步驟。
圖19～圖20係更詳細地說明狹縫SHE之形成步驟之剖視圖。圖19～圖20表示與圖6對應之剖面，對應於沿著圖18之19-19線之剖面。
首先，使用光微影技術，以抗蝕劑(未圖示)被覆狹縫SHE以外之區域，將抗蝕劑成形為狹縫SHE之圖案。其次，將抗蝕劑作為遮罩，將硬質遮罩HM圖案化。
其次，如圖19所示，使用硬質遮罩HM作為遮罩，利用RIE法等對位於積層體2上部之上部導電層(SGD0、SGD14、WLDD0)進行各向異性蝕刻，形成狹縫SHE_2之溝槽TR_2(第1蝕刻步驟)。此時，蝕刻氣體例如使用氯系與氟系之混合氣體。例如，在上部導電層(例如鎢)乃於提高氯系氣體之混合比率而進行蝕刻，絕緣層22(例如氧化矽膜)則是於提高氟系氣體之混合比而進行蝕刻。藉此，可將上部導電層及其等之間之絕緣層22選擇性地蝕刻。半導體主體210(例如多晶矽)於加工狹縫SHE_2時雖多少會被削去，但仍會殘留至較狹縫SHE_2之底更高之位置。即，本實施方式中，不使用將積層體2及柱狀部CL兩者蝕刻之氣體(例如僅氯系氣體)，而使用選擇性地對積層體2進行蝕刻之氣體(例如氯系與氟系之混合氣體)。藉此，如圖19所示，狹縫SHE_2之溝槽TR_2形成得較深，狹縫SHE_CL之溝槽TR_CL較淺地形成至半導體主體210。
其次，如圖20所示，使用同一硬質遮罩HM作為遮罩，利用濕式蝕刻法對柱狀部CL內之半導體主體210各向同性地進行蝕刻(第2蝕刻步驟)。藉此，狹縫SHE_CL之溝槽TR_CL於半導體主體210之一部分被較深地選擇性蝕刻。相反的，核心層230及記憶體膜220幾乎未被蝕刻，而從半導體主體210朝Z方向突出。蝕刻液例如使用的是DHF(Diluted Hydrofluoric Acid，稀氫氟酸)及TMY(三甲基-2羥乙基氫氧化銨)。可藉由該蝕刻液選擇性地對半導體主體210(例如多晶矽)進行蝕刻。
又，半導體主體210之蝕刻進行至與狹縫SHE_2之底相同程度、或從狹縫SHE_2至位於其下之字元線WL之深度為止。
再者，於第1及第2蝕刻步驟中，使用相同遮罩執行蝕刻。即，於形成使狹縫SHE_2、SHE_CL兩者露出之硬質遮罩HM後，不變更硬質遮罩HM而繼續執行第1及第2蝕刻步驟。於第1蝕刻步驟中，利用RIE法各向異性地進行蝕刻，利用蝕刻氣體選擇性地對積層體2進行蝕刻。於第2蝕刻步驟中，利用濕式蝕刻各向同性地對半導體主體210進行選擇性蝕刻。藉此，於第1及第2蝕刻步驟中，亦可使用相同遮罩，控制性良好地對積層體2或半導體主體210進行蝕刻。狹縫SHE可偏差較少且自對準地形成。
其次，將絕緣膜50埋入溝槽TR_CL、TR_2。藉此，如圖6所示，形成狹縫SHE_CL、SHE_2。
之後，雖未圖示，但按照周知之方法，於積層體2之上方形成層間絕緣膜、接觸插塞及位元線BL等。藉此，完成圖1A所示之半導體記憶裝置100a。
如此，根據本實施方式，將狹縫SHE之形成步驟分成積層體2之第1蝕刻步驟與柱狀部CL之第2蝕刻步驟這兩個階段，狹縫SHE_2與狹縫SHE_CL係使用相同遮罩，利用不同蝕刻方法形成。藉此，容易控制狹縫SHE_2及狹縫SHE_CL各自之蝕刻。結果，得以抑制狹縫SHE_2或狹縫SHE_CL被蝕刻得過深。此種方法可使狹縫SHE之開口寬度變窄，可減小狹縫SHE之佈局面積。又，由於狹縫SHE_2或狹縫SHE_CL不會過深，故亦可減少虛設字元線之層數。結果，能實現記憶胞陣列2m之小型化。
對本發明之若干個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能以其他各種方式實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]  本申請案享有以日本專利申請案2020-34068號(申請日：2020年2月28日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:基體部 2:積層體 2g:絕緣膜 2m:記憶胞陣列 2s:階梯部分 3:板狀部 3s:終止膜 4:絕緣物 5:絕緣物 10:基板 10i:元件分離區域 11:絕緣膜 11a:配線 11aa:配線 11ab:配線 11d:絕緣膜 12:導電膜 13:半導體部 13a:中間膜 13b:犧牲膜 13c:中間膜 14:半導體部 21:導電層 21a:阻擋絕緣膜 21b:障壁膜 22:絕緣層 22b:絕緣層 22u:絕緣層 23:犧牲膜 36c:絕緣物 37a~37c:配線 50:絕緣膜 100a:半導體記憶裝置 131:半導體層 133:半導體層 134:半導體層 210:半導體主體 210c:接觸部位 220:記憶體膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:隧道絕緣膜 230:核心層 AA:工作區域 BL:位元線 Cb:接點 CL:柱狀部 CLC4:柱狀部 CLHR:柱狀部 Eb_2:狹縫之底部 Et_210:半導體主體之上端 Et_220:記憶體膜之上端 Et_230:核心層之上端 HM:硬質遮罩 MC:記憶胞 MH:記憶體孔 S1:空間 S2:空間 SGD:汲極側選擇閘極 SGD_L:汲極側選擇閘極 SGD_R:汲極側選擇閘極 SGD0, SGD1:上部導電層 SGS:源極側選擇閘極 SHE:淺狹縫 SHE_2:狹縫 SHE_CL:狹縫 ST:深狹縫 STD:汲極側選擇電晶體 STS:源極側選擇電晶體 Tr:電晶體 WL:字元線 WLDD0:虛設字元線
圖1A係例示第1實施方式之半導體裝置之模式立體圖。  圖1B係表示積層體之模式俯視圖。  圖2A係例示三維構造之記憶胞之模式剖視圖。  圖2B係例示三維構造之記憶胞之模式剖視圖。  圖3係例示第1實施方式之半導體記憶裝置之模式俯視圖。  圖4係更詳細地表示圖3之框B4之構成之俯視圖。  圖5係沿著圖4之5-5線觀察時之剖視圖。  圖6係沿著圖4之6-6線觀察時之剖視圖。  圖7～20係表示第1實施方式之半導體記憶裝置之製造方法之一例的剖視圖。
22:絕緣層
50:絕緣膜
210:半導體主體
220:記憶體膜
221:覆蓋絕緣膜
222:電荷捕獲膜
223:隧道絕緣膜
230:核心層
CL:柱狀部
Eb_2:狹縫之底部
Et_210:半導體主體之上端
Et_220:記憶體膜之上端
Et_230:核心層之上端
MH:記憶體孔
SHE:淺狹縫
SHE_2:狹縫
SHE_CL:狹縫
WL:字元線

Claims (5)

  1. 一種半導體記憶裝置，其具備：  基板；  積層體，其設置於上述基板之上方，且為將複數個第1絕緣層與複數個導電層交替地積層而構成；  複數個柱狀部，其等貫通上述積層體而設置，包含設置於中心部之核心層、設置於該核心層周圍之半導體層、及設置於該半導體層周圍之記憶體膜；及  狹縫，其將位於上述積層體上部之上部導電層分割；  於與上述狹縫重疊之上述柱狀部中，上述核心層或上述記憶體膜從上述半導體層突出。
  2. 如請求項1之半導體記憶裝置，其中於與上述狹縫重疊之上述柱狀部中，上述核心層或上述記憶體膜之上端，位於較設置於上述積層體之上述狹縫之底部更靠上方。
  3. 如請求項1或2之半導體記憶裝置，其中與上述狹縫重疊之上述柱狀部中之上述半導體層之上端，位於較設置於上述積層體之上述狹縫之底部更靠下方。
  4. 如請求項1或2之半導體記憶裝置，其進而具備第2絕緣層，上述第2絕緣層於與上述狹縫重疊之上述柱狀部內，設置於上述核心層與上述記憶體膜之間。
  5. 一種半導體記憶裝置之製造方法，其具備： 於基板之上方形成將複數個第1絕緣層與複數個導電層交替地積層之積層體，以於上述積層體之積層方向延伸之方式於該積層體內形成複數個柱狀部，上述柱狀部包含：含有絕緣膜之核心層、設置於該核心層周圍之半導體層、及設置於該半導體層周圍之記憶體膜；  執行第1蝕刻，其於位於上述積層體上部之上部導電層形成狹縫；  執行第2蝕刻，其於與上述狹縫重疊之上述柱狀部，以上述核心層從上述半導體層向上述積層體之積層方向突出之方式對上述半導體層進行蝕刻；及  於上述狹縫內埋入第2絕緣層。
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