JP2011035343A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】高アスペクト比のコンタクトホールを容易な加工で形成可能な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、基板１０上に第１の加工層を形成する工程と、第１の加工層に第１のコンタクトホールＣＳ１を形成する工程と、第１のコンタクトホールＣＳ１内に犠牲膜４２ａを埋め込む工程と、犠牲膜４２ａが埋め込まれた第１のコンタクトホールＣＳ１上に第２の加工層４４を形成する工程と、犠牲膜４２ａ上の第２の加工層４４に犠牲膜４２ａに達する第２のコンタクトホールＣＳ２を形成する工程と、第２のコンタクトホールＣＳ２を通じて第１のコンタクトホールＣＳ１内から犠牲膜４２ａを除去し、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とを連通させる工程と、を備えた。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。
メモリデバイスにおけるコントロールゲートとして機能する導電層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの内壁に電荷蓄積層を形成した後、メモリホール内にシリコンを設けることでメモリセルを３次元配列する技術が、例えば特許文献１に提案されている。これは柱状のシリコンを導電層が所定間隔ごとに覆う構造となり、各導電層とシリコン柱との交差部にメモリセルが形成される。導電層を多層化することで記憶容量の大容量化が可能である。
上記積層体はメモリセルアレイ領域の周辺の周辺回路領域にも形成される。そして、積層体の積層数が増大すると、周辺回路領域において積層体を貫通し基板に達するコンタクトホールのアスペクト比が高くなり、コンタクトホール形成のための加工難易度の上昇をまねく。
特開２００７−２６６１４３号公報
本発明は、高アスペクト比のコンタクトホールを容易な加工で形成可能な半導体装置の製造方法を提供する。
本発明の一態様によれば、基板上に第１の加工層を形成する工程と、前記第１の加工層に第１のコンタクトホールを形成する工程と、前記第１のコンタクトホール内に犠牲膜を埋め込む工程と、前記犠牲膜が埋め込まれた前記第１のコンタクトホール上に、第２の加工層を形成する工程と、前記犠牲膜上の前記第２の加工層に、前記犠牲膜に達する第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールを通じて、前記第１のコンタクトホール内から前記犠牲膜を除去し、前記第１のコンタクトホールと前記第２のコンタクトホールとを連通させる工程と、前記第１のコンタクトホール及び前記第２のコンタクトホール内にコンタクト電極を設ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、高アスペクト比のコンタクトホールを容易な加工で形成可能な半導体装置の製造方法が提供される。
本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを示す模式図。 本発明の実施形態に係る半導体装置におけるメモリセルアレイの構成を示す模式図。 同メモリセルアレイにおける要部の拡大断面図。 本発明の第１実施形態に係る半導体装置におけるメモリセルコントロールゲートのコンタクト領域および周辺回路領域の模式断面図。 同第１実施形態に係る半導体装置の製造方法を示す模式断面図。 図５に続く工程を示す模式断面図。 図６に続く工程を示す模式断面図。 図７に続く工程を示す模式断面図。 図８に続く工程を示す模式断面図。 本発明の第２実施形態に係る半導体装置における周辺回路領域の模式断面図。 同第２実施形態に係る半導体装置の製造方法を示す模式断面図。 図１１に続く工程を示す模式断面図。 図１２に続く工程を示す模式断面図。 図１３に続く工程を示す模式断面図。 図１４に続く工程を示す模式断面図。 本発明の実施形態に係る半導体装置におけるメモリストリングの他の具体例を示す模式図。
図１は、本発明の実施形態に係る半導体装置における主要要素の平面レイアウトを例示する模式図である。図１は１つのチップ領域を示し、その１チップ領域は、主としてメモリセルアレイ領域と周辺回路領域に分けられる。
メモリセルアレイ領域はチップの中央に形成され、そのメモリセルアレイ領域にはメモリセルアレイ５が形成されている。周辺回路領域はメモリセルアレイ領域の周辺に形成され、その周辺回路領域にはロウデコーダ６ａ、センスアンプ６ｂ、その他の回路などが形成されている。
図２にメモリセルアレイ５の構成を例示する。なお、図２においては、図を見易くするために、メモリホール内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。本実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数の導電層ＷＬ１〜ＷＬ４はＺ方向に積層されている。
基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。バックゲートＢＧ上には、複数の導電層ＷＬ１〜ＷＬ４と、図示しない絶縁層とが交互に積層されている。導電層ＷＬ１〜ＷＬ４の層数は任意であり、本実施形態においては例えば４層の場合を例示する。導電層ＷＬ１〜ＷＬ４は、例えば不純物が添加され導電性を有するシリコン層である。
導電層ＷＬ１〜ＷＬ４は、Ｘ方向に延在する溝によって複数のブロックに分断されている。あるブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してドレイン側選択ゲートＤＳＧが設けられている。ドレイン側選択ゲートＤＳＧは、例えば不純物が添加され導電性を有するシリコン層である。そのブロックに隣接する別のブロックにおける最上層の導電層ＷＬ１上には図示しない絶縁層を介してソース側選択ゲートＳＳＧが設けられている。ソース側選択ゲートＳＳＧは、例えば不純物が添加され導電性を有するシリコン層である。
ソース側選択ゲートＳＳＧ上には図示しない絶縁層を介してソース線ＳＬが設けられている。ソース線ＳＬは、例えば不純物が添加され導電性を有するシリコン層である。あるいは、ソース線ＳＬとしてメタル材料を用いてもよい。ソース線ＳＬ及びドレイン側選択ゲートＤＳＧ上には、図示しない絶縁層を介して複数本のビット線ＢＬが設けられている。各ビット線ＢＬは、Ｙ方向に延在している。
基板１０上の前述した積層体には、Ｕ字状のメモリホールが複数形成されている。ドレイン側選択ゲートＤＳＧを含むブロックには、ドレイン側選択ゲートＤＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成され、ソース側選択ゲートＳＳＧを含むブロックには、ソース側選択ゲートＳＳＧ及びその下の導電層ＷＬ１〜ＷＬ４を貫通しＺ方向に延在するメモリホールが形成されている。それら両メモリホールは、バックゲートＢＧ内に形成されＹ方向に延在するメモリホールを介してつながっている。
メモリホールの内部には、Ｕ字状の半導体層としてシリコンボディ２０が設けられている。ドレイン側選択ゲートＤＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３５が形成されている。ソース側選択ゲートＳＳＧとシリコンボディ２０との間のメモリホールの内壁には、ゲート絶縁膜３６が形成されている。各導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間のメモリホールの内壁には、絶縁膜３０が形成されている。バックゲートＢＧとシリコンボディ２０との間のメモリホールの内壁にも、絶縁膜３０が形成されている。絶縁膜３０は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。
図３は、シリコンボディ２０が導電層ＷＬ１〜ＷＬ４及び層間の絶縁層２５を貫通する部分の拡大断面を示す。
導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間には、導電層ＷＬ１〜ＷＬ４側から順に第１の絶縁膜３１、電荷蓄積層３２及び第２の絶縁膜３３が設けられている。第１の絶縁膜３１は導電層ＷＬ１〜ＷＬ４に接し、第２の絶縁膜３３はシリコンボディ２０に接し、第１の絶縁膜３１と第２の絶縁膜３３との間に電荷蓄積層３２が設けられている。
シリコンボディ２０はチャネルとして機能し、導電層ＷＬ１〜ＷＬ４はコントロールゲートとして機能し、電荷蓄積層３２はシリコンボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンボディ２０と各導電層ＷＬ１〜ＷＬ４との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積層３２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜３３は、例えばシリコン酸化膜からなり、電荷蓄積層３２にシリコンボディ２０から電荷が注入される際、または電荷蓄積層３２に蓄積された電荷がシリコンボディ２０へ拡散する際に電位障壁となる。第１の絶縁膜３１は、例えばシリコン酸化膜からなり、電荷蓄積層３２に蓄積された電荷が、導電層ＷＬ１〜ＷＬ４へ拡散するのを防止する。
再び図２を参照すると、ドレイン側選択ゲートＤＳＧを貫通するシリコンボディ２０とドレイン側選択ゲートＤＳＧとの間にはゲート絶縁膜３５が設けられ、これらはドレイン側選択トランジスタＤＳＴを構成する。シリコンボディ２０におけるドレイン側選択ゲートＤＳＧより上方に突出する上端部は、対応する各ビット線ＢＬに接続されている。
ソース側選択ゲートＳＳＧを貫通するシリコンボディ２０とソース側選択ゲートＳＳＧとの間にはゲート絶縁膜３６が設けられ、これらはソース側選択トランジスタＳＳＴを構成する。シリコンボディ２０におけるソース側選択ゲートＳＳＧより上方に突出する上端部は、ソース線ＳＬに接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたシリコンボディ２０及びバックゲートＢＧとシリコンボディ２０との間の絶縁膜３０は、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＤＳＴとバックゲートトランジスタＢＧＴとの間には、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ１と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ２と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ３と、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ４が設けられている。
バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＳＴの間には、導電層ＷＬ４をコントロールゲートとするメモリセルＭＣ５と、導電層ＷＬ３をコントロールゲートとするメモリセルＭＣ６と、導電層ＷＬ２をコントロールゲートとするメモリセルＭＣ７と、導電層ＷＬ１をコントロールゲートとするメモリセルＭＣ８が設けられている。
ドレイン側選択トランジスタＤＳＴ、メモリセルＭＣ１〜ＭＣ４、バックゲートトランジスタＢＧＴ、メモリセルＭＣ５〜ＭＣ８およびソース側選択トランジスタＳＳＴは、直列接続され、１つのメモリストリングを構成する。このようなメモリストリングがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣ１〜ＭＣ８がＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
図４は、各導電層ＷＬ１〜ＷＬ４を図示しない上層配線と接続させるための階段状コンタクト領域８、および周辺回路領域６の一部の断面構造を示す。階段状コンタクト領域８は、例えば図１に示すメモリセルアレイ５とロウデコーダ６ａとの間に形成されている。
図４では、図２では省略した層間の絶縁層を絶縁層２５として示している。絶縁層２５と導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体は、メモリセルアレイ領域、階段状コンタクト領域８および周辺回路領域６にわたって設けられている。
また、図４における導電層１４は、図２におけるドレイン側選択ゲートＤＳＧまたはソース側選択ゲートＳＳＧに対応する。図４における導電層１１は、図２におけるバックゲートＢＧに対応する。
前述した積層体の一部は階段状コンタクト領域８で階段状に加工されている。すなわち、下層の導電層ほど長く形成されている。この階段構造部は、スペーサー層４１及びこの上に設けられたストッパー層４２で覆われ、ストッパー層４２上に層間絶縁層４３、４４が設けられている。例えば、スペーサー層４１と層間絶縁層４３、４４はシリコン酸化物であり、ストッパー層４２はシリコン窒化物である。
層間絶縁層４４、４３、ストッパー層４２およびスペーサー層４１には、これらを貫通して複数のコンタクトホールが形成され、各コンタクトホール内にコンタクト電極５０が設けられている。
各コンタクトホールは、スペーサー層４１下の絶縁層２５も貫通して、階段状の各導電層１４、ＷＬ１〜ＷＬ４、１１に達している。各導電層１４、ＷＬ１〜ＷＬ４、１１は、コンタクト電極５０を介して、図示しない上層の配線と接続される。
周辺回路領域６の基板１０の表面にはトランジスタが形成されている。周辺回路領域６の基板１０上には、導電層１１の一部がゲート電極１３として選択的に設けられている。ゲート電極１３以外の部分には絶縁層１２が設けられている、その絶縁層１２上には、絶縁層２５と導電層ＷＬ１〜ＷＬ４との積層体が設けられ、その積層体上に層間絶縁層４４が設けられている。
周辺回路領域６にも上記積層体を設けることで、チップ内に大きな段差が生じることを防いでいる。周辺回路領域６の導電層ＷＬ１〜ＷＬ４は、メモリセルのコントロールゲートとして機能しない。
周辺回路領域６のトランジスタは、基板１０の表面に形成されたソース領域とドレイン領域を有し、これら領域はコンタクト電極５１を介して上層の配線と電気的に接続されている。コンタクト電極５１は、層間絶縁層４４、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５、１２を貫通し基板１０の表面に達するコンタクトホールＣＳ内に設けられている。
コンタクトホールＣＳは、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５、１２を貫通して形成された第１のコンタクトホールＣＳ１と、層間絶縁層４４を貫通して形成された第２のコンタクトホールＣＳ２とを有する。第１のコンタクトホールＣＳ１の側壁には絶縁膜（例えばシリコン酸化膜）４１ａが設けられ、導電層１４、ＷＬ１〜ＷＬ４とコンタクト電極５１とは絶縁されている。
第２のコンタクトホールＣＳ２は第１のコンタクトホールＣＳ１の上に位置し、第２のコンタクトホールＣＳ２の底部の孔径は、第１のコンタクトホールＣＳ１の上部の孔径よりも小さい。
ゲート電極１３は、層間絶縁層４４、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５を貫通しゲート電極１３に達するコンタクトホールＣＳ４、ＣＳ３内に設けられたコンタクト電極５２を介して、上層の配線と電気的に接続されている。
コンタクトホールＣＳ４は、層間絶縁層４４を貫通し、コンタクトホールＣＳ２と同時に形成される。コンタクトホールＣＳ２は、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５を貫通し、コンタクトホールＣＳ１と同時に形成される。コンタクトホールＣＳ３の側壁には絶縁膜（例えばシリコン酸化膜）４１ａが設けられ、導電層１４、ＷＬ１〜ＷＬ４とコンタクト電極５２とは絶縁されている。
コンタクトホールＣＳ４はコンタクトホールＣＳ３の上に位置し、コンタクトホールＣＳ４の底部の孔径は、コンタクトホールＣＳ３の上部の孔径よりも小さい。
次に、図５〜図９を参照し、本発明の第１実施形態に係る半導体装置におけるコンタクトホールＣＳの形成方法について説明する。
まず、図５（ａ）に示すように、基板１０上に導電層１１を形成する。周辺回路領域６の導電層１１はパターニングされ、図４に示すゲート電極１３以外の部分には絶縁層１２が設けられる。導電層１１及び絶縁層１２上には、絶縁層２５と導電層ＷＬ１〜ＷＬ４が交互に積層される。最上層の絶縁層２５上には導電層１４が形成される。
この積層体において、メモリセルアレイ領域に対しては図２に例示したメモリセルアレイ５が形成される。そして、階段状コンタクト領域８に対しては、図５（ｂ）に示すように階段構造の加工が行われる。具体的には、図示しないレジスト膜の平面サイズを縮小するスリミング工程と、そのレジスト膜をマスクにしてそれぞれ一層分の絶縁層２５及び導電層をエッチングする工程とを複数回繰り返す。
階段構造の形成後、図６（ａ）に示すように、周辺回路領域６の積層体（第１の加工層）に第１のコンタクトホールＣＳ１を形成する。第１のコンタクトホールＣＳ１は、導電層１４、ＷＬ１〜ＷＬ４、１１、絶縁層２５、１２を貫通し、基板１０の表面に形成された周辺回路トランジスタのソースまたはドレイン領域に達する。
第１のコンタクトホールＣＳ１は、例えばＲＩＥ（Reactive Ion Etching）法で形成される。この第１のコンタクトホールＣＳ１の孔径は比較的大きく、アスペクト比（孔径に対する深さの比）はそれほど高いものでなないため、加工難易度は低い。
次に、図６（ｂ）に示すように、階段構造部の表面を覆うスペーサー層４１を形成する。このとき、周辺回路領域６の導電層１４の上面および第１のコンタクトホールＣＳ１の内壁（側壁及び底部）にもスペーサー層４１が形成される。スペーサー層４１は例えばシリコン酸化物であり、よって第１のコンタクトホールＣＳ１の側壁及び底部には絶縁膜４１ａが形成される。第１のコンタクトホールＣＳ１の側壁に絶縁膜４１ａが形成されることで、第１のコンタクトホールＣＳ１の孔径が図６（ａ）の状態よりも縮小され、適切な値に調整される。
次に、図７（ａ）に示すように、階段構造部のスペーサー層４１を覆うストッパー層４２を形成する。このとき、周辺回路領域６にもストッパー層４２が形成され、絶縁膜４１ａの内側の第１のコンタクトホールＣＳ１内に、ストッパー層４２を構成する例えばシリコン窒化物が犠牲膜４２ａとして埋め込まれる。
次に、階段構造部上および周辺回路領域６のストッパー層４２上に層間絶縁層４３を形成した後、図７（ｂ）に示すようにエッチバックを行う。これにより、階段構造部のスペーサー層４１と周辺回路領域６の絶縁膜４１ａとが分離され、階段構造部のストッパー層４２と周辺回路領域６の犠牲膜４２ａとが分離される。
次に、図８（ａ）に示すように、階段構造部及び周辺回路領域６の積層体上に、第２の加工層として層間絶縁層４４を形成する。
次に、図８（ｂ）に示すように、階段構造部の導電層１４上の層間絶縁層４４にコンタクトホールＣＵを形成すると共に、犠牲膜４２ａ上の層間絶縁層４４に第２のコンタクトホールＣＳ２を形成する。コンタクトホールＣＵ及び第２のコンタクトホールＣＳ２は、図示しないエッチングマスクを用いて、ＲＩＥ法により同時に形成される。コンタクトホールＣＵは、層間絶縁層４４を貫通し、導電層１４に達する。
第２のコンタクトホールＣＳ２は、層間絶縁層４４を貫通し、犠牲膜４２ａに達する。このとき、位置合わせずれにより第２のコンタクトホールＣＳ２が第１のコンタクトホールＣＳ１上から外れて、導電層１４上に形成されてしまうことを回避するため、第２のコンタクトホールＣＳ２の底部の孔径が、第１のコンタクトホールＣＳ１の上部の孔径よりも小さくなるようにする。これにより、第２のコンタクトホールＣＳ２内に設けられるコンタクト電極が導電層１４と短絡してしまうのを確実に回避できる。
次に、第２のコンタクトホールＣＳ２を通じて、第１のコンタクトホールＣＳ１内の犠牲膜４２ａを除去する。例えば、シリコン窒化物である犠牲膜４２ａをホット燐酸を用いたウェットエッチングにより第１のコンタクトホールＣＳ１内から除去する。犠牲膜４２ａの除去により、図９（ａ）に示すように、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とが連通し、ひとつながりのホールとなる。
そして、図９（ａ）に示す積層体の全面をエッチバックすることで、第１のコンタクトホールＣＳ１の底部の絶縁膜４１ａを除去する。これにより、図９（ｂ）に示すように、第１のコンタクトホールＣＳ１の底部に、基板１０の表面に形成された周辺回路トランジスタのソースまたはドレイン領域が露出する。
周辺回路領域６には複数の周辺回路トランジスタが形成され、それに応じて複数本のコンタクトホールＣＳが同時に形成される。また、図４に示す周辺回路領域６における周辺回路トランジスタのゲート電極１３に達するコンタクトホールＣＳ３は上記第１のコンタクトホールＣＳ１と同時に形成され、コンタクトホールＣＳ３上のコンタクトホールＣＳ４は上記第２のコンタクトホールＣＳ２と同時に形成される。
その後、階段構造部における各導電層ＷＬ１〜ＷＬ４、１１に達する各コンタクトホールを形成する。そして、階段構造部の各コンタクトホール及びコンタクトホールＣＵ内にコンタクト電極５０を、周辺回路領域６のコンタクトホールＣＳ内にコンタクト電極５１を、コンタクトホールＣＳ３、ＣＳ４内にコンタクト電極５２を埋め込む。コンタクト電極５０〜５２は同材料であり、同時に各コンタクトホール内に埋め込まれる。
階段構造部のコンタクトホールの形成時、シリコン窒化物であるストッパー層４２は、シリコン酸化物である層間絶縁層４４、４３のエッチング時のエッチングストッパーとして機能する。また、ストッパー層４２の下の、シリコン酸化物であるスペーサー層４１は、ストッパー層４２のエッチング時のエッチングストッパーとして機能する。このため、階段構造部における深さの異なる複数のコンタクトホールを一括形成するにあたって、エッチングの進行の程度の差を緩和し、特に浅いコンタクトホール側で、接続対象の導電層を突き抜けてしまうことを防げる。
本実施形態に係る半導体装置では各種コンタクトホールを形成する。中でも、周辺回路領域６で基板１０の表面に達するコンタクトホールＣＳは最も深いコンタクトホールとなる。本実施形態に係る半導体装置ではメモリセルのコントロールゲートとして機能する導電層ＷＬ１〜ＷＬ４の積層数を増大させることで大容量化を図ることができる。大容量化は、基板１０に達するコンタクトホールＣＳが貫通する積層体の厚みの増大につながり、すなわちコンタクトホールＣＳのアスペクト比の増大につながる。
高アスペクト比のコンタクトホールはＲＩＥ法で加工する難易度が高い。例えば、アスペクト比（孔径に対する深さの比）が２０程度のコンタクトホールでは、ホール側壁のテーパー角が０．１°変化すると、底部の孔径が１１ｎｍ変化するなど、形状制御性が難しい。コンタクトホールＣＳの底部の孔径のばらつきは、周辺回路トランジスタとコンタクト電極５１とのコンタクト抵抗のばらつき、ひいては周辺回路トランジスタの特性のばらつきにつながり得る。
以上説明した本実施形態では、複数の導電層ＷＬ１〜ＷＬ４を含む積層体に形成される比較的高アスペクト比の第１のコンタクトホールＣＳ１はＲＩＥ法であけるのではなく、犠牲膜４２ａを除去することで形成する。なお、犠牲膜４２ａを埋め込む前の図６（ａ）の段階で形成される第１のコンタクトホールＣＳ１は、孔径はそれほど小さくなく、よってアスペクト比もそれほど高くなく加工難易度は低い。
複数の導電層ＷＬ１〜ＷＬ４を含む積層体（第１の加工層）よりも薄い層である層間絶縁層（第２の加工層）４４にＲＩＥ法で形成される第２のコンタクトホールＣＳ２はそれほど深くなく、よってアスペクト比がそれほど高くない。したがって、本実施形態では、基板１０表面に達するコンタクトホールＣＳを形成するにあたって、高アスペクト比のコンタクトホールをＲＩＥ法で加工する必要がなく、加工難易度を下げることが可能である。
加工難易度の低下に伴いコンタクトホールＣＳの形状制御性が向上する。コンタクト電極５１が基板１０表面に接する部分の面積は、図６（ｂ）の工程によって寸法調整が行われる絶縁膜４１ａ内側の第１のコンタクトホールＣＳ１の孔径によって決まる。これは、絶縁膜４１ａ形成時の膜厚制御によって容易に制御可能である。この結果、本実施形態では、基板１０表面に達する高アスペクト比のコンタクトホールＣＳの底部の孔径を所望の寸法にする制御性に優れ、周辺回路トランジスタの特性ばらつきを抑制できる。
次に、図１０は、本発明の第２実施形態に係る半導体装置における周辺回路領域６の一部の模式断面図である。
本実施形態においても、周辺回路領域６の基板１０の表面に形成された周辺回路トランジスタのソースまたはドレイン領域は、コンタクト電極５１を介して上層の配線と電気的に接続されている。コンタクト電極５１は、層間絶縁層４４、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５、１２を貫通し基板１０の表面に達するコンタクトホールＣＳ２、ＣＳ１内に設けられている。
第１のコンタクトホールＣＳ１は、本実施形態における第１の加工層である絶縁層１２を貫通して形成され、基板１０の表面に達している。第２のコンタクトホールＣＳ２は、本実施形態における第２の加工層を構成する層間絶縁層４４、導電層１４、ＷＬ１〜ＷＬ４および絶縁層２５を貫通して形成されている。コンタクト電極５１と、導電層１４、ＷＬ１〜ＷＬ４との間には絶縁膜４３ａが介在され、それら両者は絶縁されている。
第２のコンタクトホールＣＳ２は第１のコンタクトホールＣＳ１の上に位置し、第２のコンタクトホールＣＳ２の底部の孔径は、第１のコンタクトホールＣＳ１の上部の孔径よりも小さい。また、本実施形態では、第１の加工層（絶縁層１２）は、第２の加工層（層間絶縁層４４、導電層１４、ＷＬ１〜ＷＬ４および絶縁層２５）よりも薄い。したがって、第１の加工層に形成される第１のコンタクトホールＣＳ１は、第２の加工層に形成される第２のコンタクトホールＣＳ２よりも浅く、アスペクト比が低い。ここでのアスペクト比は、コンタクトホール上端の孔径に対する深さの比を表す。
次に、図１１〜図１５を参照し、図１０に示すコンタクトホールＣＳ１、ＣＳ２の形成方法について説明する。
まず、図１１（ａ）に示すように、基板１０上に導電層１１を形成する。周辺回路領域６の導電層１１はパターニングされ、図４に示すゲート電極１３以外の部分には絶縁層１２が設けられる。
次に、図１１（ｂ）に示すように、周辺回路領域６の絶縁層１２に第１のコンタクトホールＣＳ１を形成する。第１のコンタクトホールＣＳ１は、絶縁層１２を貫通し基板１０の表面に形成された周辺回路トランジスタのソースまたはドレイン領域に達する。
第１のコンタクトホールＣＳ１は、例えばＲＩＥ法で形成される。第１のコンタクトホールＣＳ１は、複数の導電層ＷＬ１〜ＷＬ４を含む積層体が積層される前に、比較的薄い絶縁層１２に形成されるため、浅く、アスペクト比は高くなく、加工難易度は低い。
次に、図１２（ａ）に示すように、第１のコンタクトホールＣＳ１内に犠牲膜６１を埋め込む。犠牲膜６１は、例えばシリコン窒化物である。
次に、導電層１１及び絶縁層１２上に、絶縁層２５と導電層ＷＬ１〜ＷＬ４を交互に積層し、さらに最上層の絶縁層２５上に導電層１４を形成する。そして、この積層体において、メモリセルアレイ領域に対しては図２に例示したメモリセルアレイ５が形成される。階段状コンタクト領域８に対しては、図１２（ｂ）に示すように階段構造の加工が行われる。
次に、図１３（ａ）に示すように、階段構造部及び周辺回路領域６の導電層１４を覆うスペーサー層４１を形成し、さらに、スペーサー層４１を覆うストッパー層４２を形成する。
次に、周辺回路領域６における犠牲膜６１上の積層体に、例えばＲＩＥ法でダミーホールｈを形成する。ダミーホールｈは、周辺回路領域６のストッパー層４２、スペーサー層４１、導電層１４、ＷＬ１〜ＷＬ４、絶縁層２５を貫通して、犠牲膜６１に達する。ダミーホールｈの孔径は、例えば第１のコンタクトホールＣＳ１の孔径と略同じである。
次に、階段構造部上および周辺回路領域６のストッパー層４２上に、層間絶縁層（例えばシリコン酸化物）４３を形成した後、例えばＣＭＰ（Chemical Mechanical Polishing）法により、図１４（ａ）に示すように平坦化する。層間絶縁層４３は、周辺回路領域６に形成されたダミーホールｈ内に絶縁物４３ａとして埋め込まれる。
次に、エッチバックにより導電層１４上のスペーサー層４１及びストッパー層４２を除去した後、図１４（ｂ）に示すように、層間絶縁層４３、導電層１４および絶縁物４３ａ上に層間絶縁層４４を形成する。
次に、犠牲膜６１上の絶縁物４３ａ及びその上の層間絶縁層４４に、図１５（ａ）に示すように、第２のコンタクトホールＣＳ２を形成する。第２のコンタクトホールＣＳ２は、図示しないエッチングマスクを用いてＲＩＥ法により形成され、層間絶縁層４４及び絶縁物４３ａ中を貫通し、犠牲膜６１に達する。
このとき、位置合わせずれにより第２のコンタクトホールＣＳ２が絶縁物４３ａ中から外れて、導電層１４、ＷＬ１〜ＷＬ４に達してしまうことを回避するため、第２のコンタクトホールＣＳ２の底部の孔径が、第１のコンタクトホールＣＳ１の上部の孔径よりも小さくなるようにする。これにより、第２のコンタクトホールＣＳ２内に設けられるコンタクト電極が導電層１４、ＷＬ１〜ＷＬ４と短絡してしまうのを確実に回避できる。
次に、第２のコンタクトホールＣＳ２を通じて、第１のコンタクトホールＣＳ１内の犠牲膜６１を除去する。例えば、シリコン窒化物である犠牲膜６１をホット燐酸を用いたウェットエッチングにより第１のコンタクトホールＣＳ１内から除去する。犠牲膜６１の除去により、図１５（ｂ）に示すように、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とが連通し、ひとつながりのホールとなる。第１のコンタクトホールＣＳ１の底部に、基板１０の表面に形成された周辺回路トランジスタのソースまたはドレイン領域が露出する。その後、第１のコンタクトホールＣＳ１及び第２のコンタクトホールＣＳ２内にコンタクト電極５１を埋め込む。
本実施形態では、第１のコンタクトホールＣＳ１の孔径によって、コンタクト電極５１と基板１０表面とのコンタクト面積が決まる。第１のコンタクトホールＣＳ１はアスペクト比が低く、寸法制御性に優れる。したがって、コンタクト電極５１と基板１０表面とのコンタクト面積のばらつきを抑制でき、ひいていは周辺回路トランジスタの特性ばらつきを抑制できる。
また、第１のコンタクトホールＣＳ１は、複数の導電層ＷＬ１〜ＷＬ４を含まない第１の加工層（絶縁層１２）に形成するため、大容量化を図るため導電層ＷＬ１〜ＷＬ４の層数が増えても、アスペクト比の増大をまねかない。
第２のコンタクトホールＣＳ２は、第１のコンタクトホールＣＳ１に比べればアスペクト比が高い。しかし、第２のコンタクトホールＣＳ２は基板１０表面に達しないため、その孔径のばらつきがコンタクト電極５１と基板１０とのコンタクト面積に影響しない。なお、第２のコンタクトホールＣＳ２は、層間絶縁層４４から基板１０表面に達するコンタクトホールを一括してＲＩＥで形成する場合に比べれば浅く、加工難易度は低い。
コンタクト電極としては、例えばＴｉ、ＴｉＮなどのバリアメタルと、タングステンとを組み合わせて用いることができる。まず、コンタクトホールの内壁（側壁及び底部）にＣＶＤ法でバリアメタルを形成する。このバリアメタルは、コンタクトホール周囲の絶縁物およびタングステンの双方に対して良好な密着性を有する。バリアメタルの形成後、その内側に、ＣＶＤ法により埋め込み性に優れたタングステンを埋め込む。コンタクトホール内の大部分はタングステンで埋め込まれた構造となる。
ここで比較例として、第１のコンタクトホールＣＳ１内に犠牲膜６１ではなく第１のコンタクト電極を埋め込んだ後、その上に第２のコンタクトホールＣＳ２を形成し、第２のコンタクトホールＣＳ２内に第２のコンタクト電極を埋め込んで、第１のコンタクトホールＣＳ１内の第１のコンタクト電極と接続させることが考えられる。
しかし、この場合、第１のコンタクト電極上に第２のコンタクトホールＣＳ２を形成し、その内部に第２のコンタクト電極を形成する際、バリアメタルが第２のコンタクトホールＣＳ２の底部、すなわち第１のコンタクト電極上面に形成されてしまう。したがって、第１のコンタクト電極のタングステンと第２のコンタクト電極のタングステンとの間にバリアメタルが介在することになり、コンタクト電極の高抵抗化の要因となる。
これに対して本実施形態では、第１のコンタクトホールＣＳ１内から犠牲膜６１を除去して、図１５（ｂ）に示すように、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２とがひとつながりにされたコンタクトホールに対して一括してコンタクト電極５１を埋め込む。このため、第１のコンタクトホールＣＳ１と第２のコンタクトホールＣＳ２との界面にバリアメタルが介在せず、第１のコンタクトホールＣＳ１及び第２のコンタクトホールＣＳ２内に一体にタングステンを埋め込むことができ低抵抗である。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
メモリストリングの構成はＵ字状に限らず、図１６に示すようにＩ字状であってもよい。図１６には導電部分のみを示し、絶縁部分の図示は省略している。この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＳＧが設けられ、その上に導電層ＷＬ１〜ＷＬ４が設けられ、最上層の導電層ＷＬ１とビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＤＳＧが設けられている。
また、導電層ＷＬ１〜ＷＬ４とシリコンボディ２０との間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。
本発明は、以下の態様を含む。
基板と、
前記基板上に設けられ、交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
前記積層体に形成されたコンタクトホール内に設けられたコンタクト電極と、
を備え、
前記コンタクトホールは、
前記基板に達する第１のコンタクトホールと、
前記第１のコンタクトホール上に形成され前記第１のコンタクトホールと連通し、前記第１のコンタクトホールよりも小さな孔径の第２のコンタクトホールと、
を有することを特徴とする半導体装置。
メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に形成された周辺回路領域とを有する基板と、
前記基板上に前記メモリセルアレイ領域及び前記周辺回路領域にわたって設けられ、交互に積層された複数の導電層と複数の絶縁層とを有する積層体と、
前記メモリセルアレイ領域の前記積層体に形成されたメモリホール内に設けられ、前記導電層と前記絶縁層との積層方向に延びる半導体層と、
前記導電層と前記半導体層との間に設けられた電荷蓄積層と、
前記周辺回路領域の前記積層体に形成されたコンタクトホール内に設けられたコンタクト電極と、
を備え、
前記コンタクトホールは、
前記基板に達する第１のコンタクトホールと、
前記第１のコンタクトホール上に形成され前記第１のコンタクトホールと連通し、前記第１のコンタクトホールよりも小さな孔径の第２のコンタクトホールと、
を有することを特徴とする半導体装置。
５…メモリセルアレイ、６…周辺回路領域、８…階段状コンタクト領域、１０…基板、２０…シリコンボディ、２５…絶縁層、３２…電荷蓄積層、４２ａ…犠牲膜、５０〜５２…コンタクト電極、６１…犠牲膜、ＣＳ１…第１のコンタクトホール、ＣＳ２…第２のコンタクトホール、ＷＬ１〜ＷＬ４…導電層

Claims (5)

  1. 基板上に第１の加工層を形成する工程と、
    前記第１の加工層に第１のコンタクトホールを形成する工程と、
    前記第１のコンタクトホール内に犠牲膜を埋め込む工程と、
    前記犠牲膜が埋め込まれた前記第１のコンタクトホール上に、第２の加工層を形成する工程と、
    前記犠牲膜上の前記第２の加工層に、前記犠牲膜に達する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールを通じて、前記第１のコンタクトホール内から前記犠牲膜を除去し、前記第１のコンタクトホールと前記第２のコンタクトホールとを連通させる工程と、
    前記第１のコンタクトホール及び前記第２のコンタクトホール内にコンタクト電極を設ける工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記第２のコンタクトホールの底部の孔径は、前記第１のコンタクトホールの上部の孔径よりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記第１の加工層は前記第２の加工層よりも薄く、前記第１のコンタクトホールは前記第２のコンタクトホールよりもアスペクト比が低いことを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２の加工層の形成後、前記第２の加工層に前記犠牲膜に達するダミーホールを形成する工程と、前記ダミーホール内に絶縁物を埋め込む工程とを有し、
    前記絶縁物中に前記第２のコンタクトホールを形成することを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の製造方法。
  5. 前記第１のコンタクトホールの形成後、前記第１のコンタクトホールの側壁に絶縁膜を形成する工程を有し、前記絶縁膜の内側に前記犠牲膜を埋め込むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
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