JPH09191051A - 半導体素子の配線構造及びその形成方法 - Google Patents
半導体素子の配線構造及びその形成方法Info
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- JPH09191051A JPH09191051A JP8349652A JP34965296A JPH09191051A JP H09191051 A JPH09191051 A JP H09191051A JP 8349652 A JP8349652 A JP 8349652A JP 34965296 A JP34965296 A JP 34965296A JP H09191051 A JPH09191051 A JP H09191051A
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Abstract
(57)【要約】
【課題】上下部電導層間の接続溝の下部をアンダーカッ
ト状に形成して、接触抵抗を減らし得る半導体素子の配
線構造及びその形成方法を提供する。 【解決手段】半導体基板（１１）と、該半導体基板上に
形成された下部電導層（１２）と、該下部電導層を包含
した前記半導体基板上に形成され、該下部電導層の上面
が露出されるように接続溝（１４）を有し、その下部に
アンダーカットして大きくした下部接続溝（１６ａ）を
設けた絶縁層（１８）と、前記接続溝が充填されるよう
に該絶縁層上に形成され、前記下部電導層に電気的連結
される上部電導層（２０）と、から半導体素子の配線が
構成されている。
ト状に形成して、接触抵抗を減らし得る半導体素子の配
線構造及びその形成方法を提供する。 【解決手段】半導体基板（１１）と、該半導体基板上に
形成された下部電導層（１２）と、該下部電導層を包含
した前記半導体基板上に形成され、該下部電導層の上面
が露出されるように接続溝（１４）を有し、その下部に
アンダーカットして大きくした下部接続溝（１６ａ）を
設けた絶縁層（１８）と、前記接続溝が充填されるよう
に該絶縁層上に形成され、前記下部電導層に電気的連結
される上部電導層（２０）と、から半導体素子の配線が
構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
構造及びその形成方法に係るもので、詳しくは、上下両
方側電導層間に接続溝を形成し、該接続溝の形状を工夫
して、接触抵抗を減らし得る半導体素子の配線構造及び
その形成方法に関するものである。
構造及びその形成方法に係るもので、詳しくは、上下両
方側電導層間に接続溝を形成し、該接続溝の形状を工夫
して、接触抵抗を減らし得る半導体素子の配線構造及び
その形成方法に関するものである。
【０００２】
【従来の技術】半導体回路の集積度が向上するに従い素
子及び回路の線幅が漸次微細化され、電導線領域間を電
気的連結する金属配線（metallization ）においても、
電導線の線幅が漸次縮小されると共に、各電導線を接続
するのための接続溝（contacthole）の大きさも段々縮
小されつつある。
子及び回路の線幅が漸次微細化され、電導線領域間を電
気的連結する金属配線（metallization ）においても、
電導線の線幅が漸次縮小されると共に、各電導線を接続
するのための接続溝（contacthole）の大きさも段々縮
小されつつある。
【０００３】そして、米国特許第 4,556,987号に、アル
ミニウムの金属配線を適用する時、下部配線層（lower
wiring layer）と上部配線層とをコンタクトホールによ
り直接接触させ、アルミニウムの電気的連結性を維持し
得るようにした半導体素子が開示されているが、該半導
体素子は、電導線と接続溝間にマスクのミスアラインメ
ント（misalignment）が発生する場合、該電導線と接続
溝との接触面積が減少するが、該接触面積の縮小に対す
る対策と解決方法とは提示されておらず、自己整合性に
よる接続溝（self-aligned contact）の形成方法に関し
ても提示されていない。
ミニウムの金属配線を適用する時、下部配線層（lower
wiring layer）と上部配線層とをコンタクトホールによ
り直接接触させ、アルミニウムの電気的連結性を維持し
得るようにした半導体素子が開示されているが、該半導
体素子は、電導線と接続溝間にマスクのミスアラインメ
ント（misalignment）が発生する場合、該電導線と接続
溝との接触面積が減少するが、該接触面積の縮小に対す
る対策と解決方法とは提示されておらず、自己整合性に
よる接続溝（self-aligned contact）の形成方法に関し
ても提示されていない。
【０００４】且つ、従来、半導体素子の配線構造におい
ては、図１４に示すように、半導体基板１と、該半導体
基板１上に形成された下部電導線２と、該下部電導線２
上面が露出されるように接続溝４を有して半導体基板１
上に形成された絶縁膜８と、から構成されていた。図１
４に、前記下部電導線２に対し接続溝４が誤り整列して
形成された状態が表示され、この状態では下部電導線２
の表面が部分的に露出されるため、接触面積が減少する
ようになっている。
ては、図１４に示すように、半導体基板１と、該半導体
基板１上に形成された下部電導線２と、該下部電導線２
上面が露出されるように接続溝４を有して半導体基板１
上に形成された絶縁膜８と、から構成されていた。図１
４に、前記下部電導線２に対し接続溝４が誤り整列して
形成された状態が表示され、この状態では下部電導線２
の表面が部分的に露出されるため、接触面積が減少する
ようになっている。
【０００５】
【発明が解決しようとする課題】しかるに、このような
従来の半導体素子の配線構造においては、電導線と接続
溝間にマスクの誤り整列が発生する場合、電導線と接続
溝との接触面積が減少し接触抵抗が増加するため、回路
の信号伝達速度が遅くなるという不都合な点があった。
又、抵抗の増加する部位から電流集中（current crowdi
ng）現象が現れ、エレクトロマイグレーション（electr
omigration）現象が発生するため、半導体素子の信頼性
が低下されるという不都合な点があった。
従来の半導体素子の配線構造においては、電導線と接続
溝間にマスクの誤り整列が発生する場合、電導線と接続
溝との接触面積が減少し接触抵抗が増加するため、回路
の信号伝達速度が遅くなるという不都合な点があった。
又、抵抗の増加する部位から電流集中（current crowdi
ng）現象が現れ、エレクトロマイグレーション（electr
omigration）現象が発生するため、半導体素子の信頼性
が低下されるという不都合な点があった。
【０００６】本発明の目的は、電導線をなす電導層と接
続溝との間にマスクの誤り整列が発生したときに、これ
らの接触面積が減少されることを補償し得る半導体素子
の配線構造及びその形成方法を提供しようとするもので
ある。
続溝との間にマスクの誤り整列が発生したときに、これ
らの接触面積が減少されることを補償し得る半導体素子
の配線構造及びその形成方法を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体素子の配線構造（請求項１）
は、半導体基板と、該半導体基板上に形成された下部電
導層と、該下部電導層を包含した半導体基板上に形成さ
れ、該下部電導層の上面が露出されるように接続溝を有
し、かつ該接続溝の該下部電導層側の幅を大きくした絶
縁層と、該絶縁層上に前記接続溝が充填されるように形
成され、前記下部電導層に電気的連結された上部電導層
と、から構成されている。
め、本発明に係る半導体素子の配線構造（請求項１）
は、半導体基板と、該半導体基板上に形成された下部電
導層と、該下部電導層を包含した半導体基板上に形成さ
れ、該下部電導層の上面が露出されるように接続溝を有
し、かつ該接続溝の該下部電導層側の幅を大きくした絶
縁層と、該絶縁層上に前記接続溝が充填されるように形
成され、前記下部電導層に電気的連結された上部電導層
と、から構成されている。
【０００８】このように、上下両方の電導層間の接続溝
の下部電導層側の幅を大きくすることにより、接触抵抗
を減らすのである。請求項２に係る発明では、前記接続
溝は、上部接続溝と、該上部接続溝の下部に該上部接続
溝よりも大きくアンダーカット（undercut）して形成さ
れた下部接続溝と、からなることを特徴とする。
の下部電導層側の幅を大きくすることにより、接触抵抗
を減らすのである。請求項２に係る発明では、前記接続
溝は、上部接続溝と、該上部接続溝の下部に該上部接続
溝よりも大きくアンダーカット（undercut）して形成さ
れた下部接続溝と、からなることを特徴とする。
【０００９】すなわち、接続溝の下方側部位をアンダー
カットした形状に形成して、接触抵抗を減らすのであ
り、最も簡便な構造である。請求項３に係る発明では、
前記下部接続溝は、該下部接続溝の両方側面が前記半導
体基板に対し垂直に形成されることを特徴とする。請求
項４に係る発明では、前記下部接続溝は、該下部接続溝
の両方側面が前記半導体基板に対し傾斜して形成される
ことを特徴とする。
カットした形状に形成して、接触抵抗を減らすのであ
り、最も簡便な構造である。請求項３に係る発明では、
前記下部接続溝は、該下部接続溝の両方側面が前記半導
体基板に対し垂直に形成されることを特徴とする。請求
項４に係る発明では、前記下部接続溝は、該下部接続溝
の両方側面が前記半導体基板に対し傾斜して形成される
ことを特徴とする。
【００１０】請求項５に係る発明では、前記絶縁層は、
プラズマ化学気相蒸着法により形成されたシリコン酸化
膜であることを特徴とする。請求項６に係る発明では、
前記絶縁層は、スピンオングラス（Spin On Glass；以
下「ＳＯＧ」という）及びプラズマ化学気相蒸着法によ
り形成されたシリコン酸化膜の積層構造であることを特
徴とする。
プラズマ化学気相蒸着法により形成されたシリコン酸化
膜であることを特徴とする。請求項６に係る発明では、
前記絶縁層は、スピンオングラス（Spin On Glass；以
下「ＳＯＧ」という）及びプラズマ化学気相蒸着法によ
り形成されたシリコン酸化膜の積層構造であることを特
徴とする。
【００１１】そして、本発明に係る半導体素子の配線構
造形成方法（請求項７）においては、半導体基板上に下
部電導層及び犠牲層を順次形成する工程と、該犠牲層を
パターニングした後、該犠牲層の包含された前記半導体
基板上に絶縁層を形成する工程と、前記犠牲層上面の一
部が露出されるように該絶縁層の所定領域を食刻して接
続溝を形成する工程と、前記下部電導層が露出されるよ
うに前記犠牲層を食刻する工程と、前記接続溝が充填さ
れるように前記絶縁層上に上部電導層を形成する工程
と、該上部電導層をパターニングする工程と、を順次行
うようになっている。
造形成方法（請求項７）においては、半導体基板上に下
部電導層及び犠牲層を順次形成する工程と、該犠牲層を
パターニングした後、該犠牲層の包含された前記半導体
基板上に絶縁層を形成する工程と、前記犠牲層上面の一
部が露出されるように該絶縁層の所定領域を食刻して接
続溝を形成する工程と、前記下部電導層が露出されるよ
うに前記犠牲層を食刻する工程と、前記接続溝が充填さ
れるように前記絶縁層上に上部電導層を形成する工程
と、該上部電導層をパターニングする工程と、を順次行
うようになっている。
【００１２】このように、犠牲層上面の一部（所定部
位）が露出されるように絶縁層の所定領域を除去するこ
とで、後に、犠牲層を除去した際に、接続溝の下部電導
層側の幅を大きくすることにより、接触抵抗を減らすの
である。請求項８に係る発明では、前記絶縁層を形成す
る工程では、前記犠牲層をパターニングした後、該犠牲
層を不活性ガスのプラズマを用いてスパッター（sputte
r ）エッチングさせることを特徴とする。
位）が露出されるように絶縁層の所定領域を除去するこ
とで、後に、犠牲層を除去した際に、接続溝の下部電導
層側の幅を大きくすることにより、接触抵抗を減らすの
である。請求項８に係る発明では、前記絶縁層を形成す
る工程では、前記犠牲層をパターニングした後、該犠牲
層を不活性ガスのプラズマを用いてスパッター（sputte
r ）エッチングさせることを特徴とする。
【００１３】請求項９に係る発明では、前記接続溝を形
成する工程では、前記絶縁層を食刻して上部接続溝を形
成し、該上部接続溝の下部をアンダーカットして該上部
接続溝よりも幅の大きい下部接続溝を形成することを特
徴とする。請求項１０に係る発明では、前記下部接続溝
は、その両方側面を半導体基板に対し垂直に形成するこ
とを特徴とする。
成する工程では、前記絶縁層を食刻して上部接続溝を形
成し、該上部接続溝の下部をアンダーカットして該上部
接続溝よりも幅の大きい下部接続溝を形成することを特
徴とする。請求項１０に係る発明では、前記下部接続溝
は、その両方側面を半導体基板に対し垂直に形成するこ
とを特徴とする。
【００１４】請求項１１に係る発明では、前記下部接続
溝は、その両方側面を半導体基板に対し所定角傾斜させ
て形成することを特徴とする。請求項１２に係る発明で
は、前記絶縁層は、プラズマ化学気相蒸着法を用いてシ
リコン酸化膜に形成することを特徴とする。請求項１３
に係る発明では、前記絶縁層は、ＳＯＧ及びプラズマ化
学気相蒸着法を用いてシリコン酸化膜に積層することを
特徴とする。
溝は、その両方側面を半導体基板に対し所定角傾斜させ
て形成することを特徴とする。請求項１２に係る発明で
は、前記絶縁層は、プラズマ化学気相蒸着法を用いてシ
リコン酸化膜に形成することを特徴とする。請求項１３
に係る発明では、前記絶縁層は、ＳＯＧ及びプラズマ化
学気相蒸着法を用いてシリコン酸化膜に積層することを
特徴とする。
【００１５】請求項１４に係る発明では、前記犠牲層
は、エッチ選択性を有した絶縁性物質のシリコン窒化膜
であることを特徴とする。請求項１５に係る発明では、
前記犠牲層は、エッチ選択性を有したＴｉＷ、又はＷの
ような導電性物質であることを特徴とする。請求項１６
に係る発明では、前記犠牲層は、湿式食刻法を用いて選
択的食刻することを特徴とする。
は、エッチ選択性を有した絶縁性物質のシリコン窒化膜
であることを特徴とする。請求項１５に係る発明では、
前記犠牲層は、エッチ選択性を有したＴｉＷ、又はＷの
ような導電性物質であることを特徴とする。請求項１６
に係る発明では、前記犠牲層は、湿式食刻法を用いて選
択的食刻することを特徴とする。
【００１６】請求項１７に係る発明では、前記犠牲層
は、等方性乾式食刻法により選択的食刻することを特徴
とする。請求項１８に係る発明では、前記絶縁層は、Ｃ
Ｆ4 、ＣＨＦ4 のガスを用いた二方性乾式食刻法により
食刻することを特徴とする。
は、等方性乾式食刻法により選択的食刻することを特徴
とする。請求項１８に係る発明では、前記絶縁層は、Ｃ
Ｆ4 、ＣＨＦ4 のガスを用いた二方性乾式食刻法により
食刻することを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明に係る半導体素子の配線構造の第１実施形
態においては、図１及び図４〜図７に示すように、半導
体基板１１と、該半導体基板１１上に形成された下部電
導層１２と、該下部電導層１２を包含した半導体基板１
１上に形成され該下部電導層１２の上面が露出されるよ
うに上部接続溝１４及び下部接続溝１６ａを有した絶縁
層１８と、前記上部接続溝１４が充填されるように該絶
縁層１８上に形成され前記下部電導層１２に電気的連結
される上部電導層２０と、から構成されている。
する。本発明に係る半導体素子の配線構造の第１実施形
態においては、図１及び図４〜図７に示すように、半導
体基板１１と、該半導体基板１１上に形成された下部電
導層１２と、該下部電導層１２を包含した半導体基板１
１上に形成され該下部電導層１２の上面が露出されるよ
うに上部接続溝１４及び下部接続溝１６ａを有した絶縁
層１８と、前記上部接続溝１４が充填されるように該絶
縁層１８上に形成され前記下部電導層１２に電気的連結
される上部電導層２０と、から構成されている。
【００１８】ここで、図１に示したように、前記下部電
導層１２の上面が露出されるように前記下部接続溝１６
ａが半導体基板１１に対し垂直方向に形成されているた
め、若し、前記下部電導層１２と上部接続溝１４間に誤
り整列が発生した場合においても、前記下部接続溝１６
ａにより下部電導層１２が露出され、従来のように、下
部電導層１２と上部接続溝１４との接触面積が減少され
ることが該下部接続溝１６ａにより補償される。
導層１２の上面が露出されるように前記下部接続溝１６
ａが半導体基板１１に対し垂直方向に形成されているた
め、若し、前記下部電導層１２と上部接続溝１４間に誤
り整列が発生した場合においても、前記下部接続溝１６
ａにより下部電導層１２が露出され、従来のように、下
部電導層１２と上部接続溝１４との接触面積が減少され
ることが該下部接続溝１６ａにより補償される。
【００１９】そして、このように構成された半導体素子
の配線構造の形成方法は、先ず、図４に示すように、半
導体基板１１上に下部配線層の下部電導層１２及び犠牲
層１３ａを積層して電導層パターンを形成し、該パター
ンの包含された半導体基板１１上に電導層間を絶縁する
ための絶縁層１８を形成する。この場合、該絶縁層１８
は、プラズマ化学気相蒸着法ＣＶＤを用いてシリコン酸
化膜の単一層に形成するか、又は、ＳＯＧのような塗布
性シリコン酸化膜及びプラズマ化学気相蒸着法によるシ
リコン酸化膜を用いて単一層若しくは積層型に形成す
る。且つ、前記犠牲層１３ａは、シリコン酸化膜に形成
するか、又は、前記下部電導層１２のアルミニウムに対
し食刻選択性を有する絶縁性物質のシリコン窒化膜、若
しくは、ＴｉＷ、Ｗのような導電性物質を用いて形成す
る。
の配線構造の形成方法は、先ず、図４に示すように、半
導体基板１１上に下部配線層の下部電導層１２及び犠牲
層１３ａを積層して電導層パターンを形成し、該パター
ンの包含された半導体基板１１上に電導層間を絶縁する
ための絶縁層１８を形成する。この場合、該絶縁層１８
は、プラズマ化学気相蒸着法ＣＶＤを用いてシリコン酸
化膜の単一層に形成するか、又は、ＳＯＧのような塗布
性シリコン酸化膜及びプラズマ化学気相蒸着法によるシ
リコン酸化膜を用いて単一層若しくは積層型に形成す
る。且つ、前記犠牲層１３ａは、シリコン酸化膜に形成
するか、又は、前記下部電導層１２のアルミニウムに対
し食刻選択性を有する絶縁性物質のシリコン窒化膜、若
しくは、ＴｉＷ、Ｗのような導電性物質を用いて形成す
る。
【００２０】次いで、図５に示すように、前記絶縁層１
８上に感光膜１９を形成し、該感光膜１９をマスクとし
て前記犠牲層１３ａ上面の所定部位が露出されるように
前記絶縁層１８を食刻して上部接続溝１４を形成する。
この場合、前記犠牲層１３ａは、絶縁層１８の食刻時に
エッチングストッパー（Etching stopper ）として作用
し、該絶縁層１８を食刻する方法としては、ＣＦ4 及び
ＣＨＦ4 のようなガスを用いた二方性乾式食刻法が用い
られる。
８上に感光膜１９を形成し、該感光膜１９をマスクとし
て前記犠牲層１３ａ上面の所定部位が露出されるように
前記絶縁層１８を食刻して上部接続溝１４を形成する。
この場合、前記犠牲層１３ａは、絶縁層１８の食刻時に
エッチングストッパー（Etching stopper ）として作用
し、該絶縁層１８を食刻する方法としては、ＣＦ4 及び
ＣＨＦ4 のようなガスを用いた二方性乾式食刻法が用い
られる。
【００２１】次いで、図６に示すように、前記犠牲層１
３ａを選択的に食刻して下部接続溝１６ａを形成する。
該犠牲層１３ａの除去方法は、Ｈ3 ＰＯ4 の溶液を用い
た湿式食刻法又はＳＦ6 のガスを用いた等方性乾式食刻
法が用いられ、前記下部接続溝１６ａの幅は上部接続溝
１４の幅よりも大きく形成する。次いで、図７に示すよ
うに、前記感光膜１９を除去し、全ての構造物上に化学
気相蒸着法ＣＶＤを用いて上部電導線をなす上部電導層
２０を形成した後、パターニングを施して、本発明の工
程を終了する。この時、前記化学気相蒸着法ＣＶＤを用
いると、熱分解により導電性物質が蒸着して前記下部接
続溝１６ａに導電性物質が充分に充填される。
３ａを選択的に食刻して下部接続溝１６ａを形成する。
該犠牲層１３ａの除去方法は、Ｈ3 ＰＯ4 の溶液を用い
た湿式食刻法又はＳＦ6 のガスを用いた等方性乾式食刻
法が用いられ、前記下部接続溝１６ａの幅は上部接続溝
１４の幅よりも大きく形成する。次いで、図７に示すよ
うに、前記感光膜１９を除去し、全ての構造物上に化学
気相蒸着法ＣＶＤを用いて上部電導線をなす上部電導層
２０を形成した後、パターニングを施して、本発明の工
程を終了する。この時、前記化学気相蒸着法ＣＶＤを用
いると、熱分解により導電性物質が蒸着して前記下部接
続溝１６ａに導電性物質が充分に充填される。
【００２２】図３は、本発明に係る半導体素子の配線構
造における接続溝の形成状態を立体的に示した斜視図で
あって、点線で示した部分は上部接続溝１４を示し、斜
線で示した部分は下部接続溝１６ａの突出形成された下
部電導層１２の上面を示す。図示されたように、下部電
導層１２と下部接続溝１６ａとの接触面積を極大化させ
るために、下部電導層１２の幅方向部位１２ａが露出さ
れるように形成されている。
造における接続溝の形成状態を立体的に示した斜視図で
あって、点線で示した部分は上部接続溝１４を示し、斜
線で示した部分は下部接続溝１６ａの突出形成された下
部電導層１２の上面を示す。図示されたように、下部電
導層１２と下部接続溝１６ａとの接触面積を極大化させ
るために、下部電導層１２の幅方向部位１２ａが露出さ
れるように形成されている。
【００２３】一方、本発明に係る半導体素子の配線構造
の第２実施形態においては、図２及び図８〜図１３に示
すように、半導体基板１１と、該半導体基板１１上に形
成された下部電導層１２と、該下部電導層１２を包含し
た半導体基板１１上に形成され該下部電導層１２の上面
が露出されるように上部接続溝１４と傾斜された下部接
続溝１６ｂとを有した絶縁層１８と、前記上部接続溝１
４が充填されるように該絶縁層１８上に形成され前記下
部電導層１２に電気的連結される上部電導層２０と、か
ら構成されている。
の第２実施形態においては、図２及び図８〜図１３に示
すように、半導体基板１１と、該半導体基板１１上に形
成された下部電導層１２と、該下部電導層１２を包含し
た半導体基板１１上に形成され該下部電導層１２の上面
が露出されるように上部接続溝１４と傾斜された下部接
続溝１６ｂとを有した絶縁層１８と、前記上部接続溝１
４が充填されるように該絶縁層１８上に形成され前記下
部電導層１２に電気的連結される上部電導層２０と、か
ら構成されている。
【００２４】このように構成された本発明の第２実施形
態の半導体素子の配線構造の形成方法を説明すると、先
ず、図８に示すように、半導体基板１１上に下部配線層
の下部電導層１２及び犠牲層１３ａが積層された構造の
パターンを形成する。次いで、図９に示すように、アル
ゴン（Ａｒ）のような不活性ガス２１のプラズマを用い
て前記犠牲層１３ｂの縁部をスパッター（sputter ）食
刻して、傾斜面を有した犠牲層１３ｂを形成する。この
場合、このように食刻工程を施すと、以後形成される下
部接続溝１６ｂ上の導電性物質の被覆性が改善され、化
学気相蒸着法ＣＶＤ及びスパッタリングのような物理的
蒸着法の適用が可能になる。
態の半導体素子の配線構造の形成方法を説明すると、先
ず、図８に示すように、半導体基板１１上に下部配線層
の下部電導層１２及び犠牲層１３ａが積層された構造の
パターンを形成する。次いで、図９に示すように、アル
ゴン（Ａｒ）のような不活性ガス２１のプラズマを用い
て前記犠牲層１３ｂの縁部をスパッター（sputter ）食
刻して、傾斜面を有した犠牲層１３ｂを形成する。この
場合、このように食刻工程を施すと、以後形成される下
部接続溝１６ｂ上の導電性物質の被覆性が改善され、化
学気相蒸着法ＣＶＤ及びスパッタリングのような物理的
蒸着法の適用が可能になる。
【００２５】次いで、図１０に示すように、それら下部
電導層１２及び犠牲層１３ｂの包含された半導体基板１
１上に電導層間を絶縁するための絶縁層１８を形成し、
図１１に示すように、該絶縁層１８上に感光膜１９を形
成した後、該感光膜１９を用いて前記絶縁層１８を食刻
し上部接続溝１４を形成する。次いで、図１２に示すよ
うに、前記犠牲層１３ｂを選択的に食刻して下部接続溝
１６ｂを形成し、図１３に示すように、前記感光膜１９
を除去した後、化学気相蒸着法ＣＶＤにより前記下部接
続溝１６ｂの包含された絶縁層１８上に上部電導線の上
部電導層２０を形成し、パターニングして、本工程を終
了する。
電導層１２及び犠牲層１３ｂの包含された半導体基板１
１上に電導層間を絶縁するための絶縁層１８を形成し、
図１１に示すように、該絶縁層１８上に感光膜１９を形
成した後、該感光膜１９を用いて前記絶縁層１８を食刻
し上部接続溝１４を形成する。次いで、図１２に示すよ
うに、前記犠牲層１３ｂを選択的に食刻して下部接続溝
１６ｂを形成し、図１３に示すように、前記感光膜１９
を除去した後、化学気相蒸着法ＣＶＤにより前記下部接
続溝１６ｂの包含された絶縁層１８上に上部電導線の上
部電導層２０を形成し、パターニングして、本工程を終
了する。
【００２６】そして、本発明の第１実施形態及び第２実
施形態において、下部及び上部電導層の物質は通常のア
ルミニウム又はアルミニウム合金、若しくは銅、金のよ
うな導電性の優秀な金属又はその金属合金を適用するこ
とができる。
施形態において、下部及び上部電導層の物質は通常のア
ルミニウム又はアルミニウム合金、若しくは銅、金のよ
うな導電性の優秀な金属又はその金属合金を適用するこ
とができる。
【００２７】
【発明の効果】以上説明したように本発明に係る半導体
素子の配線構造及びその形成方法にによれば、上下両方
の電導層間の接続溝の下部電導層側の幅が大きくなるよ
うにして、望ましくは、下部接続溝をアンダーカット状
に形成して、上下両方の電導層の接触面積を極大化して
いるため、マスクの誤り整列により電導層と接続溝との
誤り整列が発生しても、自己整合的に接触面積を確保で
き、半導体素子の接触抵抗が減少して高信頼性の半導体
素子を提供し得るという効果が得られる。
素子の配線構造及びその形成方法にによれば、上下両方
の電導層間の接続溝の下部電導層側の幅が大きくなるよ
うにして、望ましくは、下部接続溝をアンダーカット状
に形成して、上下両方の電導層の接触面積を極大化して
いるため、マスクの誤り整列により電導層と接続溝との
誤り整列が発生しても、自己整合的に接触面積を確保で
き、半導体素子の接触抵抗が減少して高信頼性の半導体
素子を提供し得るという効果が得られる。
【００２８】そして特に、本発明に係る半導体素子の配
線構造形成方法によれば、犠牲層を用い、その形成を工
夫するなどして、目的とする配線構造を実現することが
できる。
線構造形成方法によれば、犠牲層を用い、その形成を工
夫するなどして、目的とする配線構造を実現することが
できる。
【図１】本発明に係る半導体素子配線構造の第１実施形
態、及び、マスクの誤り整列の発生された状態を示した
縦断面図である。
態、及び、マスクの誤り整列の発生された状態を示した
縦断面図である。
【図２】本発明の第２実施形態、及び、マスクの誤り整
列の発生された状態を示した縦断面図である。
列の発生された状態を示した縦断面図である。
【図３】本発明に係る半導体素子の配線構造を立体的に
示した斜視図である。
示した斜視図である。
【図４】本発明に係る半導体素子配線構造形成方法の第
１実施形態の第１工程を示した工程図である。
１実施形態の第１工程を示した工程図である。
【図５】同上第１実施形態の第２工程を示した工程図で
ある。
ある。
【図６】同上第１実施形態の第３工程を示した工程図で
ある。
ある。
【図７】同上第１実施形態の第４工程を示した工程図で
ある。
ある。
【図８】本発明に係る半導体素子配線構造形成方法の第
２実施形態の第１工程を示した工程図である。
２実施形態の第１工程を示した工程図である。
【図９】同上第２実施形態の第２工程を示した工程図で
ある。
ある。
【図１０】同上第２実施形態の第３工程を示した工程図
である。
である。
【図１１】同上第２実施形態の第４工程を示した工程図
である。
である。
【図１２】同上第２実施形態の第５工程を示した工程図
である。
である。
【図１３】同上第２実施形態の第６工程を示した工程図
である。
である。
【図１４】従来の半導体素子の配線構造を示した縦断面
図である。
図である。
１１：半導体基板 １２：下部電導層 １３ａ、１３ｂ：犠牲層 １４：上部接続溝 １６ａ、１６ｂ：下部接続溝 １８：絶縁層 １９：感光膜 ２０：上部電導層
Claims (18)
- 【請求項１】半導体基板（１１）と、 該半導体基板（１１）上に形成された下部電導層（１
２）と、 該下部電導層（１２）を包含した半導体基板（１１）上
に形成され、該下部電導層（１２）の上面が露出される
ように接続溝を有し、かつ該接続溝の該下部電導層（１
２）側の幅を大きくした絶縁層（１８）と、 該絶縁層（１８）上に前記接続溝が充填されるように形
成され、前記下部電導層（１２）に電気的連結された上
部電導層（２０）と、から構成されることを特徴とする
半導体素子の配線構造。 - 【請求項２】前記接続溝は、上部接続溝（１４）と、該
上部接続溝（１４）の下部に該上部接続溝（１４）より
も大きくアンダーカットして形成された下部接続溝（１
６ａ）と、からなる請求項１記載の半導体素子の配線構
造。 - 【請求項３】前記下部接続溝（１６ａ）は、該下部接続
溝（１６ａ）の両方側面が前記半導体基板（１１）に対
し垂直に形成される請求項２記載の半導体素子の配線構
造。 - 【請求項４】前記下部接続溝（１６ａ）は、該下部接続
溝（１６ａ）の両方側面が前記半導体基板（１１）に対
し傾斜して形成される請求項２記載の半導体素子の配線
構造。 - 【請求項５】前記絶縁層（１８）は、プラズマ化学気相
蒸着法により形成されたシリコン酸化膜である請求項１
〜請求項４のいずれか１つに記載の半導体素子の配線構
造。 - 【請求項６】前記絶縁層（１８）は、スピンオングラス
及びプラズマ化学気相蒸着法により形成されたシリコン
酸化膜の積層構造である請求項１〜請求項４のいずれか
１つに記載の半導体素子の配線構造。 - 【請求項７】半導体基板（１１）上に下部電導層（１
２）及び犠牲層（１３ａ）を順次形成する工程と、 該犠牲層（１３ａ）をパターニングした後、該犠牲層
（１３ａ）の包含された前記半導体基板（１１）上に絶
縁層（１８）を形成する工程と、 前記犠牲層（１３ａ）上面の一部が露出されるように該
絶縁層（１８）の所定領域を食刻して接続溝を形成する
工程と、 前記下部電導層（１２）が露出されるように前記犠牲層
（１３ａ）を食刻する工程と、 前記接続溝が充填されるように前記絶縁層（１８）上に
上部電導層（２０）を形成する工程と、 該上部電導層（２０）をパターニングする工程と、を順
次行う半導体素子の配線構造形成方法。 - 【請求項８】前記絶縁層（１８）を形成する工程では、
前記犠牲層（１３ａ）をパターニングした後、該犠牲層
（１３ａ）を不活性ガスのプラズマを用いてスパッター
エッチングさせる請求項７記載の半導体素子の配線構造
形成方法。 - 【請求項９】前記接続溝を形成する工程では、前記絶縁
層（１８）を食刻して上部接続溝（１４）を形成し、該
上部接続溝（１４）の下部をアンダーカットして該上部
接続溝（１４）よりも幅の大きい下部接続溝（１６ａ）
を形成する請求項７記載の半導体素子の配線構造形成方
法。 - 【請求項１０】前記下部接続溝（１６ａ）は、その両方
側面を半導体基板（１１）に対し垂直に形成する請求項
９記載の半導体素子の配線構造形成方法。 - 【請求項１１】前記下部接続溝（１６ａ）は、その両方
側面を半導体基板（１１）に対し所定角傾斜させて形成
する請求項９記載の半導体素子の配線構造形成方法。 - 【請求項１２】前記絶縁層（１８）は、プラズマ化学気
相蒸着法を用いてシリコン酸化膜に形成する請求項７記
載の半導体素子の配線構造形成方法。 - 【請求項１３】前記絶縁層（１８）は、スピンオングラ
ス及びプラズマ化学気相蒸着法を用いてシリコン酸化膜
に積層する請求項７記載の半導体素子の配線構造形成方
法。 - 【請求項１４】前記犠牲層（１３ａ）は、エッチ選択性
を有した絶縁性物質のシリコン窒化膜である請求項７記
載の半導体素子の配線構造形成方法。 - 【請求項１５】前記犠牲層（１３ａ）は、エッチ選択性
を有したＴｉＷ、又はＷのような導電性物質である請求
項７記載の半導体素子の配線構造形成方法。 - 【請求項１６】前記犠牲層（１３ａ）は、湿式食刻法を
用いて選択的食刻する請求項７記載の半導体素子の配線
構造形成方法。 - 【請求項１７】前記犠牲層（１３ａ）は、等方性乾式食
刻法により選択的食刻する請求項７記載の半導体素子の
配線構造形成方法。 - 【請求項１８】前記絶縁層（１８）は、ＣＦ4 、ＣＨＦ
4 のガスを用いた二方性乾式食刻法により食刻する請求
項７記載の半導体素子の配線構造形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR67324/1995 | 1995-12-29 | ||
| KR1019950067324A KR100214467B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의 배선구조 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191051A true JPH09191051A (ja) | 1997-07-22 |
| JP2787571B2 JP2787571B2 (ja) | 1998-08-20 |
Family
ID=19447652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8349652A Expired - Fee Related JP2787571B2 (ja) | 1995-12-29 | 1996-12-27 | 半導体素子の配線構造及びその形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5874357A (ja) |
| JP (1) | JP2787571B2 (ja) |
| KR (1) | KR100214467B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| JP2011035343A (ja) * | 2009-08-06 | 2011-02-17 | Toshiba Corp | 半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046100A (en) * | 1996-12-12 | 2000-04-04 | Applied Materials, Inc. | Method of fabricating a fabricating plug and near-zero overlap interconnect line |
| US6566759B1 (en) * | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| US6195873B1 (en) * | 1999-09-08 | 2001-03-06 | Advanced Micro Devices, Inc. | Method for decreasing contact resistance |
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| KR100366635B1 (ko) * | 2000-11-01 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| DE10257681B4 (de) | 2002-12-10 | 2008-11-13 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung, die eine Metallnitridschicht enthält, und integrierte Schaltungsanordnung |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| DE102006035645B4 (de) * | 2006-07-31 | 2012-03-08 | Advanced Micro Devices, Inc. | Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis |
| KR102070097B1 (ko) * | 2013-08-13 | 2020-01-29 | 삼성전자주식회사 | 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치 |
| CN116018025A (zh) * | 2021-10-20 | 2023-04-25 | 北京京东方技术开发有限公司 | 显示基板及显示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308552A (ja) * | 1989-05-09 | 1990-12-21 | Motorola Inc | 半導体集積回路用コンタクト構造及びその形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US521792A (en) * | 1894-06-26 | Machine for making tubular casings | ||
| JPS58137231A (ja) * | 1982-02-09 | 1983-08-15 | Nec Corp | 集積回路装置 |
| US4541169A (en) * | 1984-10-29 | 1985-09-17 | International Business Machines Corporation | Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip |
| IT1190294B (it) * | 1986-02-13 | 1988-02-16 | Selenia Ind Elettroniche | Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile |
| JPH0226020A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP3128811B2 (ja) * | 1990-08-07 | 2001-01-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| KR920015542A (ko) * | 1991-01-14 | 1992-08-27 | 김광호 | 반도체장치의 다층배선형성법 |
-
1995
- 1995-12-29 KR KR1019950067324A patent/KR100214467B1/ko not_active IP Right Cessation
-
1996
- 1996-12-19 US US08/770,158 patent/US5874357A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8349652A patent/JP2787571B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-15 US US09/079,264 patent/US6064119A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308552A (ja) * | 1989-05-09 | 1990-12-21 | Motorola Inc | 半導体集積回路用コンタクト構造及びその形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| US7795135B2 (en) | 2004-06-18 | 2010-09-14 | Infineon Technologies Ag | Method for producing a layer arrangement |
| JP2011035343A (ja) * | 2009-08-06 | 2011-02-17 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| JP2787571B2 (ja) | 1998-08-20 |
| KR100214467B1 (ko) | 1999-08-02 |
| KR970052489A (ko) | 1997-07-29 |
| US5874357A (en) | 1999-02-23 |
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