KR920015542A - 반도체장치의 다층배선형성법 - Google Patents

반도체장치의 다층배선형성법 Download PDF

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Abstract

내용 없음

Description

반도체장치의 다층배선형성법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4A도 내지 제4D도는 본 발명에 의한 반도체장치의 다층배선형성법을 도시한 단면도.

Claims (23)

  1. 제1층전극 상에 비아홀을 형성한 후 제2층 전극을 형성하는 다층배선공정에 있어서, 상기 제2층전극은 제1전극이 형성된 반도체기판 전면에 제1유전체층을 도포하는 공정, 상기 제1유전체층 상에 절연물질을 도포하여 요입부를 배몰하는 공정, 상기 제1유전체층 및 절연물질 상에 제2유전체층을 적층하는 공정, 제1층전극 위에 도포되어 있는 상기 제2유전체층 상에 사진식각 공정을 행하여 비아홀을 형성하는 공정, 상기 비아홀이 형성된 반도체기판 전면에 절연막을 형성하는 공정, 상기 절연막을 이방성 식각하여 비아홀의 측벽에 스페이서를 남기는 공정, 상기 스페이서에 의해 그 측벽이 둘러 싸여진 상기 비아홀 내부 및 제2유전체층 전면에 도전물질을 증착하는 공정, 및 상기 도전물질을 원하는 배선모양으로 패터닝하는 공정으로 이루저지는 것을 특징으로 하는 반도체장치의 다층배선형성방법.
  2. 제1항에 있어서, 상기 제1층전극의 두께는 0.5∼0.9㎛인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  3. 제1항에 있어서, 상기 제1유전체층은 SiO2, TEOS및PSG중 어느 하나인 것을 특징으로 하는 반도체장치의 다층배선형성법
  4. 제3항에 있어서, 상기 제1유전체층은 플라즈마 가속 화학기상증착(PECVD)에 의해 형성되는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  5. 제3항에 있어서, 상기 제1유전체층은 0.2∼0.6㎛두께로 증착되는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  6. 제1항에 있어서, 상기 절연물질은 SOG막인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  7. 제6항에 있어서, 상기 절연물질은 적어도 1회이상의 도포공정에 의해 도포되는 것을 특징으로 하는 반도체 장치의 다층배선형성법.
  8. 제6항에 있어서, 상기 절연물질은 0.05∼0.4㎛두께로 도포되는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  9. 제6항에 있어서, 상기 절연물질은 도포된 후 에치백공정을 거쳐 상기 요입부를 매몰하므로 상기 제2유전체층이 자기평탄화되도록 하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  10. 제9항에 있어서, 상기 에치백공정은 상기 제1유전체층의 표면이 드러날 때까지 행하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  11. 제9항에 있어서, 상기 에치백공정은 상기 제1유전체층 상에 절연물질이 남도록 행하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  12. 제6항에 있어서, 상기 절연물질은 에치백공정 없이 그대로 증착하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  13. 제6항에 있어서, 상기 절연물질은 도포/경화 공정을 반복하여 실시하므로 상기 제2유전체층이 자기 평탄화 되도록 하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  14. 제1항에 있어서, 상기 제2유전체층은 제1유전체층과 같은 물질인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  15. 제14항에 있어서, 상기 제2유전체층은 0.2∼0.6㎛두께로 증착되는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  16. 제1항에 있어서, 비아홀 형성을 위한 상기 식각공정은 등방성식각 후에 이방성식각을 행하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  17. 제16항에 있어서, 상기 등방성식각은 비아홀과 접하게 되는 상기 제2유전체층의 모서리부분이 0.1∼0.5㎛정도 식각될때까지 행하는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  18. 제1항에 있어서, 상기 비아홀은 그 크기가 서브마이크론톤 급인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  19. 제18항에 있어서, 상기 비아홀의 크기는 0.6∼1.5㎛인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  20. 제1항에 있어서, 상기 절연막은 제1유전체층 및 제2유전체층과 같은 물질인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  21. 제20항에 있어서, 상기 절연막은 0.05∼0.15㎛두께로 증착되는 것을 특징으로 하는 반도체장치의 다층배선형성법.
  22. 제1항에 있어서, 상기 제1층전극 및 제2층전극을 형성하기 위한 도전물질은 저저항성 도전물질인 것을 특징으로 하는 반도체장치의 다층배선형성법.
  23. 제1항에 있어서, 상기 제1층전극 및 제2층전극을 형성하기 위한 도전물질은 고융점금속인 것을 특징으로 하는 반도체장치의 다층배선형성법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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