FR2671664A1 - Procede de formation d'interconnexions multiniveaux dans un dispositif a semiconducteurs. - Google Patents
Procede de formation d'interconnexions multiniveaux dans un dispositif a semiconducteurs. Download PDFInfo
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Abstract
On décrit un processus d'interconnexion multiniveaux pour former un trou d'interconnexion sur une première électrode en couche (20) et ensuite une seconde électrode en couche (28): successivement, formation d'une première couche diélectrique (22), d'une couche isolante (100), d'une seconde couche diélectrique (26), d'un trou d'interconnexion par photolithographie, d'une couche d'isolation (200), gravure anisotrope de celle-ci en faisant en sorte qu'un séparateur (200a) demeure sur la paroi latérale du trou d'interconnexion; dépôt de matériau conducteur dans ce trou. Ainsi, les différents problèmes dus à des excès ou insuffisance de gravure SOG peuvent être résolus et la pente du trou d'interconnexion est réduite, en améliorant le recouvrement de l'interconnexion.
Description
PROCEDE DE FORMATION D'INTERCONNEXIONS MULTINIVEAUX
DANS UN DISPOSITIF A SEMICONDUCTEURS
La présente invention se rapporte à un procédé de fabrication d'un dispositif à semiconducteurs et particulièrement à un procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs dans lequel après qu'un séparateur fait d'un matériau isolant soit formé sur la paroi latérale d'un trou d'interconnexion, une seconde électrode en couche est ensuite formée.
DANS UN DISPOSITIF A SEMICONDUCTEURS
La présente invention se rapporte à un procédé de fabrication d'un dispositif à semiconducteurs et particulièrement à un procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs dans lequel après qu'un séparateur fait d'un matériau isolant soit formé sur la paroi latérale d'un trou d'interconnexion, une seconde électrode en couche est ensuite formée.
Avec la miniaturisation des LSI (circuits intégrés à grande échelle d'intégration), plusieurs problèmes de limitation physique apparaissent en ce qui concerne les contacts. Parmi ceux-ci se trouvent : des ruptures de couches conductrices provoquées par l'augmentation du pas géométrique, l'électromigration du matériau conducteur produite par la miniaturisation du dispositif et la résistance élevée des couches conductrices, et la migration sous contrainte.
La technique d'interconnexion multiniveaux a été suggérée pour résoudre les problèmes dus à la miniaturisation de la couche conductrice afin de fabriquer des dispositifs à semiconducteurs hautement fiables et hautement intégrés. Cette technique comprend les étapes de formation d'une couche d'isolation intercouche par la formation d'un matériau isolant sur un substrat semiconducteur sur lequel une première électrode en couche a été formée; la formation d'un trou d'interconnexion en retirant partiellement la couche d'isolation intercouche formée sur la première électrode en couche; et formation d'une seconde électrode en couche par remplissage du trou d'interconnexion avec un matériau conducteur.
D'une manière générale, dans la technique d'interconnexion multiniveaux, la seconde électrode en couche est formée sur la couche d'isolation intercouche qui reproduit la surface irrégulière formée par la première électrode en couche, de sorte que la surface développée devient plus grande que dans la première électrode en couche. Ainsi, puisque plusieurs problèmes sont produits par la surface développée, le problème de la surface irrégulière est résolu en effectuant le processus d'aplanissement d'abord sur la couche d'isolation intercouche, et en formant ensuite la seconde électrode en couche.
Les figures 1A et 1B illustrent le procédé classique pour aplanir une couche d'isolation intercouche et le procédé classique pour former une seconde électrode en couche par remplissage du trou d'interconnexion.
Les dessins annexés prennent comme exemple un dispositif à semiconducteurs dans lequel deux transistors ayant une région de drain 16 en commun sont formés sur un substrat semiconducteur 10 défini comme une région active et un matériau conducteur est ensuite déposé sur la région de source 14 et la régionxde drain 16 du transistor pour former une première électrode en couche. A ce moment, le processus d'interconnexion multiniveaux est exécuté pour connecter de manière électrique la région de source 14 de chaque transistor, les premières électrodes en couche 20 formées sur la région de source 14 de chaque transistor et la seconde électrode en couche formée sur la couche d'isolation intercouche.
Avant tout, une première couche diélectrique 22 est formée sur le substrat semiconducteur 10 sur lequel les premières électrodes en couche 20 ont été formées. Puis, un matériau isolant comme une couche de SOG (verre déposé par centrifugation) 24 est formé de manière épaisse sur la surface totale de la première couche diélectrique, il est étuvé par un processus thermique à une température d'environ 1500 C à 4500 C et il est ensuite gravé en retrait par gravure anisotrope, en remplissant par ce moyen une partie rentrante formée par la première électrode en couche.A ce moment, le processus de gravure est exécuté jusqu'à ce que la surface de la première couche diélectrique soit mise à nu (voir la figure 1A). Une seconde couche diélectrique est formée à la suite sur la totalité de la surface du substrat semiconducteur sur laquelle la partie rentrante a été remplie par la couche de
SOG, en terminant par ce moyen la couche d'isolation intercouche. A ce moment, la couche d'isolation intercouche est constituée par la première couche diélectrique, la couche de SOG et la seconde couche diélectrique, et elle est aplanie par la seconde couche diélectrique formée sur la première couche diélectrique sur laquelle la partie rentrante est remplie par la couche de SOG.Le trou d'interconnexion est alors formé en retirant partiellement la couche d'isolation intercouche lamifiée sur la première électrode en couche par un processus de photolithographie et une couche conductrice est formée par le remplissage du trou d'interconnexion, le dépôt de matériau conducteur sur toute la surface du substrat semiconducteur, et le dessin du matériau conducteur déposé, en terminant par ce moyen la seconde électrode en couche 28.
SOG, en terminant par ce moyen la couche d'isolation intercouche. A ce moment, la couche d'isolation intercouche est constituée par la première couche diélectrique, la couche de SOG et la seconde couche diélectrique, et elle est aplanie par la seconde couche diélectrique formée sur la première couche diélectrique sur laquelle la partie rentrante est remplie par la couche de SOG.Le trou d'interconnexion est alors formé en retirant partiellement la couche d'isolation intercouche lamifiée sur la première électrode en couche par un processus de photolithographie et une couche conductrice est formée par le remplissage du trou d'interconnexion, le dépôt de matériau conducteur sur toute la surface du substrat semiconducteur, et le dessin du matériau conducteur déposé, en terminant par ce moyen la seconde électrode en couche 28.
Dans le procédé pour former l'interconnexion multiniveaux afin de former la seconde électrode en couche après l'aplanissement du film d'isolation intercouche, la seconde électrode en couche est formée sur la couche d'isolation intercouche aplanie par un premier aplanissement de la couche d'isolation intercouche par remplissage des parties rentrantes avec la couche de SOG et en annulant ainsi l'effet topographique du à la première électrode en couche; en surmontant par ce moyen la faible fiabilité de l'interconnexion multiniveaux résultant de la surface irrégulière. Cependant, puisque le ratio de gravure de la couche de SOG par rapport à la couche diélectrique est inégal dans le processus d'aplanissement, plusieurs problèmes sont engendrés.
En se reportant aux figures 2 et 3, ces problèmes vont être décrits.
La figure 2 montre que la couche de SOG est gravée trop loin en raison des ratios de gravure différents entre la première couche diélectrique et la couche de SOG, lorsque la couche de SOG déposée de manière épaisse sur la première couche diélectrique 22 est gravée de façon anisotrope. D'une façon générale, la couche-de SOG est déposée de manière épaisse sur toute la surface de la première couche diélectrique et elle est ensuite étuvée par un processus thermique à une température d'environ 1500 C à 4500 C, qui sert à faciliter le processus ultérieur en retirant l'eau contenue dans la couche de SOG au moyen du processus d'étuvage. A ce moment, le contenu de carbone de la couche de SOG est modifié en fonction de la température du processus d'étuvage, et le ratio de gravure est modifié en fonction du contenu de carbone de la couche de SOG.
D'une façon générale, lorsque la température est élevée, le contenu de carbone de la couche de SOG est petit, et lorsque le contenu de carbone est petit, la vitesse de gravure devient plus rapide que celle de la première couche diélectrique.
Pour faire en sorte que les vitesses de gravure de la couche de SOG et de la première couche diélectrique soient égales, le processus d'étuvage devrait être exécuté en commandant de façon appropriée la température de traitement thermique. Mais, puisque les conditions à commander sont très difficiles, comme cela est montré à la figure 2, les parties rentrantes ne sont pas remplies par la couche de
SOG 24a qui a été gravée trop loin et elles peuvent subsister. Si la couche d'isolation intercouche est complétée par la formation de la seconde couche diélectrique alors que les parties rentrantes ne sont pas remplies par la couche de SOG gravée trop loin, l'effet d'aplanissement souhaitable de la couche d'isolation intercouche par la couche de SOG ne peut pas être obtenue, de sorte que des problèmes sont engendrés comme l'ouverture électrique de la couche conductrice due à des vides de la couche conductrice de la seconde électrode en couche lorsque le matériau conducteur est déposé pour former la seconde électrode en couche sur la couche d'isolation intercouche.
SOG 24a qui a été gravée trop loin et elles peuvent subsister. Si la couche d'isolation intercouche est complétée par la formation de la seconde couche diélectrique alors que les parties rentrantes ne sont pas remplies par la couche de SOG gravée trop loin, l'effet d'aplanissement souhaitable de la couche d'isolation intercouche par la couche de SOG ne peut pas être obtenue, de sorte que des problèmes sont engendrés comme l'ouverture électrique de la couche conductrice due à des vides de la couche conductrice de la seconde électrode en couche lorsque le matériau conducteur est déposé pour former la seconde électrode en couche sur la couche d'isolation intercouche.
La figure 3 montre qu'une mince couche de SOG 24b est laissée sur la première électrode en couche là où le trou d'interconnexion sera formé, lorsque la couche de SOG est insuffisamment gravée. Dans le procédé classique, pour aplanir la couche d'isolation intercouche par remplissage des parties rentrantes, le matériau de remplissage des parties rentrantes est déposé de manière épaisse sur toute la surface de la première couche diélectrique, et il est ensuite gravé en retrait jusqu'à ce que la surface supérieure de la première couche diélectrique soit mise à nu. Ceci sert à éviter que la formation de la seconde électrode en couche hautement fiable ne soit perturbée en raison des différents problèmes résultant de la non gravure et des matériaux restant sur la première couche diélectrique.La couche de SOG utilisée comme matériau de remplissage des parties rentrantes dans le dispositif montré à la figure 2 a la propriété d'absorber fortement l'eau. Par conséquent, en étant exposée à l'air, la couche de SOG absorbe l'eau contenue dans l'air. Comme la couche de SOG a la propriété d'augmenter en volume en absorbant de l'eau, de même elle diminue de volume dans les conditions contraires. Comme cela est montré plus en détail à la figure 3, lorsque la couche de SOG est exposée à l'air sur la paroi latérale du trou d'interconnexion, son volume s'expanse par l'absorption de l'eau contenue dans l'air, de sorte que l'adhérence entre la première couche diélectrique et la seconde couche diélectrique est réduite et cela peut détruire la structure lamifiée.Lorsque la seconde électrode en couche est formée par dépôt du matériau conducteur sur le trou d'interconnexion où la couche de SOG a été mise à nu, l'eau contenue dans la couche de SOGSO@ est déplacée vers le matériau conducteur constitué par la seconde électrode en couche, en corrodant par ce moyen la couche conductrice et en détériorant la fiabilité du dispositif à semiconducteurs.
C'est un objectif de la présente invention que de créer un procédé pour la formation d'une interconnexion multiniveaux dans un dispositif à semiconducteurs dans lequel est formé un séparateur fait d'un matériau isolant sur la paroi latérale du trou d'interconnexion et est formée ensuite la seconde électrode en couche, pour réaliser une interconnexion multiniveaux hautement fiable en résolvant les différents problèmes engendrés dans le procédé classique de formation d'une interconnexion multiniveaux.
Pour atteindre l'objectif ci-dessus de la présente invention, un procédé d'interconnexion multiniveaux pour la formation du trou d'interconnexion sur la première électrode en couche d'abord et la formation ensuite de la seconde électrode en couche comprend
la formation d'une première couche diélectrique sur toute la surface du substrat semiconducteur sur lequel la première électrode en couche a été formée;
le remplissage des parties rentrantes en formant un matériau isolant sur la première couche diélectrique;
la stratification de la seconde couche diélectrique sur la première couche diélectrique et le matériau isolant;
la formation d'un trou d'interconnexion en exécutant un processus de pholithographie sur la seconde couche diélectrique formée sur la première électrode en couche;;
la formation d'une couche isolante sur toute la surface du substrat semiconducteur où le trou de connexion a été formé;
la gravure de manière anisotrope de la couche d'isolation en faisant en sorte que le séparateur demeure sur la paroi latérale du trou d'interconnexion;
le dépôt de matériau conducteur sur l'intérieur du trou d'interconnexion dont la paroi latérale est entourée par le séparateur et sur toute la surface de la seconde couche diélectrique; et
le dessin du matériau conducteur à la forme de couche conductrice souhaitée.
la formation d'une première couche diélectrique sur toute la surface du substrat semiconducteur sur lequel la première électrode en couche a été formée;
le remplissage des parties rentrantes en formant un matériau isolant sur la première couche diélectrique;
la stratification de la seconde couche diélectrique sur la première couche diélectrique et le matériau isolant;
la formation d'un trou d'interconnexion en exécutant un processus de pholithographie sur la seconde couche diélectrique formée sur la première électrode en couche;;
la formation d'une couche isolante sur toute la surface du substrat semiconducteur où le trou de connexion a été formé;
la gravure de manière anisotrope de la couche d'isolation en faisant en sorte que le séparateur demeure sur la paroi latérale du trou d'interconnexion;
le dépôt de matériau conducteur sur l'intérieur du trou d'interconnexion dont la paroi latérale est entourée par le séparateur et sur toute la surface de la seconde couche diélectrique; et
le dessin du matériau conducteur à la forme de couche conductrice souhaitée.
Les caractéristiques et avantages de l'invention ressortiront d'ailleurs de la description qui va suivre à titre d'exemple en référence aux dessins annexés, sur lesquels
les figures 1A et 1B sont des vues en coupe montrant le procédé classique de formation de l t interconnexion multiniveaux d'un dispositif à semiconducteurs;
la figure 2 est une vue en coupe montrant le matériau d'isolation intercouche gravé trop loin dans le procédé classique de formation de l'interconnexion multiniveaux d'un dispositif à semiconducteurs;
la figure 3 est une vue en coupe montrant que le matériau d'isolation intercouche est insuffisamment gravé dans le procédé classique de formation de l'interconnexion multiniveaux d'un dispositif à semiconducteurs; et
les figures 4A à 4D sont des vues en coupe montrant le procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs, selon la présente invention.
les figures 1A et 1B sont des vues en coupe montrant le procédé classique de formation de l t interconnexion multiniveaux d'un dispositif à semiconducteurs;
la figure 2 est une vue en coupe montrant le matériau d'isolation intercouche gravé trop loin dans le procédé classique de formation de l'interconnexion multiniveaux d'un dispositif à semiconducteurs;
la figure 3 est une vue en coupe montrant que le matériau d'isolation intercouche est insuffisamment gravé dans le procédé classique de formation de l'interconnexion multiniveaux d'un dispositif à semiconducteurs; et
les figures 4A à 4D sont des vues en coupe montrant le procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs, selon la présente invention.
Dans la suite, la présente invention va être décrite en plus grand détail en se référant aux figures 4A à 4D dans lesquelles est montré le procédé de formation de l'interconnexion multiniveaux du dispositif à semiconducteurs selon la présente invention.
Le procédé de formation de l'interconnexion multiniveaux utilise le substrat semiconducteur dont le dessin est le même que celui utilisé pour expliquer le procédé classique de formation d'interconnexion multiniveaux, dans lequel deux transistors ayant une région de drain commune 16 sont formés sur une région active, et une première électrode en couche 20 est formée sur la région de source 14 et la région de drain 16 de chaque transistor.
Avant tout, la figure 4A montre l'étape de formation de la couche d'isolation intercouche aplanie en lamifiant la première couche diélectrique 22, le matériau d'isolation 100 et la seconde couche diélectrique 26 sur toute la surface du substrat semiconducteur sur lequel les premières électrodes en couche 20 ont été formées. D'une façon détaillée, la première couche diélectrique 22, constituée d'un matériau comme le SiO2, ou le TEOS (tétra-éthylorthosilicate), est déposée jusqu'à une épaisseur d'environ 200 nm à 600 nm par le procédé de dépôt chimique en phase vapeur renforcé par plasma (PECVD) sur toute la surface du substrat semiconducteur sur lequel les premières électrodes en couche 20 ont été formées.Le matériau isolant tel qu'une couche de SOG est déposé jusqu'à une épaisseur d'environ 50 nm à 400 nm sur toute la surface de la première couche diélectrique 22, et l'eau contenue à l'intérieur de la couche de SOG est ensuite évaporée en même temps que le contenu de carbone est imposé au moyen du processus d'étuvage.
A ce moment, le matériau isolant, c'est-à-dire, la couche de SOG est formée en une ou plusieurs fois dans des étapes de dépôt et d'étuvage. Plusieurs processus de dépôt et d'étuvage servent à empêcher le phénomène de crique qui peut survenir lorsque la couche de SOG déposée de manière épaisse est étuvée en une seule fois. Puisqu'il n'est pas nécessaire que la couche de SOG déposée dans le processus de dépôt et étuvage soit complètement retirée de la surface supérieure de la première couche diélectrique comme dans le procédé classique, aucun autre processus de gravure en retrait n'est nécessaire pour retirer la couche de SOG demeurant sur la surface supérieure de la première couche diélectrique.
A la suite de quoi, la seconde couche diélectrique 26 formée avec du PSG (verre de silicate phosphoreux) ou du
TEOS est déposée jusqu'à une épaisseur d'environ 200 nm à 600 nm par un procédé de dépôt tel que le procédé PECVD, en complétant par ce moyen la couche d'isolation intercouche aplanie, à ce moment, l'épaisseur de la première électrode en couche est d'environ 500 nm à 900 nm.
TEOS est déposée jusqu'à une épaisseur d'environ 200 nm à 600 nm par un procédé de dépôt tel que le procédé PECVD, en complétant par ce moyen la couche d'isolation intercouche aplanie, à ce moment, l'épaisseur de la première électrode en couche est d'environ 500 nm à 900 nm.
En se référant à la figure 4B, l'étape de formation du trou d'interconnexion en exécutant un processus de photolithographie est effectuée à la suite de la formation du dessin du photorésist 60 pour former le trou d'interconnexion sur la couche d'isolation intercouche.
Après que le photorésist ait été formé dans une épaisseur prédéterminée sur toute la surface de la seconde couche diélectrique 26, le dessin du photorésist 60 pour former le trou d'interconnexion est réalisé.
A la suite de quoi, la seconde couche diélectrique 26 est gravée, par exemple, avec l'épaisseur d'environ 100 nm à 500 nm, par gravure isotrope de la seconde couche diélectrique 26 mise à nu par le dessin du photorésist 60, et la première couche diélectrique, le matériau isolant et la seconde couche diélectrique lamifiée sur la première électrode en couche sont retirés par l'exécution d'une gravure anisotrope, en terminant par ce moyen le trou d'interconnexion 50.A ce moment, la raison pour laquelle la gravure isotrope et la gravure anisotrope sont utilisées en même temps dans l'étape de formation du trou d'interconnexion est que l'étape de dépôt du matériau conducteur qui remplira le trou d'interconnexion et constituera une seconde électrode en couche peut être améliorée du fait que l'entrée du trou d'interconnexion peut être façonnée de manière évasée par le processus de gravure isotrope.
La figure 4C montre le processus pour la formation de la couche d'isolation mince 200 sur toute la surface de la seconde couche diélectrique 26 dans laquelle le trou d'interconnexion a été formé. La couche d'isolation 200 est formée par dépôt d'un matériau isolant tel que le silo2 ou le TEOS par le procédé PECVD jusqu'à une épaisseur de 50 nm à 150 nm.
En se référant à la figure 4D, la seconde électrode en couche est formée par formation du séparateur 200a sur la paroi latérale du trou d'interconnexion par gravure anisotrope de la couche d'isolation 200 et le dépôt du matériau conducteur sur toute la surface du substrat semiconducteur. Lorsque la couche d'isolation 200 est gravée de manière anisotrope, le séparateur 200a est une partie de la couche d'isolation restante qui n'est pas retirée sur la paroi latérale du trou d'interconnexion.
D'une manière générale, si un matériau est gravé par gravure anisotrope, le matériau déposé dans le sens vertical par rapport à la direction de gravure est bien retiré, mais le matériau dans le sens horizontal n'est pas bien retiré, et demeure sur la paroi latérale de la dénivellation pour former le séparateur.
Dans le procédé de la présente invention, le séparateur 200a formé sur la paroi latérale du trou d'interconnexion empêche l'absorption de l'eau lorsque le matériau d'isolation 100 est exposé à l'air, en empêchant par ce moyen l'expansion de volume du matériau isolant 100 due à l'absorption de l'eau. Egalement, puisque le matériau constituant le séparateur 200a est le même que celui de la première couche diélectrique 22 et de la seconde couche diélectrique 26, l'excellente adhérence à ces couches empêche la destruction de la structure lamifiée entre les couches de matériau due aux coefficients de dilatation thermique différents, en formant par ce moyen une structure d'interconnexion multiniveaux hautement fiable.Le séparateur 200a a pour effet de diminuer la pente du trou d'interconnexion, en augmentant par ce moyen le recouvrement étagé du matériau conducteur déposé sur le trou d'interconnexion. Ainsi, les problèmes tels que les vides qui peuvent se former sur un trou d'interconnexion étroit peuvent être résolus. D'une façon générale, le haut du séparateur est fin et la largeur de sa base est large, de sorte que l'effet de compensation du recouvrement étagé est évident.
Par conséquent, la rupture électrique caractéristique du dispositif par gravure trop importante ou gravure insuffisante de la couche de SOG qui est le problème dans le processus d'aplanissement de la couche d'isolation intercouche pour réaliser l'interconnexion multiniveaux peut être réduite, de sorte qu'une interconnexion multiniveaux appropriée et hautement fiable peut être formée.Après que la couche de SOG lamifiée sur la première couche diélectrique ait été étuvée, le processus de gravure en retrait pour l'aplanissement peut être librement ajouté ou omis, de sorte que le problème du aux caractéristiques physiques de la couche de SOG classique ou de la différence entre les caractéristiques physiques de la couche de SOG et des première et seconde couches diélectriques est résolu et le recouvrement étagé amélioré en raison de la diminution de pente du trou d'interconnexion peut réduire l'imortance du problème des couches conductrices brisées en raison de la formation de vides ou de la migration qui se produit dans les dénivellations.
Bien que l'invention ait été particulièrement montrée et décrite en se référant à un mode de réalisation préféré de celle-ci, il sera compris aisément par les personnes expérimentées dans cette technique que des modifications dans la forme et dans des détails peuvent être effectuées sans sortir de l'esprit et du domaine de l'invention.
Claims (23)
1. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs par formation d'un trou d'interconnexion (50) sur une première électrode en couche (20) d'abord et formation ensuite d'une seconde électrode en couche (28) caractérisé en ce qu'il comprend les étapes de
formation d'une première couche diélectrique (22) sur toute la surface du substrat semiconducteur sur lequel la première électrode en couche (20) a été formée;
remplissage des parties rentrantes (40) en formant un matériau isolant (100) sur ladite première couche diélectrique (22);
stratification d'une seconde couche diélectrique (26) sur ladite première couche diélectrique (22) et ledit matériau isolant (100);
formation dudit trou d'interconnexion (50) en exécutant un processus de pholithographie sur la seconde couche diélectrique (26) formée sur la première électrode en couche (20);;
formation d'une couche isolante (200) sur toute la surface du substrat semiconducteur où ledit trou de connexion (50) a été formé;
gravure de manière anisotrope de ladite couche isolante (200) en faisant en sorte qu'un séparateur (200a) demeure sur la paroi latérale du trou d'interconnexion (50);
dépôt de matériau conducteur sur l'intérieur dudit trou d'interconnexion (50) dont la paroi latérale est entourée par ledit séparateur (200a) et sur toute la surface de ladite seconde couche diélectrique (26); et
dessin dudit matériau conducteur à la forme de couche conductrice souhaitée.
2. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que l'épaisseur de ladite première électrode en couche (20) est d'environ 0,5 à 0,9 pm.
3. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que ladite première couche diélectrique (22) est faite soit de Sio2, soit de
TEOS (tétra-éthylorthosilicate), soit de PSG (verre de silicate phosphoreux).
4. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 3, caractérisé en ce que ladite première couche diélectrique (22) est formée par le procédé de dépôt chimique en phase vapeur renforcé par plasma (PECVD).
5. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 3, caractérisé en ce que ladite première couche diélectrique (22) est déposée jusqu'à une épaisseur de 0,2 à 0,6 pm.
6. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que ledit matériau isolant (100) est une couche de SOG (verre déposé par centrifugation).
7. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que ledit matériau isolant (100) est déposé au cours d'au moins un processus de revêtement.
8. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que ledit matériau isolant (100) est formé jusqu'à une épaisseur de 0,05 à 0,4 pm.
9. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que ladite seconde couche diélectrique (26) est auto-aplanie par la formation dudit matériau d'isolation (100) et le remplissage desdites parties rentrantes (40) au moyen du processus de gravure en retrait.
10. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 9, caractérisé en ce que ledit processus de gravure en retrait est exécuté jusqu'à ce que la surface de ladite première couche diélectrique (22) soit mise à nu.
11. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 9, caractérisé en ce que ledit processus de gravure en retour est exécuté, de sorte que le matériau isolant (100) soit laissé sur ladite première couche diélectrique (22).
12. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que ledit matériau isolant (100) est directement déposé sans le processus de gravure en retrait.
13. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 6, caractérisé en ce que ledit matériau isolant (100) auto-aplanit ladite seconde couche diélectrique (26) par répétition du processus revêtement/ étuvage.
14. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que ladite seconde couche diélectrique (26) est constituée du même matériau que la première couche diélectrique (22).
15. Procédé de formation dtinterconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 14, caractérisé en ce que ladite seconde couche diélectrique (22) est déposée jusqu une épaisseur de 0,2 à 0,6 ym.
16. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que dans ladite étape de gravure pour former le trou d'interconnexion (50), la gravure isotrope est exécutée d'abord et la gravure anisotrope est ensuite exécutée.
17. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 16, caractérisé en ce que ladite gravure isotrope est exécutée jusqu'à ce que la partie de bord de la seconde couche diélectrique (26) en contact avec le trou d'interconnexion (50) soit gravée de 0,1 à 0,5 ym.
18. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que ledit trou d'interconnexion (50) est de dimension submicromique.
19. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 18, caractérisé en ce que la dimension dudit trou d'interconnexion (50) est d'environ 0,6 à 1,5 ym.
20. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que ladite couche d'isolation (200) est constituée du même matériau que ladite première couche diélectrique (22) et que-ladite seconde couche diélectrique (26).
21. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 20, caractérisé en ce que ladite couche d'isolation (200) est déposée jusqu'à une épaisseur de 0,05 à 0,15 Zm.
22. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que le matériau conducteur pour former ladite première électrode en couche (20) et ladite seconde électrode en couche (28) est un matériau conducteur à faible résistivité.
23. Procédé de formation d'interconnexions multiniveaux d'un dispositif à semiconducteurs tel que revendiqué dans la revendication 1, caractérisé en ce que le matériau conducteur pour former ladite première électrode en couche (20) et ladite seconde électrode en couche (28) est un métal ayant un point de fusion élevé.
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