JPH10144688A - 大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法 - Google Patents

大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法

Info

Publication number
JPH10144688A
JPH10144688A JP9315981A JP31598197A JPH10144688A JP H10144688 A JPH10144688 A JP H10144688A JP 9315981 A JP9315981 A JP 9315981A JP 31598197 A JP31598197 A JP 31598197A JP H10144688 A JPH10144688 A JP H10144688A
Authority
JP
Japan
Prior art keywords
film
forming
contact
semiconductor device
barrier metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9315981A
Other languages
English (en)
Other versions
JP3182608B2 (ja
Inventor
Keishu Cho
景 洙 趙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH10144688A publication Critical patent/JPH10144688A/ja
Application granted granted Critical
Publication of JP3182608B2 publication Critical patent/JP3182608B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76871Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Abstract

(57)【要約】 【課題】 大きさの異なるコンタクトホールを有する半
導体装置で、コンタクトプラグを用いて配線を形成する
方法を提供する。 【解決手段】 上部に大きさの異なるコンタクトホール
を備えた絶縁膜が形成された半導体基板を提供する段階
と、基板板上にバリヤー金属膜を形成する段階と、バリ
ヤー金属膜の全面にコンタクトホールを埋め込むる厚さ
として、第1タングステン膜を形成する段階と、第1タ
ングステン膜及びバリヤー金属膜を絶縁膜の上部表面が
露出されるように、除去する段階と、コンタクトホール
中の相対的に大きい大きさのコンタクトホールが完全に
埋め込まれように、コンタクトホールの上に、第2タン
グステン膜を選択洗的に形成する段階、及び基板の表面
を平坦化する段階とを含むことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、大きさの異なるコ
ンタクトホールを有する半の金属配線の形成方法に関
し、特に大きさの異なるコンタクトホールを有する大き
さの異なるコンタクトホールを有する半のコンタクトプ
ラグの形成方法に関する。
【0002】
【従来の技術】大きさの異なるコンタクトホールを有す
る半が高集積化されることにより、コンタクトホールの
大きさが減少する。このような半導体装置の微細化は、
横方向の長さの縮小が主になるので、微細化による表面
段差のアスペクト比が増加される。その結果、一般的な
スパッタリング法により配線が形成されれば、配線膜の
被覆力が弱くなって、配線が断線される問題が生じ、大
きさの異なるコンタクトホールを有する半の信頼性が低
下する。
【0003】このようなアスペクト比の増加による配線
の不良を防止するために、従来は、タングステンを用い
てプラグを形成していた。このようなプラグを形成する
ために、タングステン膜が、コンタクトホールを完全に
埋め込むように、基板の全面に渡って厚く蒸着される。
しかし、大きさの異なるコンタクトホールにプラグを形
成する場合には、大きさの大きいコンタクトホールを完
全に埋め込むので、タングステン膜が更に厚く蒸着され
る。その結果、タングステン膜の使用が増加され、又製
造費用が増加されるだけでなく、タングステン膜の除去
による工程時間が長くなる。又、膜の厚さが厚くなれ
ば、エッチング時に下部層に対する応力が大きくなっ
て、その結果、エッチング後の表面に、所定のグローバ
ル段差が発生し、配線の信頼性が低下する。
【0004】
【発明が解決しようとする課題】本発明の目的は、大き
さの異なるコンタクトホールを有する大きさの異なるコ
ンタクトホールを有する半導体装置で、コンタクトホー
ルを充填するプラグ用タングステン膜の使用を減少さ
せ、更にタングステン膜のエッチング後に、発生するグ
ローバル段差を防止することにより、配線の信頼性を向
上させることが可能な半導体装置の配線、特にコンタク
トプラグの形成方法を提供することにある。
【0005】
【課題を解決するための手段】上記課題を解決するた
め、大きさの異なるコンタクトホールを有する大きさの
異なるコンタクトホールを有する半導体装置でプラグを
用いて配線を形成する方法として、上部に大きさの異な
るコンタクトホールを備えた絶縁膜が形成された半導体
基板を提供する段階と、基板上にバリヤー金属膜を形成
する段階と、バリヤー金属膜の全面にコンタクトホール
中の相対的に小さい大きさのコンタクトホールを埋め込
める厚さとして、第1タングステン膜を形成する段階
と、第1タングステン膜及びバリヤー金属膜を絶縁膜の
上部表面が露出されるように、除去する段階と、コンタ
クトホール中の相対的に大きい大きさのコンタクトホー
ルが完全に埋め込まれるように、コンタクトホール上に
第2タングステン膜を選択的に形成する段階、及び基板
の表面を平坦化する段階とを含むことを特徴とする。
【0006】又第1タングステン膜及びバリヤー金属膜
を除去する段階は、化学による機械研摩方法で行うこと
を特徴とする。更に、基板の表面を平坦化する段階は、
化学による機械研摩方法で行うことを特徴とする。更に
又、バリヤー金属膜は、互いに違う耐火性金属から成る
二つの金属層の積層膜であることを特徴とする。又、バ
リヤー金属膜は、Ti膜とTiN膜との積層膜であるこ
とを特徴とする。更に、バリヤー金属膜は、Ti膜とT
iW膜との積層膜であることを特徴とする。更に又、バ
リヤー金属膜は、タンタル、シリコン、モリブデン、及
びコバルトから成る群から選択された材料から成る膜
と、TiN膜との積層膜であることを特徴とする。
【0007】第1タングステン膜を形成する段階と、第
1タングステン膜及びバリヤー金属膜を除去する段階と
の間に、第1タングステン膜上に、ポリシリコン膜を形
成する段階とを含むことを特徴とする。又、平坦化され
た基板上に、耐火性金属層、配線用金属層、及び反射防
止膜を順次に形成する段階と、前記反射防止膜、配線用
金属層、及び耐火性金属層をパターニングして配線を形
成する段階とを更に含むことを特徴とする。更に又、配
線用金属層は、アルミニウム合金膜から形成されること
を特徴とする。又、配線用金属層は、Cu膜から形成さ
れることを特徴とする。更に又、基板を平坦化する段階
の以降に、前記基板を熱処理する段階を更に含むことを
特徴とする。又、熱処理する段階は、約300℃以上の
温度で約10分以上の間、熱処理が行われることを特徴
とする。
【0008】上記の本発明によると、小さい大きさのコ
ンタクトホールのみに、最初に第1タングステン膜が埋
め込まれた後に、大きい大きさのコンタクトホールの埋
め込まれない部分は、第2タングステン膜が選択的に埋
め込まれ、タングステンプラグが形成される。従って、
コンタクトプラグの形成時には、大きさの異なるコンタ
クトホールを同時に埋め込むために、タングステン膜を
厚く蒸着することがないので、第1タングステン膜と第
2タングステン膜とを用いて、大きさの異なるコンタク
トホールを容易に埋め込むことができる。又、第1タン
グステン膜の厚さが薄くなることにより、エッチングに
よる応力が減少し、その結果、エッチング後にグローバ
ル段差が発生しないので、表面の特性が向上されるの
で、配線の信頼性が向上される。又、タングステン膜の
エッチングによる工程時間が短縮され、更にタングステ
ン膜の使用量が少なくなるので、その結果、製造費用が
減少する。
【0009】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。図1乃至図6は、本発明の
実施例による大きさの異なるコンタクトホールを有する
半導体装置で、コンタクトプラグを用いて配線を形成す
る方法を示した断面図である。
【0010】図1に示されたように、上部に互いに大き
さの異なるコンタクトホールC1、C2が備えられた酸
化膜2が形成された半導体基板1が提供される。その
後、図2に示すように、図1の構造の上に、バリヤー金
属膜3が、好ましくは約2,000Å以下の厚さで形成
される。この場合、バリヤー金属膜3は互いに違う耐火
性(refractory)金属から成る二つの金属の積層膜であっ
て、好ましくはTi膜とTiN膜とが積層された膜とし
て形成される。又、Tiの代わりにタンタル、シリコ
ン、モリブデン、及びコバルトの群から選択される金属
が使用でき、又窒化チタン(TiN)の代わりにチタン
タングステン(TiW)が使用できる。その後、バリヤ
ー金属膜3の全面に、小さい大きさのコンタクトホール
C2だけを完全に埋め込むのに充分な厚さで、第1タン
グステン膜4が蒸着され、更に第1タングステン膜4上
にポリシリコン膜5が形成される。この際、ポリシリコ
ン膜5は、以降に形成される第2タングステン膜の選択
的な形成を容易にする種(seed)として作用するが、この
ようなポリシリコン膜5の形成は省略できる。
【0011】図3に示すように、ポリシリコン膜5、第
1タングステン膜4、及びバリヤー金属膜3が化学によ
る機械研摩(Chemical Mechanical Polishing :CMP)方法
により、酸化膜2の上部の表面が露出できるように除去
される。この際、小さい大きさのコンタクトホールに
は、タングステンプラグが完成される。その後、前の方
法により形成された記構造が300℃以上の温度で10
分以上熱処理される。
【0012】図4に示すように、大きさの大きいコンタ
クトホールが完全に埋め込まれるように、コンタクトホ
ール上のみに、第2タングステン膜6が選択的に形成さ
れる。その後、図5に示すように、化学機による械研摩
方法により、基板の上部の表面が平坦化できるように、
第2タングステン膜6の一部が除去される。この際、大
きい大きさのコンタクトホールにもタングステンプラグ
が完成される。
【0013】図6に示すように、図5で形成された構造
の上に、更に耐火性金属膜7が形成され、耐火性金属膜
7の上に配線用金属層8及び反射防止膜9が順次に形成
される。配線用金属層8は、アルミニウム合金膜やCu
膜等の低抵抗物質から形成される。又、図に示していな
いが、後に続く工程により、反射防止膜9、配線用金属
層8、及び耐火性金属膜7が所定の形態にパターニング
され、その結果配線が形成される。
【0014】
【発明の効果】本発明によると、小さい大きさのコンタ
クトホールが埋め込まれるように、基板の全面に第1タ
ングステン膜が埋め込まれた後、化学による機械研摩方
法により、小さい大きさのコンタクトホールにタングス
テンプラグが形成され、更に大きい大きさのコンタクト
ホールの埋め込まれない部分が、第2タングステン膜に
より、選択的に埋め込まれた後に、化学による機械研摩
方法により、大きい大きさのコンタクトホールにタング
ステンプラグが形成される。従って、タングステンプラ
グの形成時に、大きさの異なるコンタクトホールを同時
に埋め込むために、タングステン膜を厚く蒸着する必要
がなく、第1タングステン膜と第2タングステン膜とを
用いて、大きさの異なるコンタクトホールを容易に埋め
込めるようになる。又、タングステン膜の厚さが薄くな
ることにより、エッチングによる応力が減少し、その結
果、エッチング後のグローバル段差が発生しないので、
表面特性が向上されることにより、配線の信頼性が向上
される。又、タングステン膜のエッチングによる工程時
間が短縮され、更にタングステン膜の使用量が少なくな
ることにより、製造費用が減少する。又、本発明は上記
の実施例に限定されず、本発明の技術的要旨に外れない
範囲内で種々変更させて実施することができる。
【図面の簡単な説明】
【図1】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【図2】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【図3】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【図4】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【図5】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【図6】本発明の実施例による大きさの異なるコンタク
トホールを有する大きさの異なるコンタクトホールを有
する半導体装置でコンタクトプラグを用いて配線を形成
する方法を示す断面図である。
【符号の説明】
1 半導体基板 2 酸化膜 3 バリヤー金属膜

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 大きさの異なるコンタクトホールを有す
    る大きさの異なるコンタクトホールを有する半で、プラ
    グを用いて配線を形成する方法として、 上部に大きさの異なるコンタクトホールを備えた絶縁膜
    が形成された半導体基板を提供する段階と、 前記基板上にバリヤー金属膜を形成する段階と、前記バ
    リヤー金属膜の全面に前記コンタクトホール中の相対的
    に小さい大きさのコンタクトホールを埋め込める厚さと
    して第1タングステン膜を形成する段階と、 前記第1タングステン膜及びバリヤー金属膜を前記絶縁
    膜の上部表面が露出されるように、除去する段階と、 前記コンタクトホール中の相対的に大きい大きさのコン
    タクトホールが完全に埋め込まれるように、前記コンタ
    クトホールの上に、第2タングステン膜を選択的に形成
    する段階、 及び前記基板の表面を平坦化する段階とを含むことを特
    徴とする大きさの異なるコンタクトホールを有する半導
    体装置のコンタクトプラグの形成方法。
  2. 【請求項2】 前記第1タングステン膜及びバリヤー金
    属膜を除去する段階は、化学による機械研摩方法で行う
    ことを特徴とする請求項1記載の大きさの異なるコンタ
    クトホールを有する半導体装置のコンタクトプラグの形
    成方法。
  3. 【請求項3】 前記基板の表面を平坦化する段階は、化
    学による機械研摩方法で行うことを特徴とする請求項1
    記載の大きさの異なるコンタクトホールを有する半導体
    装置のコンタクトプラグの形成方法。
  4. 【請求項4】 前記バリヤー金属膜は、互いに違う耐火
    性金属から成る二つの金属層の積層膜であることを特徴
    とする請求項1記載の大きさの異なるコンタクトホール
    を有する半導体装置のコンタクトプラグの形成方法。
  5. 【請求項5】 前記バリヤー金属膜は、Ti膜とTiN
    膜との積層膜であることを特徴とする請求項1記載の大
    きさの異なるコンタクトホールを有する半導体装置のコ
    ンタクトプラグの形成方法。
  6. 【請求項6】 前記バリヤー金属膜は、Ti膜とTiW
    膜との積層膜であることを特徴とする請求項1記載の大
    きさの異なるコンタクトホールを有する半導体装置のコ
    ンタクトプラグの形成方法。
  7. 【請求項7】 前記バリヤー金属膜は、タンタル、シリ
    コン、モリブデン、及びコバルトから成る群から選択さ
    れた材料から成る膜と、TiN膜との積層膜であること
    を特徴とする請求項1記載の大きさの異なるコンタクト
    ホールを有する半導体装置のコンタクトプラグ形成方
    法。
  8. 【請求項8】 前記第1タングステン膜を形成する段階
    と、前記第1タングステン膜及びバリヤー金属膜を除去
    する段階との間に、前記第1タングステン膜上に、ポリ
    シリコン膜を形成する段階とを含むことを特徴とする請
    求項1記載の大きさの異なるコンタクトホールを有する
    半導体装置のコンタクトプラグの形成方法。
  9. 【請求項9】 前記平坦化された基板上に、耐火性金属
    層、配線用金属層、及び反射防止膜を順次に形成する段
    階と、前記反射防止膜、配線用金属層、及び耐火性金属
    層をパターニングして配線を形成する段階とを更に含む
    ことを特徴とする請求項1記載の大きさの異なるコンタ
    クトホールを有する半導体装置のコンタクトプラグの形
    成方法。
  10. 【請求項10】 前記配線用金属層は、アルミニウム合
    金膜から形成されることを特徴とする請求項9記載の大
    きさの異なるコンタクトホールを有する半導体装置のコ
    ンタクトプラグの形成方法。
  11. 【請求項11】 前記配線用金属層は、Cu膜から形成
    されることを特徴とする請求項9記載の大きさの異なる
    コンタクトホールを有する半導体装置のコンタクトプラ
    グの形成方法。
  12. 【請求項12】 前記基板を平坦化する段階の以降に、
    前記基板を熱処理する段階を更に含むことを特徴とする
    請求項9記載の大きさの異なるコンタクトホールを有す
    る半導体装置のコンタクトプラグの形成方法。
  13. 【請求項13】 前記熱処理する段階は、約300℃以
    上の温度で約10分以上の間、熱処理が行われることを
    特徴とする請求項12記載の大きさの異なるコンタクト
    ホールを有する半導体装置のコンタクトプラグの形成方
    法。
JP31598197A 1996-11-02 1997-10-31 大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法 Expired - Fee Related JP3182608B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1996P51690 1996-11-02
KR1019960051690A KR100214852B1 (ko) 1996-11-02 1996-11-02 반도체 디바이스의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
JPH10144688A true JPH10144688A (ja) 1998-05-29
JP3182608B2 JP3182608B2 (ja) 2001-07-03

Family

ID=19480629

Family Applications (1)

Application Number Title Priority Date Filing Date
JP31598197A Expired - Fee Related JP3182608B2 (ja) 1996-11-02 1997-10-31 大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法

Country Status (4)

Country Link
US (1) US6028000A (ja)
JP (1) JP3182608B2 (ja)
KR (1) KR100214852B1 (ja)
TW (1) TW404016B (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010251759A (ja) * 2009-04-16 2010-11-04 Novellus Systems Inc 小臨界次元のタングステン接点装置及び相互接続子の製法
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
JP2015029097A (ja) * 2013-07-25 2015-02-12 ラム リサーチ コーポレーションLam Research Corporation 異なるサイズのフィーチャへのボイドフリータングステン充填
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US9240347B2 (en) 2012-03-27 2016-01-19 Novellus Systems, Inc. Tungsten feature fill
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10395944B2 (en) 2015-08-21 2019-08-27 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US11348795B2 (en) 2017-08-14 2022-05-31 Lam Research Corporation Metal fill process for three-dimensional vertical NAND wordline
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures
US11972952B2 (en) 2019-12-13 2024-04-30 Lam Research Corporation Atomic layer deposition on 3D NAND structures

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150691A (en) * 1997-12-19 2000-11-21 Micron Technology, Inc. Spacer patterned, high dielectric constant capacitor
JP3631380B2 (ja) * 1998-08-28 2005-03-23 株式会社東芝 半導体装置及びその製造方法
US6486063B2 (en) * 2000-03-02 2002-11-26 Tokyo Electron Limited Semiconductor device manufacturing method for a copper connection
US6774488B2 (en) * 2001-10-22 2004-08-10 Winbond Electronics Corp. Low leakage and low resistance for memory and the manufacturing method for the plugs
KR200309868Y1 (ko) * 2003-01-18 2003-04-08 송태룡 선풍기 겸용 히터
KR20050056348A (ko) * 2003-12-10 2005-06-16 매그나칩 반도체 유한회사 반도체소자의 금속배선 형성방법
CN102412195A (zh) * 2011-08-08 2012-04-11 上海华虹Nec电子有限公司 硅通孔填充方法
KR20180026995A (ko) 2016-09-05 2018-03-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN108122836A (zh) * 2017-12-18 2018-06-05 深圳市晶特智造科技有限公司 多尺寸硅沟槽的填充方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten
JPH04307933A (ja) * 1991-04-05 1992-10-30 Sony Corp タングステンプラグの形成方法
KR0172255B1 (ko) * 1995-03-04 1999-03-30 김영환 반도체 소자의 금속 배선 형성방법
TW295716B (en) * 1995-03-04 1997-01-11 Hyundai Electronics Ind Methods for forming a contact in a semiconductor device

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076843B2 (en) 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US9583385B2 (en) 2001-05-22 2017-02-28 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US9673146B2 (en) 2009-04-16 2017-06-06 Novellus Systems, Inc. Low temperature tungsten film deposition for small critical dimension contacts and interconnects
US9159571B2 (en) 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US9236297B2 (en) 2009-04-16 2016-01-12 Novellus Systems, Inc. Low tempature tungsten film deposition for small critical dimension contacts and interconnects
JP2010251759A (ja) * 2009-04-16 2010-11-04 Novellus Systems Inc 小臨界次元のタングステン接点装置及び相互接続子の製法
US9653353B2 (en) 2009-08-04 2017-05-16 Novellus Systems, Inc. Tungsten feature fill
US10256142B2 (en) 2009-08-04 2019-04-09 Novellus Systems, Inc. Tungsten feature fill with nucleation inhibition
US10103058B2 (en) 2009-08-04 2018-10-16 Novellus Systems, Inc. Tungsten feature fill
US9240347B2 (en) 2012-03-27 2016-01-19 Novellus Systems, Inc. Tungsten feature fill
US8853080B2 (en) 2012-09-09 2014-10-07 Novellus Systems, Inc. Method for depositing tungsten film with low roughness and low resistivity
US9153486B2 (en) 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
JP2015029097A (ja) * 2013-07-25 2015-02-12 ラム リサーチ コーポレーションLam Research Corporation 異なるサイズのフィーチャへのボイドフリータングステン充填
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9953984B2 (en) 2015-02-11 2018-04-24 Lam Research Corporation Tungsten for wordline applications
US10529722B2 (en) 2015-02-11 2020-01-07 Lam Research Corporation Tungsten for wordline applications
US9613818B2 (en) 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process
US9754824B2 (en) 2015-05-27 2017-09-05 Lam Research Corporation Tungsten films having low fluorine content
US9978605B2 (en) 2015-05-27 2018-05-22 Lam Research Corporation Method of forming low resistivity fluorine free tungsten film without nucleation
US10546751B2 (en) 2015-05-27 2020-01-28 Lam Research Corporation Forming low resistivity fluorine free tungsten film without nucleation
US11069535B2 (en) 2015-08-07 2021-07-20 Lam Research Corporation Atomic layer etch of tungsten for enhanced tungsten deposition fill
US10395944B2 (en) 2015-08-21 2019-08-27 Lam Research Corporation Pulsing RF power in etch process to enhance tungsten gapfill performance
US10566211B2 (en) 2016-08-30 2020-02-18 Lam Research Corporation Continuous and pulsed RF plasma for etching metals
US11348795B2 (en) 2017-08-14 2022-05-31 Lam Research Corporation Metal fill process for three-dimensional vertical NAND wordline
US11549175B2 (en) 2018-05-03 2023-01-10 Lam Research Corporation Method of depositing tungsten and other metals in 3D NAND structures
US11972952B2 (en) 2019-12-13 2024-04-30 Lam Research Corporation Atomic layer deposition on 3D NAND structures

Also Published As

Publication number Publication date
KR100214852B1 (ko) 1999-08-02
US6028000A (en) 2000-02-22
JP3182608B2 (ja) 2001-07-03
KR19980033876A (ko) 1998-08-05
TW404016B (en) 2000-09-01

Similar Documents

Publication Publication Date Title
JPH10144688A (ja) 大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法
JP3588275B2 (ja) 半導体装置の形成方法
US4926237A (en) Device metallization, device and method
US20070145591A1 (en) Semiconductor device and manufacturing method therof
US6130157A (en) Method to form an encapsulation layer over copper interconnects
US5985751A (en) Process for fabricating interconnection of semiconductor device
US6674168B1 (en) Single and multilevel rework
JP2001085438A (ja) 集積回路デバイスの製造中に銅配線を形成する方法
US5646070A (en) Method of forming conductive region on silicon semiconductor material, and silicon semiconductor device with such region
US5688718A (en) Method of CVD TiN barrier layer integration
US6777332B2 (en) Method for forming wiring structure
US6448172B1 (en) Manufacturing method of forming interconnection in semiconductor device
JP2005038999A (ja) 半導体装置の製造方法
JPH10294314A (ja) 半導体装置およびその製造方法
JPH1041386A (ja) 半導体装置の製造方法
JPH11284068A (ja) 半導体装置及びその製造方法
JPH08139190A (ja) 半導体装置の製造方法
JP2564786B2 (ja) 半導体装置およびその製造方法
JP3407516B2 (ja) 半導体装置及びその製造方法
JPH08264535A (ja) 半導体装置の製造方法
JP4605995B2 (ja) 配線構造の形成方法
KR100214851B1 (ko) 반도체 디바이스의 금속 배선 형성 방법
KR100307985B1 (ko) 반도체 장치 및 그 제조방법
JP2004056096A (ja) 配線構造の形成方法
TWI292201B (ja)

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

LAPS Cancellation because of no payment of annual fees
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350