JPH08264535A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08264535A JPH08264535A JP6754695A JP6754695A JPH08264535A JP H08264535 A JPH08264535 A JP H08264535A JP 6754695 A JP6754695 A JP 6754695A JP 6754695 A JP6754695 A JP 6754695A JP H08264535 A JPH08264535 A JP H08264535A
- Authority
- JP
- Japan
- Prior art keywords
- copper
- film
- semiconductor device
- wiring
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 専用の一体型の装置を必要とせずに既存のス
パッタ装置と熱処理装置を用いて、半導体基板上に形成
した配線溝に銅を堆積して銅配線を形成することができ
る半導体装置の製造方法を提供する。 【構成】 シリコンウエーハ１０上のシリコン酸化膜１
２に配線溝１１を形成する配線溝形成工程と、スパッタ
法により配線溝１１を含むシリコン酸化膜１２上に銅膜
１４を形成する銅膜形成工程と、銅膜１４を酸化する酸
化工程と、銅膜１４を水素雰囲気中で熱処理することに
より、銅膜１４をリフローして配線溝１１中に充填する
リフロー工程とを有する。
パッタ装置と熱処理装置を用いて、半導体基板上に形成
した配線溝に銅を堆積して銅配線を形成することができ
る半導体装置の製造方法を提供する。 【構成】 シリコンウエーハ１０上のシリコン酸化膜１
２に配線溝１１を形成する配線溝形成工程と、スパッタ
法により配線溝１１を含むシリコン酸化膜１２上に銅膜
１４を形成する銅膜形成工程と、銅膜１４を酸化する酸
化工程と、銅膜１４を水素雰囲気中で熱処理することに
より、銅膜１４をリフローして配線溝１１中に充填する
リフロー工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、スパッタ法とリフロー
により半導体基板上に銅配線を形成する半導体装置の製
造方法に関する。
により半導体基板上に銅配線を形成する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】半導体装置の配線材料として種々のもの
があるが、銅（Ｃｕ）は、マイグレーション耐性の高い
低抵抗の配線材料として期待されている。半導体装置に
おける銅配線が実用化されれば、低抵抗により配線遅延
時間の低減が可能となり、また、マイグレーション耐性
はアルミニウムの約２倍になる。
があるが、銅（Ｃｕ）は、マイグレーション耐性の高い
低抵抗の配線材料として期待されている。半導体装置に
おける銅配線が実用化されれば、低抵抗により配線遅延
時間の低減が可能となり、また、マイグレーション耐性
はアルミニウムの約２倍になる。
【０００３】ところで、銅配線を従来の反応性イオンエ
ッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法で形成する場合、銅のハロゲン化物の蒸気圧が低
いために低温では十分なエッチングレートが得られない
こと、及び、異方性エッチングが困難なことが問題とな
る。このようなＲＩＥ法における問題への対策として、
位置合わせが不要で自動的に整合するセルフアラインと
いう方法が用いられる。これは、銅薄膜を直接エッチン
グして配線を形成するのではなく、予め形成されている
配線の型に沿って銅配線を形成する方法である。
ッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）法で形成する場合、銅のハロゲン化物の蒸気圧が低
いために低温では十分なエッチングレートが得られない
こと、及び、異方性エッチングが困難なことが問題とな
る。このようなＲＩＥ法における問題への対策として、
位置合わせが不要で自動的に整合するセルフアラインと
いう方法が用いられる。これは、銅薄膜を直接エッチン
グして配線を形成するのではなく、予め形成されている
配線の型に沿って銅配線を形成する方法である。
【０００４】セルフアラインを用いた配線形成方法の一
つにダマシン法と呼ばれるものがある。ダマシン法と
は、埋め込みにより配線を形成する方法である。ダマシ
ン法においては、先ず、半導体基板の絶縁膜上に配線形
成用の配線溝及びコンタクトホールを形成して、その上
に銅薄膜を堆積する。次に、絶縁膜上部を化学機械研磨
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ；ＣＭＰ）法によって研磨し、絶縁膜上から
銅薄膜を除去する。絶縁膜上部かの銅薄膜を除去するこ
とにより、配線溝及びコンタクトホールに銅が埋め込ま
れた状態になって配線が形成される。
つにダマシン法と呼ばれるものがある。ダマシン法と
は、埋め込みにより配線を形成する方法である。ダマシ
ン法においては、先ず、半導体基板の絶縁膜上に配線形
成用の配線溝及びコンタクトホールを形成して、その上
に銅薄膜を堆積する。次に、絶縁膜上部を化学機械研磨
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ；ＣＭＰ）法によって研磨し、絶縁膜上から
銅薄膜を除去する。絶縁膜上部かの銅薄膜を除去するこ
とにより、配線溝及びコンタクトホールに銅が埋め込ま
れた状態になって配線が形成される。
【０００５】配線溝及びコンタクトホールに銅を埋め込
む方法としては、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法或はスパ
ッタ法により銅を堆積した後に、銅をリフローする方法
が知られている。この際、銅を酸化させないために、銅
を堆積したそのままの状態で温度を上げてリフローして
いた。
む方法としては、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法或はスパ
ッタ法により銅を堆積した後に、銅をリフローする方法
が知られている。この際、銅を酸化させないために、銅
を堆積したそのままの状態で温度を上げてリフローして
いた。
【０００６】ここで、スパッタ法により銅を堆積した後
に、銅を酸化することなくリフローする方法として、銅
を堆積したウエーハを大気中に取り出すことなく、スパ
ッタを行った真空中において引き続き４５０℃で３０分
アニールすることにより、銅のリフローを行うことが知
られている（Ｋ．Ａｂｅ，ｅｔ ａｌ．， Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａ
ｎｄ Ｍａｔｅｒｉａｌｓ， Ｙｏｋｏｈａｍａ， １
９９４， ｐｐ．９３７−９３９参照）。
に、銅を酸化することなくリフローする方法として、銅
を堆積したウエーハを大気中に取り出すことなく、スパ
ッタを行った真空中において引き続き４５０℃で３０分
アニールすることにより、銅のリフローを行うことが知
られている（Ｋ．Ａｂｅ，ｅｔ ａｌ．， Ｅｘｔｅｎ
ｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈｅ １９９４
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ
ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａ
ｎｄ Ｍａｔｅｒｉａｌｓ， Ｙｏｋｏｈａｍａ， １
９９４， ｐｐ．９３７−９３９参照）。
【０００７】
【発明が解決しようとする課題】しかしながら、スパッ
タ法を行った真空中において銅を酸化することなくアニ
ールするためには、スパッタ法により銅を堆積した後に
その場で連続してアニールすることができる一体型の装
置が必要であり、既存のスパッタ装置とアニール装置を
用いることができないという問題点があった。
タ法を行った真空中において銅を酸化することなくアニ
ールするためには、スパッタ法により銅を堆積した後に
その場で連続してアニールすることができる一体型の装
置が必要であり、既存のスパッタ装置とアニール装置を
用いることができないという問題点があった。
【０００８】本発明の目的は、専用の一体型の装置を必
要とせずに既存のスパッタ装置と熱処理装置を用いて、
半導体基板上に形成した配線溝に銅を堆積して銅配線を
形成することができる半導体装置の製造方法を提供する
ことにある。
要とせずに既存のスパッタ装置と熱処理装置を用いて、
半導体基板上に形成した配線溝に銅を堆積して銅配線を
形成することができる半導体装置の製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的は、半導体基板
上の絶縁膜に配線溝を形成する配線溝形成工程と、スパ
ッタ法により前記配線溝を含む前記絶縁膜上に銅膜を形
成する銅膜形成工程と、前記銅膜を酸化する酸化工程
と、前記銅膜を水素雰囲気中で熱処理することにより、
前記銅膜をリフローして前記配線溝中に充填するリフロ
ー工程とを有することを特徴とする半導体装置の製造方
法により達成される。
上の絶縁膜に配線溝を形成する配線溝形成工程と、スパ
ッタ法により前記配線溝を含む前記絶縁膜上に銅膜を形
成する銅膜形成工程と、前記銅膜を酸化する酸化工程
と、前記銅膜を水素雰囲気中で熱処理することにより、
前記銅膜をリフローして前記配線溝中に充填するリフロ
ー工程とを有することを特徴とする半導体装置の製造方
法により達成される。
【００１０】また、上記目的は、前記リフロー工程の
後、表面を化学機械研磨法により研磨し、前記絶縁膜上
の前記銅膜を除去する除去工程を更に有することを特徴
とする半導体装置の製造方法により達成される。また、
上記目的は、前記酸化工程が、前記スパッタ装置から熱
処理を行う熱処理装置に移し変えることにより、前記銅
膜を大気中に晒して前記銅膜を酸化することを特徴とす
る半導体装置の製造方法により達成される。
後、表面を化学機械研磨法により研磨し、前記絶縁膜上
の前記銅膜を除去する除去工程を更に有することを特徴
とする半導体装置の製造方法により達成される。また、
上記目的は、前記酸化工程が、前記スパッタ装置から熱
処理を行う熱処理装置に移し変えることにより、前記銅
膜を大気中に晒して前記銅膜を酸化することを特徴とす
る半導体装置の製造方法により達成される。
【００１１】また、上記目的は、前記銅膜形成工程の前
に、前記配線溝を含む前記絶縁膜の表面に銅拡散抑制膜
を形成する銅拡散抑制膜形成工程を更に有することを特
徴とする半導体装置の製造方法により達成される。更
に、上記目的は、前記リフロー工程が、約３５０〜４５
０℃の温度で熱処理し前記銅膜をリフローすることを特
徴とする半導体装置の製造方法により達成される。
に、前記配線溝を含む前記絶縁膜の表面に銅拡散抑制膜
を形成する銅拡散抑制膜形成工程を更に有することを特
徴とする半導体装置の製造方法により達成される。更
に、上記目的は、前記リフロー工程が、約３５０〜４５
０℃の温度で熱処理し前記銅膜をリフローすることを特
徴とする半導体装置の製造方法により達成される。
【００１２】
【作用】本発明によれば、半導体基板上の絶縁膜に配線
溝を形成する配線溝形成工程と、スパッタ法により前記
配線溝を含む前記絶縁膜上に銅膜を形成する銅膜形成工
程と、前記銅膜を酸化する酸化工程と、前記銅膜を水素
雰囲気中で熱処理することにより、前記銅膜をリフロー
して前記配線溝中に充填するリフロー工程とを有するの
で、既存のスパッタ装置と熱処理装置をそれぞれ使用し
て、半導体基板の配線溝に銅を堆積して銅配線を形成す
ることができる。
溝を形成する配線溝形成工程と、スパッタ法により前記
配線溝を含む前記絶縁膜上に銅膜を形成する銅膜形成工
程と、前記銅膜を酸化する酸化工程と、前記銅膜を水素
雰囲気中で熱処理することにより、前記銅膜をリフロー
して前記配線溝中に充填するリフロー工程とを有するの
で、既存のスパッタ装置と熱処理装置をそれぞれ使用し
て、半導体基板の配線溝に銅を堆積して銅配線を形成す
ることができる。
【００１３】また、前記リフロー工程の後、表面を化学
機械研磨法により研磨し、前記絶縁膜上の前記銅膜を除
去する除去工程を更に有すれば、配線溝のみを残して不
要な銅を取り除くことができる。また、前記酸化工程
は、前記スパッタ装置から熱処理を行う熱処理装置に移
し変えることにより、前記銅膜を大気中に晒して前記銅
膜を酸化すればよい。
機械研磨法により研磨し、前記絶縁膜上の前記銅膜を除
去する除去工程を更に有すれば、配線溝のみを残して不
要な銅を取り除くことができる。また、前記酸化工程
は、前記スパッタ装置から熱処理を行う熱処理装置に移
し変えることにより、前記銅膜を大気中に晒して前記銅
膜を酸化すればよい。
【００１４】また、前記銅膜形成工程の前に、前記配線
溝を含む前記絶縁膜の表面に銅拡散抑制膜を形成する銅
拡散抑制膜形成工程を更に有すれば、銅拡散抑制膜によ
りシリコン酸化膜中に銅が拡散するのを抑制することが
できる。更に、前記リフロー工程が、約３５０〜４５０
℃の温度で熱処理し前記銅膜をリフローすれば、熱処理
を従来の熱処理に比べて比較的低温度且つ短時間で行う
ことができる。
溝を含む前記絶縁膜の表面に銅拡散抑制膜を形成する銅
拡散抑制膜形成工程を更に有すれば、銅拡散抑制膜によ
りシリコン酸化膜中に銅が拡散するのを抑制することが
できる。更に、前記リフロー工程が、約３５０〜４５０
℃の温度で熱処理し前記銅膜をリフローすれば、熱処理
を従来の熱処理に比べて比較的低温度且つ短時間で行う
ことができる。
【００１５】
【実施例】以下、本発明の実施例による半導体装置の製
造方法を図１〜図５を参照して説明する。図１〜図４
は、半導体装置の製造方法を示している。先ず、図１に
示すように、シリコンウエーハ１０の表面に配線溝１１
を形成する。
造方法を図１〜図５を参照して説明する。図１〜図４
は、半導体装置の製造方法を示している。先ず、図１に
示すように、シリコンウエーハ１０の表面に配線溝１１
を形成する。
【００１６】配線溝１１は、６インチ（約２．５４ｃ
ｍ）のシリコンウエーハ１０に対して、段差０．５μ
ｍ、アスペクト比１．３を有しており、深さａが０．５
μｍ、幅ｂが０．３８μｍとなる。シリコンウエーハ１
０上には、絶縁膜であるシリコン酸化膜（ＳｉＯ2）１
２が形成されており、このシリコン酸化膜１２にパター
ニングして、配線溝１１を形成する。
ｍ）のシリコンウエーハ１０に対して、段差０．５μ
ｍ、アスペクト比１．３を有しており、深さａが０．５
μｍ、幅ｂが０．３８μｍとなる。シリコンウエーハ１
０上には、絶縁膜であるシリコン酸化膜（ＳｉＯ2）１
２が形成されており、このシリコン酸化膜１２にパター
ニングして、配線溝１１を形成する。
【００１７】次に、図１に示すように、シリコン酸化膜
１２の表面に、銅拡散抑制膜１３を形成する。銅拡散抑
制膜１３は、配線溝１１を含むシリコン酸化膜１２の表
面に、スパッタ法により窒化チタン（ＴｉＮ）を２０〜
５０ｎｍ堆積して形成する。この銅拡散抑制膜１３によ
り、配線溝１１に銅膜１４を形成する際、銅がシリコン
酸化膜１２中に拡散してしまうのを抑制することができ
る。即ち、配線溝１１は、シリコン酸化膜１２にパター
ニングして形成されており、銅は、シリコン酸化膜１２
中に容易に拡散するものであるが、銅拡散抑制膜１３を
設けることにより、銅の拡散が抑制される。よって、銅
拡散抑制膜１３は、デバイスの劣化を引き起こすのを防
止するためのバリヤメタルとして機能する。
１２の表面に、銅拡散抑制膜１３を形成する。銅拡散抑
制膜１３は、配線溝１１を含むシリコン酸化膜１２の表
面に、スパッタ法により窒化チタン（ＴｉＮ）を２０〜
５０ｎｍ堆積して形成する。この銅拡散抑制膜１３によ
り、配線溝１１に銅膜１４を形成する際、銅がシリコン
酸化膜１２中に拡散してしまうのを抑制することができ
る。即ち、配線溝１１は、シリコン酸化膜１２にパター
ニングして形成されており、銅は、シリコン酸化膜１２
中に容易に拡散するものであるが、銅拡散抑制膜１３を
設けることにより、銅の拡散が抑制される。よって、銅
拡散抑制膜１３は、デバイスの劣化を引き起こすのを防
止するためのバリヤメタルとして機能する。
【００１８】この窒化チタンにより銅拡散抑制膜１３を
形成する場合、ＣＶＤ法により窒化チタンを堆積しても
よい。続いて、図２に示すように、スパッタ法により、
銅拡散抑制膜１３上に銅（Ｃｕ）の膜を形成する。スパ
ッタ装置（図示せず）を用いた真空中での遠距離スパッ
タ法により、配線溝１１を形成したシリコン酸化膜１２
上に、１μｍの厚さに銅を堆積する。銅の堆積により、
シリコン酸化膜１２上に薄い銅膜１４が形成される。シ
リコン酸化膜１２上に銅を堆積することにより、配線溝
１１内にも同様に銅が堆積する。
形成する場合、ＣＶＤ法により窒化チタンを堆積しても
よい。続いて、図２に示すように、スパッタ法により、
銅拡散抑制膜１３上に銅（Ｃｕ）の膜を形成する。スパ
ッタ装置（図示せず）を用いた真空中での遠距離スパッ
タ法により、配線溝１１を形成したシリコン酸化膜１２
上に、１μｍの厚さに銅を堆積する。銅の堆積により、
シリコン酸化膜１２上に薄い銅膜１４が形成される。シ
リコン酸化膜１２上に銅を堆積することにより、配線溝
１１内にも同様に銅が堆積する。
【００１９】遠距離スパッタ法を行うために、スパッタ
装置における銅スパッタターゲットとシリコンウエーハ
１０の間の離間距離を１４ｃｍに設定している。通常の
スパッタ法におけるターゲットとウエーハの間の離間距
離は、５〜１０ｃｍに設定されており、１４ｃｍの離間
距離は、通常のスパッタ法における離間距離よりも遠距
離となる。この離間距離を大きくすることにより、飛来
する銅原子のシリコンウエーハ１０表面に対する進入角
度が小さくなって、配線溝１１の内奥部まで銅を堆積す
ることができる。
装置における銅スパッタターゲットとシリコンウエーハ
１０の間の離間距離を１４ｃｍに設定している。通常の
スパッタ法におけるターゲットとウエーハの間の離間距
離は、５〜１０ｃｍに設定されており、１４ｃｍの離間
距離は、通常のスパッタ法における離間距離よりも遠距
離となる。この離間距離を大きくすることにより、飛来
する銅原子のシリコンウエーハ１０表面に対する進入角
度が小さくなって、配線溝１１の内奥部まで銅を堆積す
ることができる。
【００２０】次に、シリコンウエーハ１０に形成した銅
膜１４を酸化する。シリコンウエーハ１０上に銅膜１４
を形成した後、シリコンウエーハ１０をスパッタ装置か
ら取り出す。スパッタ装置から取り出したシリコンウエ
ーハ１０を、例えば約１週間大気中に放置する。大気中
に放置して空気に晒すことにより、配線溝１１内を含む
シリコン酸化膜１２上の銅膜１４が酸化される。酸化さ
れるのは、銅膜１４の表面の数オングストロームから数
百オングストロームの範囲である。
膜１４を酸化する。シリコンウエーハ１０上に銅膜１４
を形成した後、シリコンウエーハ１０をスパッタ装置か
ら取り出す。スパッタ装置から取り出したシリコンウエ
ーハ１０を、例えば約１週間大気中に放置する。大気中
に放置して空気に晒すことにより、配線溝１１内を含む
シリコン酸化膜１２上の銅膜１４が酸化される。酸化さ
れるのは、銅膜１４の表面の数オングストロームから数
百オングストロームの範囲である。
【００２１】続いて、図３に示すように、大気中に放置
したシリコンウエーハ１０を所定温度の水素雰囲気中で
熱処理し、銅膜１４をリフローする。シリコンウエーハ
１０を熱処理装置（図示せず）に移し、水素（Ｈ2）流
量５００ｓｃｃｍ、１Ｔｏｒｒの水素雰囲気中におい
て、例えば４００℃で３分間アニールすることに、熱処
理を行う。この熱処理は、約３５０〜４５０℃の所定温
度で１５分間以下行えばよい。
したシリコンウエーハ１０を所定温度の水素雰囲気中で
熱処理し、銅膜１４をリフローする。シリコンウエーハ
１０を熱処理装置（図示せず）に移し、水素（Ｈ2）流
量５００ｓｃｃｍ、１Ｔｏｒｒの水素雰囲気中におい
て、例えば４００℃で３分間アニールすることに、熱処
理を行う。この熱処理は、約３５０〜４５０℃の所定温
度で１５分間以下行えばよい。
【００２２】所定温度の水素雰囲気中でアニールし銅膜
１４をリフローすることにより、配線溝１１中に銅膜を
充填し、配線溝１１内を含むシリコン酸化膜１２上の銅
膜１４の表面を平坦化する。水素雰囲気中でアニールす
ることにより、銅膜１４の表面の酸化物が還元されると
共に、水素の分圧によって銅膜１４が押し込まれるの
で、リフローがし易くなる。
１４をリフローすることにより、配線溝１１中に銅膜を
充填し、配線溝１１内を含むシリコン酸化膜１２上の銅
膜１４の表面を平坦化する。水素雰囲気中でアニールす
ることにより、銅膜１４の表面の酸化物が還元されると
共に、水素の分圧によって銅膜１４が押し込まれるの
で、リフローがし易くなる。
【００２３】次に、図４に示すように、シリコンウエー
ハ１０の表面を化学機械研磨法により研磨し、シリコン
ウエーハ１０の表面から銅膜１４を除去する。化学機械
研磨法は、薬剤による化学的処理と研磨材による機械的
処理を一緒に行って、シリコンウエーハ１０の表面を研
磨するものである。この化学機械研磨法による研磨は、
研磨圧力が２５０ｇ／ｃｍ2、回転数が５０〜１００ｒ
ｐｍで１〜２分間行った。研磨材である研磨用スラリー
は、アルミナベースのものを用いた。
ハ１０の表面を化学機械研磨法により研磨し、シリコン
ウエーハ１０の表面から銅膜１４を除去する。化学機械
研磨法は、薬剤による化学的処理と研磨材による機械的
処理を一緒に行って、シリコンウエーハ１０の表面を研
磨するものである。この化学機械研磨法による研磨は、
研磨圧力が２５０ｇ／ｃｍ2、回転数が５０〜１００ｒ
ｐｍで１〜２分間行った。研磨材である研磨用スラリー
は、アルミナベースのものを用いた。
【００２４】シリコンウエーハ１０の表面を研磨するこ
とにより、シリコン酸化膜１２上から不要な銅膜１４が
取り除かれて配線溝１１内にのみ銅が残る。この結果、
シリコンウエーハ１０には、配線溝１１に埋め込まれた
状態の銅配線１５が完成する。このように、スパッタ法
により、配線溝１１を形成したシリコンウエーハ１０に
薄い銅膜１４を形成した後、銅膜１４の熱処理を行うこ
とにより、シリコンウエーハ１０の配線溝１１に銅を堆
積して銅配線１５を形成する。
とにより、シリコン酸化膜１２上から不要な銅膜１４が
取り除かれて配線溝１１内にのみ銅が残る。この結果、
シリコンウエーハ１０には、配線溝１１に埋め込まれた
状態の銅配線１５が完成する。このように、スパッタ法
により、配線溝１１を形成したシリコンウエーハ１０に
薄い銅膜１４を形成した後、銅膜１４の熱処理を行うこ
とにより、シリコンウエーハ１０の配線溝１１に銅を堆
積して銅配線１５を形成する。
【００２５】この際、スパッタ法によりシリコンウエー
ハ１０に銅膜１４を形成した後、シリコンウエーハ１０
をスパッタ装置からアニール装置に移し変えることがで
きる。このため、従来のように、スパッタしたままの状
態でアニール行う一体型の真空装置を必要とせず、既存
のスパッタ装置とアニール装置を組み合わせて使用する
ことができる。
ハ１０に銅膜１４を形成した後、シリコンウエーハ１０
をスパッタ装置からアニール装置に移し変えることがで
きる。このため、従来のように、スパッタしたままの状
態でアニール行う一体型の真空装置を必要とせず、既存
のスパッタ装置とアニール装置を組み合わせて使用する
ことができる。
【００２６】また、遠距離スパッタ法により、シリコン
ウエーハ１０に薄い銅膜１４を形成するため、配線溝１
１の底部１１ａに確実に銅を堆積することができ（図４
参照）、この結果、不良度合の少ない確実な配線を形成
することができる。また、銅膜１４を形成した後、シリ
コンウエーハ１０をスパッタ装置から熱処理装置に移し
変えるためにシリコンウエーハ１０を真空中から取り出
すことができるので、銅膜１４をリフローする前に、シ
リコンウエーハ１０に別のプロセスを施すことができ
る。
ウエーハ１０に薄い銅膜１４を形成するため、配線溝１
１の底部１１ａに確実に銅を堆積することができ（図４
参照）、この結果、不良度合の少ない確実な配線を形成
することができる。また、銅膜１４を形成した後、シリ
コンウエーハ１０をスパッタ装置から熱処理装置に移し
変えるためにシリコンウエーハ１０を真空中から取り出
すことができるので、銅膜１４をリフローする前に、シ
リコンウエーハ１０に別のプロセスを施すことができ
る。
【００２７】更に、シリコンウエーハ１０を水素雰囲気
中でアニールする際、４００℃で１５分程度行えばよ
く、熱処理を、従来の熱処理に比べて比較的低温度且つ
短時間で行うことができる。従って、銅により配線を形
成することができるので、他の配線材料に比べて低抵抗
の半導体装置の配線が可能となる。銅配線と他の材料に
よる配線とを、その比抵抗で比べてみると、以下の様に
なる。銅（Ｃｕ）が１．６９μΩ・ｃｍであるのに対
し、アルミニウム（Ａｌ）は２．６６μΩ・ｃｍ、アル
ミニウム（Ａｌ）合金は３〜３．５μΩ・ｃｍ、タング
ステン（Ｗ）及び金（Ａｕ）は２．２μΩ・ｃｍであ
り、銅配線の優位が明らかである。
中でアニールする際、４００℃で１５分程度行えばよ
く、熱処理を、従来の熱処理に比べて比較的低温度且つ
短時間で行うことができる。従って、銅により配線を形
成することができるので、他の配線材料に比べて低抵抗
の半導体装置の配線が可能となる。銅配線と他の材料に
よる配線とを、その比抵抗で比べてみると、以下の様に
なる。銅（Ｃｕ）が１．６９μΩ・ｃｍであるのに対
し、アルミニウム（Ａｌ）は２．６６μΩ・ｃｍ、アル
ミニウム（Ａｌ）合金は３〜３．５μΩ・ｃｍ、タング
ステン（Ｗ）及び金（Ａｕ）は２．２μΩ・ｃｍであ
り、銅配線の優位が明らかである。
【００２８】なお、上記実施例と同様の方法で、多数の
配線抵抗測定用パターンに銅配線を形成し、配線抵抗を
測定した。配線抵抗測定用パターンは、６インチのシリ
コンウエーハ１０上の幅０．４μｍ、深さ０．３μｍ、
長さ１５ｃｍに形成した。このとき、遠距離スパッタ法
により堆積した銅膜１４は、厚さが約０．６μｍであ
り、銅をリフローさせるためのアニールは、水素流量５
００ｓｃｃｍ、０．５Ｔｏｒｒで１５分間行った。化学
機械研磨法による研磨は、同様に、研磨圧力２５０ｇ／
ｃｍ2、回転数５０〜１００ｒｐｍで１〜２分間行っ
た。研磨用スラリーは、アルミナベースのものを用い
た。
配線抵抗測定用パターンに銅配線を形成し、配線抵抗を
測定した。配線抵抗測定用パターンは、６インチのシリ
コンウエーハ１０上の幅０．４μｍ、深さ０．３μｍ、
長さ１５ｃｍに形成した。このとき、遠距離スパッタ法
により堆積した銅膜１４は、厚さが約０．６μｍであ
り、銅をリフローさせるためのアニールは、水素流量５
００ｓｃｃｍ、０．５Ｔｏｒｒで１５分間行った。化学
機械研磨法による研磨は、同様に、研磨圧力２５０ｇ／
ｃｍ2、回転数５０〜１００ｒｐｍで１〜２分間行っ
た。研磨用スラリーは、アルミナベースのものを用い
た。
【００２９】図５に、上記の方法により配線抵抗測定用
パターンに形成した銅配線の配線抵抗の測定結果を示
す。図中、横軸は比抵抗［μΩ・ｃｍ］を示し、縦軸は
頻度［％］を示す。図５から、比抵抗１．９２〜２．２
４μΩ・ｃｍの間が最も頻度が高く、平均２．０μΩ・
ｃｍであることがわかる。これは、配線抵抗２４×１０
3〜２８×１０3Ωに相当する。このときの抵抗値の標準
偏差は、８．１％であった。
パターンに形成した銅配線の配線抵抗の測定結果を示
す。図中、横軸は比抵抗［μΩ・ｃｍ］を示し、縦軸は
頻度［％］を示す。図５から、比抵抗１．９２〜２．２
４μΩ・ｃｍの間が最も頻度が高く、平均２．０μΩ・
ｃｍであることがわかる。これは、配線抵抗２４×１０
3〜２８×１０3Ωに相当する。このときの抵抗値の標準
偏差は、８．１％であった。
【００３０】なお、本発明は上記実施例に限らず種々の
変形が可能であり、例えば、銅拡散抑制膜１３は、窒化
チタンの他、窒化タングステン（ＷＮ）、タンタル（Ｔ
ａ）等により形成してもよい。また、銅拡散抑制膜１３
を設けずにシリコン酸化膜１２上に銅膜１４を形成して
もよい。
変形が可能であり、例えば、銅拡散抑制膜１３は、窒化
チタンの他、窒化タングステン（ＷＮ）、タンタル（Ｔ
ａ）等により形成してもよい。また、銅拡散抑制膜１３
を設けずにシリコン酸化膜１２上に銅膜１４を形成して
もよい。
【００３１】更に、シリコンウエーハ１０表面の研磨
を、化学機械研磨法以外の研磨法により行ってもよい。
を、化学機械研磨法以外の研磨法により行ってもよい。
【００３２】
【発明の効果】以上の通り、本発明によれば、半導体基
板上の絶縁膜に配線溝を形成する配線溝形成工程と、ス
パッタ法により前記配線溝を含む前記絶縁膜上に銅膜を
形成する銅膜形成工程と、前記銅膜を酸化する酸化工程
と、前記銅膜を水素雰囲気中で熱処理することにより、
前記銅膜をリフローして前記配線溝中に充填するリフロ
ー工程とを有するので、既存のスパッタ装置と熱処理装
置をそれぞれ使用して、半導体基板の配線溝に銅を堆積
して銅配線を形成することができる。
板上の絶縁膜に配線溝を形成する配線溝形成工程と、ス
パッタ法により前記配線溝を含む前記絶縁膜上に銅膜を
形成する銅膜形成工程と、前記銅膜を酸化する酸化工程
と、前記銅膜を水素雰囲気中で熱処理することにより、
前記銅膜をリフローして前記配線溝中に充填するリフロ
ー工程とを有するので、既存のスパッタ装置と熱処理装
置をそれぞれ使用して、半導体基板の配線溝に銅を堆積
して銅配線を形成することができる。
【００３３】また、前記リフロー工程の後、表面を化学
機械研磨法により研磨し、前記絶縁膜上の前記銅膜を除
去する除去工程を更に有すれば、配線溝のみを残して不
要な銅を取り除くことができる。また、前記酸化工程
は、前記スパッタ装置から熱処理を行う熱処理装置に移
し変えることにより、前記銅膜を大気中に晒して前記銅
膜を酸化すればよい。
機械研磨法により研磨し、前記絶縁膜上の前記銅膜を除
去する除去工程を更に有すれば、配線溝のみを残して不
要な銅を取り除くことができる。また、前記酸化工程
は、前記スパッタ装置から熱処理を行う熱処理装置に移
し変えることにより、前記銅膜を大気中に晒して前記銅
膜を酸化すればよい。
【００３４】また、前記銅膜形成工程の前に、前記配線
溝を含む前記絶縁膜の表面に銅拡散抑制膜を形成する銅
拡散抑制膜形成工程を更に有すれば、銅拡散抑制膜によ
りシリコン酸化膜中に銅が拡散するのを抑制することが
できる。更に、前記リフロー工程が、約３５０〜４５０
℃の温度で熱処理し前記銅膜をリフローすれば、熱処理
を従来の熱処理に比べて比較的低温度且つ短時間で行う
ことができる。
溝を含む前記絶縁膜の表面に銅拡散抑制膜を形成する銅
拡散抑制膜形成工程を更に有すれば、銅拡散抑制膜によ
りシリコン酸化膜中に銅が拡散するのを抑制することが
できる。更に、前記リフロー工程が、約３５０〜４５０
℃の温度で熱処理し前記銅膜をリフローすれば、熱処理
を従来の熱処理に比べて比較的低温度且つ短時間で行う
ことができる。
【図１】本発明の実施例による半導体装置の製造方法を
説明する工程説明図（その一）である。
説明する工程説明図（その一）である。
【図２】本発明の実施例による半導体装置の製造方法を
説明する工程説明図（その二）である。
説明する工程説明図（その二）である。
【図３】本発明の実施例による半導体装置の製造方法を
説明する工程説明図（その三）である。
説明する工程説明図（その三）である。
【図４】本発明の実施例による半導体装置の製造方法を
説明する工程説明図（その四）である。
説明する工程説明図（その四）である。
【図５】本発明の実施例による半導体装置の製造方法に
より形成した半導体装置の配線抵抗の測定結果を示すグ
ラフである。
より形成した半導体装置の配線抵抗の測定結果を示すグ
ラフである。
１０…シリコンウエーハ １１…配線溝 １１ａ…底部 １２…シリコン酸化膜 １３…銅拡散抑制膜 １４…銅膜 １５…銅配線 ａ…深さ ｂ…幅
Claims (5)
- 【請求項１】 半導体基板上の絶縁膜に配線溝を形成す
る配線溝形成工程と、 スパッタ法により前記配線溝を含む前記絶縁膜上に銅膜
を形成する銅膜形成工程と、 前記銅膜を酸化する酸化工程と、 前記銅膜を水素雰囲気中で熱処理することにより、前記
銅膜をリフローして前記配線溝中に充填するリフロー工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記リフロー工程の後、表面を化学機械研磨法により研
磨し、前記絶縁膜上の前記銅膜を除去する除去工程を更
に有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１又は２記載の半導体装置の製造
方法において、 前記酸化工程は、前記スパッタ装置から熱処理を行う熱
処理装置に移し変えることにより、前記銅膜を大気中に
晒して前記銅膜を酸化することを特徴とする半導体装置
の製造方法。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置の製造方法において、 前記銅膜形成工程の前に、前記配線溝を含む前記絶縁膜
の表面に銅拡散抑制膜を形成する銅拡散抑制膜形成工程
を更に有することを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置の製造方法において、 前記リフロー工程は、約３５０〜４５０℃の温度で熱処
理し前記銅膜をリフローすることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6754695A JPH08264535A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6754695A JPH08264535A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08264535A true JPH08264535A (ja) | 1996-10-11 |
Family
ID=13348076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6754695A Pending JPH08264535A (ja) | 1995-03-27 | 1995-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08264535A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323120B1 (en) | 1999-03-18 | 2001-11-27 | Kabushiki Kaisha Kobe Seiko | Method of forming a wiring film |
| JP2007311383A (ja) * | 2006-05-16 | 2007-11-29 | Nec Corp | 銅ダマシン多層配線の形成方法 |
| JP2010206212A (ja) | 2010-04-22 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 集積回路チップ上の電気めっき相互接続構造 |
| WO2013047323A1 (ja) * | 2011-09-30 | 2013-04-04 | 株式会社アルバック | 半導体装置の製造方法、半導体装置 |
-
1995
- 1995-03-27 JP JP6754695A patent/JPH08264535A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323120B1 (en) | 1999-03-18 | 2001-11-27 | Kabushiki Kaisha Kobe Seiko | Method of forming a wiring film |
| JP2007311383A (ja) * | 2006-05-16 | 2007-11-29 | Nec Corp | 銅ダマシン多層配線の形成方法 |
| JP2010206212A (ja) | 2010-04-22 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 集積回路チップ上の電気めっき相互接続構造 |
| WO2013047323A1 (ja) * | 2011-09-30 | 2013-04-04 | 株式会社アルバック | 半導体装置の製造方法、半導体装置 |
| JPWO2013047323A1 (ja) * | 2011-09-30 | 2015-03-26 | 株式会社アルバック | 半導体装置の製造方法、半導体装置 |
| US9337092B2 (en) | 2011-09-30 | 2016-05-10 | Ulvac, Inc. | Method of manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4266502B2 (ja) | 半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法 | |
| JP3510942B2 (ja) | 半導体素子の配線形成方法 | |
| US6040243A (en) | Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion | |
| US5266525A (en) | Microelectronic interlayer dielectric structure and methods of manufacturing same | |
| US6159857A (en) | Robust post Cu-CMP IMD process | |
| US5444023A (en) | Method of fabricating a semiconductor device having a multilayer wiring structure and using a fluorine compound-containing gas | |
| JPH079934B2 (ja) | 半導体デバイスの製造方法 | |
| JPH07211776A (ja) | 半導体基板に導体路を形成する方法 | |
| JPH10144688A (ja) | 大きさの異なるコンタクトホールを有する半導体装置のコンタクトプラグの形成方法 | |
| JP3911643B2 (ja) | 埋め込み導電層の形成方法 | |
| JP2003508896A (ja) | 少なくとも１つのメタライゼーション面を有する集積回路の製造方法 | |
| US20020102834A1 (en) | Method of forming dual damascene structure | |
| JPH0831456B2 (ja) | 半導体装置の製造方法 | |
| JP3133842B2 (ja) | 多層配線構造の製造方法 | |
| JPH08264535A (ja) | 半導体装置の製造方法 | |
| US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
| US20030232498A1 (en) | Method for forming wiring structure | |
| JPH11312734A (ja) | 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造 | |
| JP3374901B2 (ja) | 半導体装置 | |
| US6130150A (en) | Method of making a semiconductor device with barrier and conductor protection | |
| JPH0969495A (ja) | 半導体装置の製造方法 | |
| JPH08139190A (ja) | 半導体装置の製造方法 | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements | |
| JP2590711B2 (ja) | 半導体装置の製造方法 | |
| JPH0565049B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031014 |