JPWO2013047323A1 - 半導体装置の製造方法、半導体装置 - Google Patents
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Abstract
半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層を覆うシード層を形成するシード層形成工程と、前記シード層をリフロー法によって溶融させるシード層溶融工程と、を備え、前記シード層はCuからなる。
Description
本発明は、半導体装置の製造方法、半導体装置に関し、詳しくは微細な配線を高精度に形成する技術に関する。
本願は、2011年9月30日に、日本に出願された日本国特願2011−215847号に基づき優先権を主張し、その内容をここに援用する。
本願は、2011年9月30日に、日本に出願された日本国特願2011−215847号に基づき優先権を主張し、その内容をここに援用する。
従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。
このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムより融点が高く、かつ電気抵抗率も低いため、LSI配線材料として有力である。しかし、配線材料として銅を用いる際には微細加工が困難であるという課題があった。例えば、特許文献1には、絶縁層に溝を形成し、この溝の内部に銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝内に銅配線を形成する方法が提案されている。
しかしながら、特許文献1に記載された発明では、溝の内部に隙間無く銅を埋め込むことが困難であるという課題があった。
即ち、溝の内部にスパッタリングによって銅を積層する場合、微細な溝の内部まで銅が堆積せず、溝の内部は空洞のまま溝の開口端付近だけ銅が堆積してしまう。
また、リフロー法によって溝の内部を溶融した銅によって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題があった。
このように溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。
即ち、溝の内部にスパッタリングによって銅を積層する場合、微細な溝の内部まで銅が堆積せず、溝の内部は空洞のまま溝の開口端付近だけ銅が堆積してしまう。
また、リフロー法によって溝の内部を溶融した銅によって埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題があった。
このように溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。
本発明に係る態様は上記課題を解決するためになされたものであり、微細な溝部の内部に隙間無く導電材料を埋め込み、導電性に優れた配線を得ることが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
上記課題を解決するために、本発明は次のような半導体装置の製造方法、半導体装置を採用した。
(1)本発明に係る一態様の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層を覆うシード層を形成するシード層形成工程と、前記シード層をリフロー法によって溶融させるシード層溶融工程と、を備え、前記シード層はCuからなる。
(1)本発明に係る一態様の半導体装置の製造方法は、基体に溝部を形成する溝部形成工程と、少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、前記バリア層を覆うシード層を形成するシード層形成工程と、前記シード層をリフロー法によって溶融させるシード層溶融工程と、を備え、前記シード層はCuからなる。
(2)上記(1)の態様において、前記シード層形成工程は、前記バリア層を覆うCu薄膜を形成する工程と、前記Cu薄膜を熱処理する工程と、を有し、前記熱処理が、100℃以上、400℃以下の温度範囲で行われてもよい。
(3)上記(1)または(2)の態様において、1回の前記シード層形成工程および前記シード層溶融工程で溝内部を埋め込むだけでなく、前記シード層形成工程および前記シード層溶融工程を2回以上繰り返してもよい。
(4)上記(1)から(3)いずれかに記載の態様において、前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなる構成を採用してもよい。
(5)上記(1)から(4)いずれかに記載の態様において、前記基体は、半導体基板と、前記半導体基板の一面に形成された絶縁層とからなる構成を採用してもよい。
(5)上記(1)から(4)いずれかに記載の態様において、前記基体は、半導体基板と、前記半導体基板の一面に形成された絶縁層とからなる構成を採用してもよい。
(6)本発明に係る一態様の半導体装置は、基体に形成された溝部と、前記溝部の内壁面を覆うバリア層と、前記バリア層の内側領域に埋め込まれた導電体と、を備え、前記導電体は、前記バリア層を覆うCuからなるシード層をリフロー法によって溶融させて形成された。
本発明に係る上記態様の半導体装置の製造方法および半導体装置によれば、バリア層を覆うCuからなるシード層をリフロー法によって溶融させるので、導電材料のCuが溝部の隅々まで内部に空洞を生じることなく均一に行き渡り、局所的な断線部分のない高精度な導電体を得ることができる。
以下、本発明に係る実施形態の半導体装置の製造方法および半導体装置について、図面に基づき説明する。なお、本実施形態は発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
(半導体装置)
図1は、本発明に係る一実施形態の半導体装置を示す要部拡大断面図である。
半導体装置10は、基体11を備えている。基体11は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体11の一部に、例えば半導体素子等が形成されていてもよい。
図1は、本発明に係る一実施形態の半導体装置を示す要部拡大断面図である。
半導体装置10は、基体11を備えている。基体11は、絶縁性基板、例えばガラス基板、樹脂基板などから構成される。なお、この基体11の一部に、例えば半導体素子等が形成されていてもよい。
基体11の一面11aには、溝部(トレンチ)12が形成されている。溝部12は、例えば、基体11の一面11aから基体11の厚み方向に掘り下げられた幅が細く、かつ深い微細な溝からなる。溝部12の底部の幅Wは、例えば20nm〜50nm程度になるように形成される。また、溝部12の深さDは、例えば80nm〜200nm程度になるように形成される。このような溝部12の内側領域に、例えば半導体素子の回路配線を構成する導電体が形成される。
溝部12には、内壁面12aを覆うように、バリア層(バリアメタル)13が形成されている。バリア層13は、例えば、Ta(タンタル)窒化物、Ta珪化物、Ta炭化物、Ti(チタン)窒化物、Ti珪化物、Ti炭化物、W(タングステン)窒化物、W珪化物、W炭化物、Ru(ルテニウム)、およびRu酸化物、V(バナジウム)酸化物、Co(コバルト)酸化物,Nb(ニオブ)酸化物などから構成される。
バリア層(バリアメタル)13は、厚みt1が例えば1nm〜3nm程度になるように形成される。
バリア層(バリアメタル)13は、厚みt1が例えば1nm〜3nm程度になるように形成される。
更に、溝部12におけるバリア層(バリアメタル)13の内側領域には、導電材料からなる導電体14が形成されている。導電体14は、Cu(銅)から構成されている。この導電体14は、バリア層(バリアメタル)13の内側領域にシード層を形成し、このシード層を溶融(リフロー)することによって、溝部12を埋め込むことにより形成する。
導電体14は、例えば、基体11に形成された半導体素子の回路配線となる。
導電体14は、例えば、基体11に形成された半導体素子の回路配線となる。
このような構成の半導体装置10によれば、バリア層(バリアメタル)13の内側領域に、Cuからなるシード層を形成し、このシード層を溶融(リフロー)して導電体14を形成することによって、導電体14の形成時に、導電材料が溝部12の内側を隙間無く埋め込まれる。よって、電気抵抗が均一で、かつ断線などの懸念の無いCuからなる導電体(回路配線)14を備えた半導体装置10が実現できる。
(半導体装置の製造方法)
図2、図3は、本発明に係る一実施形態の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明に係る実施形態の半導体装置を製造する際には、まず、基体11を用意する(図2(a)参照)。基体11としては、絶縁性基板、半導体基板が用いられる。絶縁性基板としては、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、SiCウェーハなどが挙げられる。基体11には、例えば、予め半導体素子(図示略)が形成されている。
図2、図3は、本発明に係る一実施形態の半導体装置の製造方法を段階的に示した要部拡大断面図である。
本発明に係る実施形態の半導体装置を製造する際には、まず、基体11を用意する(図2(a)参照)。基体11としては、絶縁性基板、半導体基板が用いられる。絶縁性基板としては、例えば、ガラス基板、樹脂基板が挙げられる。また、半導体基板としては、例えば、シリコンウェーハ、SiCウェーハなどが挙げられる。基体11には、例えば、予め半導体素子(図示略)が形成されている。
次に、この基体11の一面11aに、所定の深さの溝部12を形成する(図2(b)参照:溝部形成工程)。溝部12は、例えば、半導体素子の回路配線を象ったパターンとなるように形成される。基体11の一面11aに溝部12を形成する方法としては、例えば、フォトリソグラフィーによるエッチング加工や、レーザー光による加工を用いることができる。
次に、溝部12の内壁面12aを含む基体11の一面11aに、所定の厚みのバリア層(バリアメタル)13を形成する(図2(c)参照:バリア層形成工程)。バリア層(バリアメタル)13は、例えば、Ta、Ti、W、Ru、V、Co、Nbのうちの少なくとも1種を含む材料を用いて形成する。バリア層13の形成は、例えば、スパッタリング法やCVD法を用いることが好ましい。また、バリア層(バリアメタル)13は、厚みt1が例えば1nm〜3nm程度になるように形成される。
図4は、バリア層の形成に用いるスパッタリング装置(成膜装置)の一例を示している。
スパッタリング装置(成膜装置)1は、真空槽2と、真空槽2内部にそれぞれ配置された基板ホルダ7およびターゲット5とを有している。
スパッタリング装置(成膜装置)1は、真空槽2と、真空槽2内部にそれぞれ配置された基板ホルダ7およびターゲット5とを有している。
真空槽2には真空排気系9とガス供給系4とが接続されており、真空槽2内部を真空排気し、真空排気しながらガス供給系4からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し(例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下)、真空槽2内部に大気圧よりも低い成膜雰囲気(例えば全圧が10−4Pa以上10−1Pa以下)を形成する。
そして、基体11に溝部12が形成された一面11a側をターゲット5に向けた状態で基板ホルダ7に保持させておく。真空槽2の外部にはスパッタ電源8とバイアス電源6がそれぞれ配置され、ターゲット5はスパッタ電源8に、基板ホルダ7はバイアス電源6にそれぞれ接続されている。
真空槽2の外部に磁界形成手段3が配置されており、真空槽2を接地電位に置き、真空槽2内部の成膜雰囲気を維持しながら、ターゲット5に負電圧を印加するとターゲット5はマグネトロンスパッタされる。ターゲット5は、上述したバリア層(バリアメタル)13の形成材料が主成分とされる。
そして、ターゲット5がマグネトロンスパッタされると、バリア層13の形成材料がスパッタ粒子として放出される。
そして、ターゲット5がマグネトロンスパッタされると、バリア層13の形成材料がスパッタ粒子として放出される。
放出されたスパッタ粒子と、反応ガスは基体11に溝部12が形成された一面11aに入射し、溝部12の内壁面12aを含む基体11の一面11aを覆うようにバリア層13が形成される。
次に、バリア層13を覆うようにシード層15を形成する(図3(a)参照:シード層形成工程)。このシード層15は、次工程においてリフローされ、溝部12に埋め込まれる導電材料となる。シード層15は、Cuから構成される。シード層15は、上述したバリア層13と同様に、スパッタリング法を用いて形成される。シード層15は、例えば厚みが15nm〜55nm程度になるように形成される。
スパッタリング装置(成膜装置)1を用いたシード層15の形成方法について説明する。
まず、基板ホルダ7上に基体11を配置した状態で、真空排気系9により真空槽2内部を真空排気し、真空排気しながらガス供給系4からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し(例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下)、真空槽2内部に大気圧よりも低い成膜雰囲気(例えば全圧が10−4Pa以上10−1Pa以下)を形成する。
まず、基板ホルダ7上に基体11を配置した状態で、真空排気系9により真空槽2内部を真空排気し、真空排気しながらガス供給系4からスパッタガスと、化学構造中に窒素又は酸素を含む反応ガスを導入し(例えば反応ガスが酸素の場合、流量が0.1sccm以上5sccm以下)、真空槽2内部に大気圧よりも低い成膜雰囲気(例えば全圧が10−4Pa以上10−1Pa以下)を形成する。
スパッタガスを導入し、真空槽2内が所定の圧力(例えば4.0×10−2Paの圧力)に安定した後、スパッタ電源8を起動して、カソード電極(図示略)に負電圧を印加することにより、放電が開始され、ターゲット5をCuとして、ターゲット5の表面近傍にプラズマを発生させる。
そして、スパッタリングによる成膜を所定時間行い、バリア層13を覆うように銅薄膜を形成した後、真空槽2から基体11を搬出する。
そして、スパッタリングによる成膜を所定時間行い、バリア層13を覆うように銅薄膜を形成した後、真空槽2から基体11を搬出する。
なお、上述のスパッタリング装置1の基板ホルダ7内には温度調節手段(図示略)が設けられており、銅薄膜を形成する際、基体11の温度を所定の温度に調節しておく(例えば−20℃)。
スパッタリング装置1では、磁界形成手段3がターゲット5表面と平行に移動・回転できるように構成されており、ターゲット5表面のスパッタされる領域(エロージョン領域)をターゲット上の任意の位置に形成させることができる。
次に、シード層15を形成した基体11を、シード層15の溶融温度以上に加熱してリフローを行う(図3(b)参照:シード層溶融工程)。これにより、シード層15は溶融して溝部12の内側、即ちバリア層13の内側領域がCuからなる導電材料Mによって埋め込まれる。
シード層15の溶融温度を、例えば、100℃以上、400℃以下とする。
シード層15の溶融温度を、例えば、100℃以上、400℃以下とする。
なお、バリア層13の内側領域へのCuからなる導電材料Mの充填が十分でない場合には、シード層形成工程およびシード層溶融工程を2回以上繰り返すことが好ましい。これにより、より確実に、バリア層13の内側領域へCuからなる導電材料Mを充填することができる。
この後、溝部12を除いた基体11の一面11aに積層されているバリア層13、導電材料Mを除去する(図3(c)参照)。これによって、それぞれの溝部12ごとに、溝部12を埋め込む導電体14、即ち回路配線が形成される。
以下、実験例により本発明に係る実施形態をさらに具体的に説明するが、本発明は以下の実験例に限定されるものではない。
「実験例1」
基体として厚み0.775mmのシリコン酸化膜付シリコン基板を用意した。
次に、この基体の一面に、フォトリソグラフィーによるエッチング加工により、深さ100nmの溝部を形成した。
次に、溝部の内壁面含む基体の一面に、スパッタリング法により、厚みの3nmのTaからなるバリア層を形成した。
次に、バリア層を覆うように、スパッタリング法により、厚み25nmのシード層銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側、即ちバリア層の内側領域にCuからなる導電材料を埋め込んだ。
バリア層の内側領域にCuからなる導電材料を埋め込んだ後、その基体について、走査型電子顕微鏡(SEM)を用いて、溝部の充填率(溝部がCuによって充填されている割合、体積%)を調べた。
なお、充填率が90%以上の場合を○、充填率が80%以上90%未満の場合を△、充填率が80%未満の場合を×と評価した。
結果を表1に示す。
基体として厚み0.775mmのシリコン酸化膜付シリコン基板を用意した。
次に、この基体の一面に、フォトリソグラフィーによるエッチング加工により、深さ100nmの溝部を形成した。
次に、溝部の内壁面含む基体の一面に、スパッタリング法により、厚みの3nmのTaからなるバリア層を形成した。
次に、バリア層を覆うように、スパッタリング法により、厚み25nmのシード層銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側、即ちバリア層の内側領域にCuからなる導電材料を埋め込んだ。
バリア層の内側領域にCuからなる導電材料を埋め込んだ後、その基体について、走査型電子顕微鏡(SEM)を用いて、溝部の充填率(溝部がCuによって充填されている割合、体積%)を調べた。
なお、充填率が90%以上の場合を○、充填率が80%以上90%未満の場合を△、充填率が80%未満の場合を×と評価した。
結果を表1に示す。
「実験例2」
厚み35nmのCuからなるシード層を形成したこと以外は実験例1と同様にして、基体の溝部内にCuを充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み35nmのCuからなるシード層を形成したこと以外は実験例1と同様にして、基体の溝部内にCuを充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例3」
厚み45nmのCuからなるシード層を形成したこと以外は実験例1と同様にして、基体の溝部内にCuを充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み45nmのCuからなるシード層を形成したこと以外は実験例1と同様にして、基体の溝部内にCuを充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例4」
シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例5」
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例6」
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例7」
厚み55nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み55nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例8」
シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例9」
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例10」
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を200℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例1と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表1に示す。
「実験例11」
基体として厚み0.775mmのシリコン酸化膜付シリコン基板を用意した。
次に、この基体の一面に、フォトリソグラフィーによるエッチング加工により、深さ100nmの溝部を形成した。
次に、溝部の内壁面含む基体の一面に、スパッタリング法により、厚みの3nmのTaからなるバリア層を形成した。
次に、バリア層を覆うように、スパッタリング法により、厚み25nmの銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側、即ちバリア層の内側領域にCuからなる導電材料を埋め込んだ。
再び、バリア層の内側領域に、スパッタリング法により、銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側にCuからなる導電材料を埋め込んだ。
その後、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
基体として厚み0.775mmのシリコン酸化膜付シリコン基板を用意した。
次に、この基体の一面に、フォトリソグラフィーによるエッチング加工により、深さ100nmの溝部を形成した。
次に、溝部の内壁面含む基体の一面に、スパッタリング法により、厚みの3nmのTaからなるバリア層を形成した。
次に、バリア層を覆うように、スパッタリング法により、厚み25nmの銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側、即ちバリア層の内側領域にCuからなる導電材料を埋め込んだ。
再び、バリア層の内側領域に、スパッタリング法により、銅薄膜を形成した。銅薄膜を形成する際、基体の温度を−20℃に調節した。
次に、シード層を形成した基体を400℃に加熱して、シード層を溶融して溝部の内側にCuからなる導電材料を埋め込んだ。
その後、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例12」
シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例13」
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例14」
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を350℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例15」
厚み15nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み15nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例16」
シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例17」
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例18」
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例19」
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み45nmのCuからなるシード層を形成し、シード層を形成した基体を300℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例20」
シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例21」
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み35nmのCuからなるシード層を形成し、シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
「実験例22」
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
厚み40nmのCuからなるシード層を形成し、シード層を形成した基体を250℃に加熱して、シード層を溶融して溝部の内側にCuを埋め込んだこと以外は実験例11と同様にして、基体の溝部内に導電体を充填した。
また、実験例1と同様にして、溝部の充填率を調べた。
結果を表2に示す。
表1の結果から、シード層の厚みを35nm以上、シード層の溶融温度を300℃以上とすれば、溝部に対する導電材料(Cu)の充填性が向上することが分かった。
表2の結果から、シード層形成工程およびシード層溶融工程を2回繰り返した場合、シード層の厚みを35nm以上、シード層の溶融温度を250℃以上とすれば、溝部に対して、導電材料(Cu)を十分に充填できることが分かった。
表2の結果から、シード層形成工程およびシード層溶融工程を2回繰り返した場合、シード層の厚みを35nm以上、シード層の溶融温度を250℃以上とすれば、溝部に対して、導電材料(Cu)を十分に充填できることが分かった。
10 半導体装置
11 基体
12 溝部(トレンチ)
13 バリア層(バリアメタル)
14 導電体(回路配線)
15 シード層
11 基体
12 溝部(トレンチ)
13 バリア層(バリアメタル)
14 導電体(回路配線)
15 シード層
Claims (6)
- 基体に溝部を形成する溝部形成工程と、
少なくとも前記溝部の内壁面を覆うバリア層を形成するバリア層形成工程と、
前記バリア層を覆うシード層を形成するシード層形成工程と、
前記シード層をリフロー法によって溶融させるシード層溶融工程と、を備え、
前記シード層はCuからなることを特徴とする半導体装置の製造方法。 - 前記シード層形成工程は、前記バリア層を覆うCu薄膜を形成する工程と、前記Cu薄膜を熱処理する工程と、を有し、
前記熱処理が、100℃以上、400℃以下の温度範囲で行われることを特徴とする請求項1記載の半導体装置の製造方法。 - 前記シード層形成工程および前記シード層溶融工程を2回以上繰り返すことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記バリア層は、Ta,Ti,W,Ru,V,Co,Nbのうち、少なくとも一種を含む材料からなることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記基体は、半導体基板と、前記半導体基板の一面に形成された絶縁層とからなることを特徴とする請求項1記載の半導体装置の製造方法。
- 基体に形成された溝部と、前記溝部の内壁面を覆うバリア層と、前記バリア層の内側領域に埋め込まれた導電体と、を備え、
前記導電体は、前記バリア層を覆うCuからなるシード層をリフロー法によって溶融させて形成されたことを特徴とする半導体装置。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264535A (ja) * | 1995-03-27 | 1996-10-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH08316233A (ja) * | 1994-06-21 | 1996-11-29 | Toshiba Corp | 半導体装置の製造方法 |
JPH1074760A (ja) * | 1996-08-30 | 1998-03-17 | Sony Corp | 配線形成方法 |
JP2002075994A (ja) * | 2000-08-24 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2008071850A (ja) * | 2006-09-13 | 2008-03-27 | Sony Corp | 半導体装置の製造方法 |
Family Cites Families (15)
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---|---|---|---|---|
JPH06103681A (ja) | 1992-09-18 | 1994-04-15 | Nec Home Electron Ltd | 磁気ディスク装置 |
US6475903B1 (en) * | 1993-12-28 | 2002-11-05 | Intel Corporation | Copper reflow process |
US5654232A (en) * | 1994-08-24 | 1997-08-05 | Intel Corporation | Wetting layer sidewalls to promote copper reflow into grooves |
US5891803A (en) * | 1996-06-26 | 1999-04-06 | Intel Corporation | Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits |
US6077780A (en) * | 1997-12-03 | 2000-06-20 | Advanced Micro Devices, Inc. | Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure |
KR100259357B1 (ko) * | 1998-02-07 | 2000-06-15 | 김영환 | 반도체 소자의 배선형성방법 |
US6184137B1 (en) * | 1998-11-25 | 2001-02-06 | Applied Materials, Inc. | Structure and method for improving low temperature copper reflow in semiconductor features |
KR100465063B1 (ko) * | 2002-04-01 | 2005-01-06 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
US7030016B2 (en) | 2004-03-30 | 2006-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Post ECP multi-step anneal/H2 treatment to reduce film impurity |
JP4760236B2 (ja) * | 2005-05-27 | 2011-08-31 | 日立化成工業株式会社 | 単結晶の熱処理方法 |
CN101399220A (zh) * | 2007-09-27 | 2009-04-01 | 力晶半导体股份有限公司 | 金属互连的制造方法 |
KR100975652B1 (ko) * | 2007-10-05 | 2010-08-17 | 한국과학기술원 | 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법 |
US20090194875A1 (en) * | 2008-01-31 | 2009-08-06 | International Business Machines Corporation | HIGH PURITY Cu STRUCTURE FOR INTERCONNECT APPLICATIONS |
KR20130053338A (ko) * | 2011-11-15 | 2013-05-23 | 삼성전자주식회사 | Tsv 구조를 구비한 집적회로 소자 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316233A (ja) * | 1994-06-21 | 1996-11-29 | Toshiba Corp | 半導体装置の製造方法 |
JPH08264535A (ja) * | 1995-03-27 | 1996-10-11 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH1074760A (ja) * | 1996-08-30 | 1998-03-17 | Sony Corp | 配線形成方法 |
JP2002075994A (ja) * | 2000-08-24 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2008071850A (ja) * | 2006-09-13 | 2008-03-27 | Sony Corp | 半導体装置の製造方法 |
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