JPH08316233A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 電極配線領域をなす溝、コンタクトホール
に、導電膜をリフローさせて埋め込み配線を形成し、緻
密で信頼性の高い配線を形成できる半導体装置の製造方
法。 【構成】 半導体基板に電極配線を形成する際に、電極
配線を形成すべき領域に予め溝やコンタクトホールを形
設した半導体基板面上に、Cu、Ag等を主体とする導電膜
を成膜し酸化性ガスを供給しながら加熱処理し、導電膜
のリフローによって溝とコンタクトホールを充填し、そ
れ以外の導電膜を研磨により除去して電極配線を形成す
る。また加熱処理にあたり、酸化性ガスに加えて還元性
ガスを供給し、局部的な酸化還元反応を用いて導電膜を
流動および／またはリフローさせ、埋め込みを行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電極配線を半導体基板
上に備えた半導体装置の製造方法に係り、さらに詳しく
は、信頼性の高い電極配線を備えたSi半導体装置もしく
は化合物半導体装置に適する半導体装置の製造方法に関
する。

【０００２】

【従来の技術】近年、半導体装置、たとえば論理デバイ
スに代表されるような集積回路装置（集積回路素子）に
おいては、高集積度化が著しく進み、またこの高集積度
化に伴って、各能動素子間を電気的に結合する配線の微
細化も必然的に要求されている。そして、この微細配線
については、高い電流密度および動作温度も要求される
ため、エレクトロマイグレーション耐性の高い材料で配
線を形成することなどにより、半導体装置の信頼性を向
上することが図られている。

【０００３】また、この種の半導体装置においては、動
作速度の高速化も要求されており、この動作速度の高速
化では、RC遅延が大きな問題となっている。このRC遅延
問題の解決策としては、パッシベーション膜の低誘電率
化、および配線材料の低抵抗化が必須となる。このよう
な要求に対応する配線材料としては、AlもしくはAl合
金、さらにはAlより電気抵抗が低く、かつ拡散の活性化
エネルギーがAl以上のCu，Agなどが知られている。

【０００４】一方、前記電極配線の微細化には、その加
工手段として、一般的に RIE(Reactive Ion Etching)法
やイオンミリング法などが知られている。しかしなが
ら、たとえばAl配線においては、加工プロセスでのリソ
グラフィにおける光の反射による滲みの発生問題、 RIE
における析出物や粒界の存在に起因する加工の不均一性
などの問題がある。そして、これらの問題によって、配
線形状が悪化して配線信頼性の劣化を招来するという不
都合に直面している。

【０００５】また、Cu配線の場合においては、たとえば
RIE法で加工しようとしても、Cuの塩化物やフッ化物は
蒸気圧が低いため実施困難である。つまり、被加工体で
ある半導体基板の温度を高温化し、塩化物，フッ化物な
どの蒸気圧を上げようとすると、塩化反応，フッ化反応
も促進され、その塩化反応やフッ化反応が配線内部まで
進む。しかし、これらの反応に対応し得るレジスト材も
存在しないので、結果的に電極配線の微細加工が達成で
きない状況にある。

【０００６】さらに、イオンミリングによる物理的加工
方法の場合は、イオンダメージにより、加工後のマスク
材の剥離・除去が困難であること、ミリングされた原子
の再付着によって電極配線間の短絡を生じ易いなどの問
題がある。

【０００７】前記半導体装置の製造工程での配線加工方
法に対し、近年、埋め込み配線方式が注目され、主流化
しつつある。すなわち、CMP(Chemical Mechanical Poli
shing)技術の発達により、埋め込み配線という形で、所
要の電極配線を形成することが可能となって、AlやCuを
素材とした電極配線の形成が行われている。この方法で
は、配線用金属の成膜に先立って、能動領域などを設け
た半導体基板、たとえばSi基板の能動領域形成面上に絶
縁膜（層間膜）を設け、この絶縁膜の電極配線を形成す
べき領域に予め溝を加工（形設）する。

【０００８】次いで、前記溝付けなどの加工を施した面
に、配線用金属を通常のスパッタ，コリメーションスパ
ッタ（異方性スパッタ）、もしくは CVDなどの方法によ
り成膜する。その後、加熱処理を加えることによって、
前記堆積（成膜）した金属をリフローさせ、溝などを埋
め込んでから、 CMPによって不要な金属膜を取り除き、
所要の電極配線を形成する。

【０００９】このとき、能動部あるいは下層電極との接
続についても、絶縁膜に形設されたコンタクトホールに
予めもしくは配線形成時に、金属を埋め込むことによっ
て行われており、また、一般的に電極配線用金属膜形成
前には、バリアメタルが形成される。

【００１０】なお、配線用金属をリフローさせ、溝内を
充填せしめるための加熱処理は、(1)金属膜成膜後、高
真空に保ったまま行うか、(2)特にCuやAgの成膜後、一
度大気圧に解放した場合は、酸化物の平衡解離圧以下の
真空、もしくは高真空に熱処理チャンバーを排気した
後、水素気流中で加熱処理を行うか、もしくは(3)大気
圧熱処理の場合、高純度のフォーミングガス（ N₂ およ
び H₂ の混合ガスで、通常 H₂ 濃度は10〜20％）中で行
う。

【００１１】つまり、いずれの場合も、酸化性ガスを極
力排除した雰囲気中か、還元性ガス雰囲気中で加熱処理
が行われている。

【００１２】ここで、前記リフロー熱処理に当たって、
２つの問題点がある。

【００１３】第１には、図25（Ａ）に模式的に示すよう
に、たとえば溝１内の初期堆積量を増やすため、通常金
属膜は、溝１の深さ× 1.5〜 2.0倍の堆積量に成膜され
る。このため、リフロー熱処理過程で、溝１間スペース
2a上の対向する堆積膜（金属膜）3b面が接触してブリッ
ジ3aが発生し、図25（Ｂ）に模式的に示すように、前記
溝１内に空孔４が形成・残存してリフローを阻害する。
なお、図において、２，５は SiO₂ 膜， SiN膜などの絶
縁膜である。

【００１４】この点さらに言及すると、前記配線用金属
をスパッタもしくは真空蒸着などの物理的蒸着で堆積す
る場合、飛来粒子の入射方向がコサイン分布を採るた
め、その斜め入射成分により溝１間スペース2a上の堆積
が溝１方向へ成長して、オーバーハングした部分3bが発
生し、溝１内への堆積を阻害する。このようにオーバー
ハングした部分3bが成長した状態で熱処理を行うと、熱
膨張などによって隣同士が接触して、この接触部分の成
長（ネッキング）が進み、ブリッジ3aと称するスペース
2a間の連結が進行する。このスペース2a間の連結進行に
伴って、いわゆるブリッジ領域下には初期空間が残留
し、この空洞は通常の熱処理では埋没できないので、そ
の後の CMPで配線加工したとき、配線内に空洞が残留し
た形態を採ることになる。

【００１５】第２には、図26（Ａ）に模式的に示すよう
に、前記のようなブリッジ3aを発生しなくても、リフロ
ー熱処理過程で、図26Ｂに模式的に示すように、溝１内
の堆積物が溝１間スペース2a上に吸い上げられ、溝１内
に空孔４が生じて、配線の信頼性低下もしくは断線が発
生するという問題がある。すなわち、この場合、熱処理
を行うことによって、図26（Ａ）に模式的に示すよう
に、表面曲率半径差に起因する表面拡散で、一旦溝１内
へ堆積する金属の移動が進行する。しかしながら、この
段階では、エネルギー的に準安定な状態にあるので、表
面，界面エネルギー減少を駆動力とした堆積膜３の移動
がさらに進められる。そして、このときの堆積膜３の移
動方向はスペース2a上の堆積量と溝１内の堆積量の関係
で決まり、単純に球で仮定すると粒径の 4〜 3乗に逆比
例して反応が進行する。つまり、図26（Ｂ）に模式的に
示すように、堆積量の少ない方向から堆積量の多い方向
へ、金属膜の移動が起こる。さらに、配線用金属を通常
のスパッタで堆積させると、極端な場合リフロー熱処理
を行う前に、スペース2a間で堆積膜の連結が発生し、溝
１内に空孔４が生じることもある。

【００１６】図27（Ａ），27（Ｂ）および27（Ｃ）は従
来の加熱スパッタリング法において、溝１内に配線用金
属としてCuが埋め込まれる状態を模式的に示したもので
ある。一般的に配線用金属のスパッタは、金属の酸化に
よる抵抗値の増加を防ぐため、Arガスなどの不活性雰囲
気中で行われる。このとき、溝１を設けたSi基板面に対
するスパッタでは、平坦部に比べて溝内部の堆積速度が
遅くなる。すなわち、段差の付いている溝１底部では、
スパッタ粒子が入射し得る角度範囲（見込み角）が、平
坦部に比べて狭まっているからである。

【００１７】ここで、Si基板を加熱しながらスパッタリ
ング法によって成膜を行った場合、図27（Ａ）に示すよ
うに、成膜初期には金属は表面エネルギーを低下させる
ように島状な凝集を起こす。特に、溝１の内壁は堆積速
度が遅いために、前記凝集が顕著に起こり易い。そし
て、溝１内での側壁部凝集が起こると、溝１の開口部に
おける島状金属によって見込み角が減少して、スパッタ
粒子の溝１内部への入射が妨げられ、図27（Ｂ）に示す
ように、開口部の島状金属のみが優先的に成長する。こ
の結果、対向する開口部の側壁から、それぞれ優先的に
成長した島状金属同士が接触，密着し、溝１内に空孔４
を残したままとなって、図27（Ｃ）に示すように溝１を
堆積膜３で埋め込むことができなくなってしまう。

【００１８】上記のように、通常の物理蒸着で成膜を行
った場合、スペース2a上で堆積物がオーバーハングした
部分3bの影響によって、溝１内の堆積膜厚に比べてスペ
ース2a上の堆積膜厚が大きいので、前記２つの問題を解
消し得ない。また、前記溝１内の堆積量を増やす方法と
して異方性成膜もあるが、これでは成膜効率が劣るう
え、溝側壁膜厚が薄いため、熱処理を加えたとき凝集に
よって段切れを生じ、スペース2a上から溝１内への堆積
金属の移動が阻害されるという問題がある。

【００１９】さらに、前記 CMP技術を用いた埋め込み配
線の形成においては、配線状の溝を精度よく形設するこ
とが要求される。したがって、フォトエッチングプロセ
スの際、下層材料からの光の乱反射によって、レジスト
の露光が乱されることを防止する必要性があり、前記乱
反射を防止するために、反射率の低い TiN層が光反射防
止膜として、電極配線用金属膜に先だって形成される。
また、 TiN層は、Cuのように絶縁体に拡散し易い配線用
金属に対する拡散バリアとしても用いられている。とこ
ろで、前記 TiNは導電体であるため、たとえばCu配線を
形成した後には、不要部分の TiNを除去しなければなら
ない。しかし、配線用金属であるCuが耐酸性に乏しく、
酸性溶液によってエッチング除去を行うことが困難であ
るため、前記 CMP技術で一括的に除去することが望まれ
ている。

【００２０】一方、前記埋め込み配線方式による配線の
形成では、 CMP工程で不要な金属膜をポリッシングして
除去するとき、下層材料を過度にポリッシングしないこ
とが望まれる。しかし、前記 TiN膜は硬いため、下層材
料を過度にポリッシングせずに除去するには、 TiN膜よ
りもポリッシング速度の遅い絶縁性の下層を設ける必要
があり、この材料の選択などに多くの困難を伴ったり、
工程数の増加など招来する。

【００２１】このような問題に対して、 TiN膜よりも反
射率が低く、ポリッシング速度も遅い C（カーボン）膜
の使用が検討されている。すなわち、 C膜を反射防止膜
とすることによって、光の乱反射によるレジストパター
ンの精度低下を抑制するだけでなく、 TiN膜のポリッシ
ング停止膜としての機能があるからである。これによっ
て、前記下層材料の過度なポリッシングを回避しながら
TiN膜の除去は可能となるが、 C膜の除去を要する。そ
して、この C膜の除去は、たとえば酸素プラズマ中で除
去し得るが、酸素プラズマにさらされたCu配線などが基
板の温度上昇に伴って酸化され、配線の変形や抵抗値の
増大を招来する傾向がある。

【００２２】

【発明が解決しようとする課題】前記 CMP技術を利用す
る電極配線の形成方法は、半導体装置の製造において、
多くの関心を持たれているが、なお、実用上いくつかの
問題がある。たとえば、Cuを素材として電極配線を形成
する場合は、リフロー熱処理過程などで下地の絶縁膜な
どを通過して、たとえばSi基板にまで到達し、半導体特
性の劣化が起こるという問題が挙げられる。このような
問題に対して、バリヤーメタルもしくは層間膜を利用し
て、CuがSi基板に拡散するのを防ぐ方式も採られてい
る。しかし、現段階では十分なバリヤーが存在しないた
め、結果的にやはりリフロー温度に制約がかかり、十分
なリフロー温度を確保し得ない状況にある。特に、通常
のスパッタによって形成した金属膜をリフローさせるに
は、たとえば高真空中で 750℃、10分以上の熱処理が必
要となるので、前記電極配線金属の拡散による半導体特
性の劣化は由々しい問題といえる。

【００２３】この対策の一つとして、スパッタ粒子の直
進成分を利用し、半導体基板に対する入射角度の高角度
成分を除去して、成膜段階での溝内埋め込みを高めるこ
とが可能なコリメーションスパッタも試みられている。
しかし、このコリメーションスパッタは、スパッタ粒子
の直進成分の利用であるため、成膜効率が通常のスパッ
タ成膜に比べ一桁近く低く、生産性もしくは量産性など
の点で問題がある。

【００２４】また、他の電極配線の形成方法として、選
択 CVD（Chemical Vapor Deposition)による溝埋め込み
手段の利用もあるが、いずれの場合も技術的にまだ未解
決な問題があるうえ、コストも高いなどの問題がある。

【００２５】本発明は上記事情に対処してなされたもの
で、一般的な成膜方法で形成した導電膜を比較的低温度
でリフローさせることにより、電極配線形成領域を成す
溝，コンタクトホールに十分に埋め込み、結果として半
導体特性の劣化を招来することなく、電極配線を容易に
形成することができる半導体装置の製造方法を提供する
ことを目的とする。

【００２６】また、本発明は電極配線形成領域を成す
溝，コンタクトホールに、導電膜をリフローさせること
で埋め込み配線を形成するに当たって、緻密な信頼性の
高い埋め込み配線を形成できる半導体装置の製造方法を
提供することを目的とする。

【００２７】さらに、本発明は電極配線形成領域を成す
アスペクト比の高い溝，コンタクトホールに、緻密で信
頼性の高い埋め込み配線を形成することが可能な半導体
装置の製造方法を提供することを目的とする。

【００２８】

【課題を解決するための手段及び作用】本発明に係る第
１の半導体装置の製造方法は、半導体基板上に電極配線
を形成する半導体装置の製造方法において、電極配線形
成領域に予め溝およびコンタクトホールの少なくともい
ずれかを形設した半導体基板上に、Cu，AgおよびAuの少
なくとも１種を主体とする導電膜を成膜し、少なくとも
酸化性ガスを供給しながら前記導電膜がリフローして、
導電膜のリフローによって前記溝および／またはコンタ
クトホールに充填されるように加熱処理を施した後、電
極配線形成領域以外の導電膜を研磨により除去して電極
配線の形成を行うことを特徴とする。

【００２９】また、本発明に係る第１の半導体装置の製
造方法では、加熱処理の工程において、前記酸化性ガス
および還元性ガスの両方を供給することにより導電膜を
リフローさせることも本発明の製造方法に係る特徴の一
つである。

【００３０】さらにまた、本発明に係る第１の発明にお
いては、前記酸化性ガスの分圧が、導電膜の酸化の平衡
分圧より小さいことも一つの特徴である。さらに、前記
の酸化性ガスの分圧は、1 x 10^-7から5 x 10^-5Torrの範
囲内であることを特徴とする。 さらに、本発明に係る
第１の半導体装置の製造方法においては、前記のCu，Ag
およびAuの少なくとも１種を主体とする導電膜の下地と
して、酸化物が導電性を有する第一の導電膜を形成し、
その上に前記の導電膜を形成することが有効である。

【００３１】この際、好ましくは第一の導電膜は半導体
基板上に形成されたバリヤー層を介して形成される。前
記第一の導電膜を形成する物質は、前記酸化性ガスによ
る酸化反応におけるギブスの自由エネルギー変化量が負
で、また絶対値が前記バリヤー層の酸化反応におけるギ
ブスの自由エネルギー変化量の絶対値よりも大きい金属
が選ばれる。前記第一の導電膜を形成する金属として
は、Nd、Ti、Nb、La、Sm、Re、V 、Ru、Rh、Os、Ir、Pt
の群の中から選ばれた少なくとも１種が挙げられる。と
くに、Nd、La、Smは、酸化反応におけるギブスの自由エ
ネルギー変化量の絶対値が、バリヤーとして代表的に使
用されているTiN の酸化反応におけるギブスの自由エネ
ルギー変化量の絶対値より大きく、バリヤー層の酸化を
抑制する効果が大きいので、望ましい。

【００３２】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に導電膜を成膜し、導電膜を有する半導体基板面に
上方から一軸応力を付与し、前記導電膜がリフローして
前記溝および／またはコンタクトホールを充填するよう
に加熱処理を施した後、電極配線形成領域以外の導電膜
を研磨により除去して電極配線の形成を行うことを特徴
とする。

【００３３】本発明に係る第３の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上にCuを主体とする膜およびAgを主体とする膜を積層
成膜し、得られた導電膜に加熱処理を施し導電膜をリフ
ローさせ、導電膜のリフローによって前記溝および／ま
たはコンタクトホールに充填し、充填された電極配線形
成領域以外の導電膜を研磨により除去して電極配線の形
成を行うことを特徴とする。

【００３４】本発明に係る第４の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に導電膜を成膜し、少なくとも前記溝および／また
はコンタクトホール上近傍に位置する導電膜の厚さが薄
くなるように一部を表面から除去し、加熱処理を施し、
残余の導電膜をリフローさせて、前記溝および／または
コンタクトホールに充填し、充填された電極配線形成領
域以外の導電膜を研磨により除去して電極配線の形成を
行うことを特徴とする。

【００３５】また本発明に係る第４の半導体装置の製造
方法は、前記の加熱処理工程において酸化性ガスおよび
還元性ガスを供給することにより、さらに特徴づけられ
る。本発明に係る第５の半導体装置の製造方法は、半導
体基板上に電極配線を形成する半導体装置の製造方法に
おいて、電極配線形成領域に予め溝およびコンタクトホ
ールの少なくともいずれかを形設した半導体基板を加熱
するとともに、少なくとも酸化性ガスを供給しながらC
u，AgおよびAuの少なくとも１種を、前記溝および／ま
たはコンタクトホール内に流動させてCu，AgおよびAuの
少なくとも１種を主体とする導電膜を成膜した後、前記
溝および／またはコンタクトホールに充填された電極配
線形成領域以外の導電膜を研磨により除去して電極配線
の形成を行うことを特徴とする。

【００３６】さらに、本発明に係る第５の半導体装置の
製造方法は、加熱処理による成膜工程において、酸化性
ガスおよび還元性ガスを供給することにより特徴づけら
れる。

【００３７】また、本発明に係る第５の半導体装置の製
造方法は、前記の成膜工程において、電極配線用の導電
膜の成膜工程の前半は半導体基板表面で酸化性ガス分圧
が、酸化性ガス分圧と還元性ガス分圧との平衡分圧より
も大きくなるように、また成膜工程後半は半導体基板表
面で還元性ガス分圧が、酸化性ガス分圧と還元性ガス分
圧との平衡分圧よりも大きくなるように、還元性ガスお
よび酸化性ガスの供給量をそれぞれ制御することにより
特徴づけられる。

【００３８】さらにまた、本発明に係る第５の半導体装
置の製造方法においては、前記酸化性ガスの分圧が、導
電膜の酸化の平衡分圧より小さいことも一つの特徴であ
る。さらに、前記の酸化性ガスの分圧は、1 x 10^-7から
5 x 10^-5Torrの範囲内であることを特徴とする。 本発
明に係る第５の半導体装置の製造方法においては、前記
のCu，AgおよびAuの少なくとも１種を主体とする導電膜
の下地として、酸化物が導電性を有する第一の導電膜を
形成し、その上に前記の導電膜を形成することが有効で
ある。

【００３９】この際、好ましくは第一の導電膜が、半導
体基板上に形成されたバリヤー層を介して形成されてお
り、第１の製造方法の場合と同様に、第一の導電膜を形
成する物質は、前記酸化性ガスによる酸化反応における
ギブスの自由エネルギー変化量が負で、また絶対値が前
記バリヤー層の酸化反応におけるギブスの自由エネルギ
ー変化量の絶対値よりも大きい金属が選ばれる。

【００４０】具体的に前記の第一の金属としては、Ti,
V,Cr,Ni,Nb,Mo,Ru,Rh,Pd,Sb,La,W,Re,Os,Ir,Pt,Tl,Pb,B
i,Nd,Sm,Er の群の中から選ばれた少なくとも１種が挙
げられ、特に、La,Nd およびSmの群から選ばれた少なく
とも一種が好ましい。

【００４１】本発明に係る第６の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、電極配線形成領域に予め溝およびコン
タクトホールの少なくともいずれかを形設した半導体基
板上に酸素を含有するCu，AgもしくはAuを主体とする
膜、あるいはCu，AgもしくはAuの酸化膜を形成してか
ら、前記半導体基板を加熱するとともに、Cu，Agおよび
Auの少なくとも１種を、前記溝および／またはコンタク
トホール内に流動させて、Cu, AgおよびAuの少なくとも
１種を主体とする導電膜を成膜した後、前記溝および／
またはコンタクトホールに充填された電極形成領域以外
の導電膜を研磨により除去して電極配線の形成を行うこ
とを特徴とする。

【００４２】なお、ここでの酸素を含有する金属膜もし
くは酸化膜は、成膜時に既に酸素を含有している形態、
もしくは金属膜を酸化させた形態のいずれで形成されて
いてもよい。

【００４３】さらに本発明に係る第６の半導体装置の製
造方法は、酸化性ガスおよび還元性ガスを供給しながら
導電膜を成膜することにより特徴づけられる。

【００４４】本発明に係る第７の半導体装置の製造方法
は、半導体基板上に電極配線を形成する半導体装置の製
造方法において、半導体基板上に絶縁膜および炭素膜を
順次積層し、電極配線形成領域に溝もしくはコンタクト
ホールの少なくともいずれかを形設した面に導電膜を成
膜した後、前記溝もしくはコンタクトホールに充填され
た電極配線形成領域の導電膜以外の導電膜を研磨により
除去して電極配線の形成を行ってから、前記炭素膜を酸
化性ガスおよび還元性ガスの混合雰囲気のプラズマ中で
除去することを特徴とする。

【００４５】以下本発明をさらに説明する。

【００４６】前記本発明は第１に、一般的なスパッタな
どで成膜した導電膜を 600℃以下程度の低温度でリフロ
ーさせて、Cuなどの配線用金属の半導体基板への拡散に
起因する半導体特性の劣化を抑えながら、高い効率で埋
め込み配線を形成する技術の確立を図ったものである。
つまり、実験および拡散シミュレーションにより、導電
膜のリフローが主に表面拡散により進行すること、さら
には、導電膜内の一軸応力が拡散を加速していることを
初めて見出し、この知見に基づいて、半導体基板内部へ
のCuなどの拡散を押さえ、もしくは回避しながら、容易
に導電膜をリフローさせて、信頼性の高い電極配線を形
成することを骨子としている。

【００４７】すなわち、一般に拡散は熱活性化過程であ
り、温度が高くなるに従い指数関数的に進行する。そし
て、前記溝を形設した半導体基板面においても、成膜さ
れた導電膜で起こる物質輸送現象は、温度によって移動
速度が決まる。特に、リフロー現象においては、拡散の
うち表面拡散が支配的に進行し、また、この表面拡散は
表面曲率差（化学ポテンシャル差）に起因する。さら
に、表面拡散の移動方向は表面形状（曲率）に、移動速
度は温度に左右されるが、その他の要因として導電膜に
かかる一軸応力も大きく作用する。

【００４８】第１の発明の場合は、Cu膜，Ag膜，Au膜の
表面拡散によるリフローに当たって、Cu膜，Ag膜，Au膜
の面を所要のリフロー温度に上昇させるものである。す
なわち、Cu膜の場合、Cuの酸化，還元反応熱を利用する
ものである。

【００４９】先ず還元反応の場合、還元反応に伴う発熱
式（１）に従ってCu膜を局部的に所要のリフロー温度に
上昇させ表面拡散を進行させる。

【００５０】 CuO + H _２→ Cu + H _２O - 20.8 kcal/mol (at 700K)… （１） ここで、Cu酸化物の還元反応には、たとえば H₂ ，C
H₄ ，COなどの還元性ガスが１種もしくは２種以上で使
用され、これらは一般的に不活性ガスとの混合系で使用
しても構わない。そして、前記Cu膜の表面が酸化された
場合に還元反応が起こると、酸化物を形成していたCu原
子は、解放されたCu表面で、Cuの結晶格子に再配列す
る。また、このときに、還元反応熱が表面原子に供給さ
れ、活性化された表面近傍の原子は、前記還元反応熱に
よって、実質的には数 100℃程度の温度を上乗せしたと
きと同程度の表面拡散が進行して、反応熱が奪われる
と、表面原子の拡散は半導体基板の温度（環境温度）で
の拡散に戻ることになる。

【００５１】次ぎに、酸化反応の場合、前記Cu膜の表面
酸化を O₂ によって行うときは、発熱反応は下記の
（２）式であり、Cu酸化物とCuとの界面での拡散は促進
されるが、 H₂ O による酸化は吸熱反応であるため、半
導体基板側から熱が供給される。

【００５２】 Cu + 1/2 O₂ → CuO - 37.9 kcal/mol (at 700K) …（２） このように、酸化反応および還元反応の組み合わせによ
って、半導体基板がたとえば 300℃程度のときでも、局
部的にCu表面近傍では十分リフロー温度を確保して、容
易かつ短時間に所要のリフローが進行する。したがっ
て、半導体基板へのCuの拡散を抑制，防止した形で、溝
をCu膜で容易に埋め込むことが可能となる。また、Ag膜
の場合は、表面酸化が O₂ ， H₂ O のいずれで行なわれ
ても、酸化反応は発熱であるため、局部的にAg膜表面近
傍では十分なリフロー温度が確保される。

【００５３】また、酸化性ガスの単独導入でも、酸化性
ガス分圧が熱処理温度において、酸化の平衡分圧より低
く（具体的には、1 x 10^-7から5 x 10^-5 Torr 程度）設
定されると、Cuを酸化することなく、Cu表面での酸化性
ガスの化学吸着（chemi-sorption) および脱離（de-sor
ption)反応を進行させることが可能であり、この反応に
起因するエネルギーによって表面拡散が加速されリフロ
ーが進行する。

【００５４】これらの現象はCuに限らずAg,Au などの触
媒作用の強い材料であると特に強く同様の現象が進行す
る。このとき、酸化性ガスとして O₂ 、CO₂ 、 H₂ O な
どが望ましく、またこれらの混合ガス中で加熱処理を行
ってもよい。なお、この反応は成膜中においても同様な
効果が得られる。また反応処理後、H ₂ をはじめとした
還元性ガス雰囲気に晒すことが望ましい。

【００５５】以上のように、酸化性ガス混入量を制御す
ることにより、リフロー温度の低温化が可能となる。

【００５６】なお、このようなCu膜は、一般的には純Cu
から成るが、前記リフロー温度範囲で還元不可能な元素
が添加されていても、総含有量が10原子％以下、好まし
くは5原子％以下ならよい。つまり、前記リフロー温度
範囲で還元不可能な元素の総含有量が10原子％を超える
と、膜表面がこの元素の酸化膜で覆われてリフロー現象
が抑制される傾向が認められる。

【００５７】また、Cu膜の成膜方法は、通常のスパッタ
リング法，異方性スパッタリング法（コリメーションス
パッタリング法、ロングディスタンススパッタリング
法），ヘリコン波スパッタリング法、真空蒸着， ICB蒸
着もしくは CVD蒸着などのいずれでもよい。また、前記
成膜時のCu膜内の結晶粒径を小さくしておき、熱処理時
の結晶粒成長に伴って消失する粒界エネルギーを利用す
ると、Cu膜のリフローが促進される。つまり、成膜時に
半導体基板を液体窒素で冷却すること、あるいは成膜時
に半導体基板にバイアスを印加することにより、結晶粒
の微細なCu膜の成膜が可能となり、リフロー効果をさら
に上げ得る。ここで、半導体基板に印加するバイアス電
圧は−50 V以上が望ましい。また、前記Cu膜は、再結晶
促進元素を適宜添加・含有させることにより、その効果
がさらに促進される。さらに、前記半導体基板の加熱源
もしくは加熱方式としては、たとえば抵抗炉，基板ヒー
タ加熱，レーザー加熱，イメージ炉加熱などが挙げられ
るが、低温でも熱伝達の早い基板ヒーター加熱方式が望
ましい。

【００５８】さらに酸化性ガスおよび還元性ガスの両方
を供給する場合は、酸化反応および還元反応を可逆的に
行わせるため、酸化性ガスおよび還元性ガスを同時に、
あるいは交互に供給しながら熱処理が施される。したが
って、成膜されたCu膜を酸化性ガス雰囲気および還元性
ガス雰囲気に順次少なくとも１回曝すか、もしくは酸化
性ガス−還元性ガス混合雰囲気に少なくとも１回曝す。
そして、交互に酸化性ガスおよび還元性ガスの雰囲気に
曝す場合は、リフロー温度の低温化，リフローの処理時
間の短縮化という点から、切り替え間隔を短縮すること
が好ましい。なお、この場合、不活性ガスや真空排気時
の残留ガスが混在しても支障はない。

【００５９】一方、酸化性ガスおよび還元性ガスの混合
雰囲気に曝す場合は、酸化反応および還元反応の平衡分
圧近傍の領域の混合とする。すなわち、この場合は、酸
化性ガスおよび還元性ガスの揺らぎによって、Cu膜表面
の部分部分で酸化反応と還元反応とは同時に進行してい
るが、総合的には両反応が進行していることになる。ま
た、人工的に酸化，還元分圧を変えることが望ましい
が、この場合は、前記Cu膜の劣化、Cu膜の凝集および半
導体基板全体の温度上昇によるCuの拡散を避けるため、
酸化量がCu膜の20％以下となるように、ガス分圧の設定
が望まれる。さらに、前記酸化，還元反応によるリフロ
ー後においては、Cu酸化膜を除去するために、最終的に
純 H₂ などの還元性雰囲気に曝すことが好ましい。

【００６０】なお、前記酸化反応および還元反応の雰囲
気はプラズマ中でもよく、たとえば酸化性ガスプラズマ
および還元性ガスプラズマを個別もしくは同時にCu膜に
曝しても、前記条件設定に準じてリフローを行えば同様
の結果が得られる。ここで、プラズマとしては、rf，D
C， ECR，ヘリコン波プラズマなどが好ましい。また、
半導体基板にバイアスを印加すると反応が促進される
が、Cu膜のスパッタ現象を考慮すると、印加バイアスは
−50 V以下が望ましい。さらに、これらのことはAgやAu
の場合も同様である。

【００６１】また本発明に係る第１の半導体装置の製造
方法において、溝および／またはコンタクトホールが形
成された基板面に、酸化物が導電性を示す第一の導電膜
を下地として形成し、その上にCuまたはCu合金膜を形成
することにより、酸化還元反応を利用したリフロー技術
によりCu埋め込み配線を形成する際、酸化性ガスの存在
下における加熱処理において下地膜が酸化されても、接
触抵抗の上昇を回避し、高い信頼性を有する半導体装置
の提供が可能となる。

【００６２】何となれば前述したように、CuまたはCu合
金埋め込み配線を、酸化還元反応を利用したリフロー技
術によって半導体特性を劣化させずに形成するには、酸
化によるバリヤー層あるいは基板表面の抵抗上昇を防ぐ
技術が必要である。ここで酸化物の中には、高い伝導性
をもつものが存在する。例えばReO ₃ やNbO などは、10
μΩcmと抵抗が低い。酸化物が導電性を有する物質から
なる導電膜をCuまたはCu合金膜の下地膜として形成する
ことにより、酸化性ガスの存在下における加熱処理によ
り下地膜が酸化された場合においても、溝部またはコン
タクトホール部における接触抵抗の上昇を回避できる。

【００６３】すなわち、酸化還元反応を利用したリフロ
ーを行う場合には、加熱処理雰囲気の酸素分圧によって
は、酸化反応がCuの下層に存在するバリヤー層や基板表
面まで及ぶことがある。ここでは、Cuの下地膜として、
酸化された時に良導体酸化物となるような物質からなる
導電膜を形成すると、この下地膜が酸化された場合にも
酸化されなかった場合にも良好な導電性を保持すること
ができるので、接触抵抗の上昇を回避できる。このと
き、下地膜として用いた導電膜は、そのすべてが酸化さ
れて酸化物となっていても、その一部のみが酸化され導
電性酸化物として存在していても、同様な効果が得られ
る。なお、下地膜として用いた導電膜を酸化することに
よってできる導電性酸化物は、化学量論組成から外れて
も差支えない。また抵抗率としては、100 μΩcm以下で
あることが望ましい。

【００６４】なお前記導電膜が下地膜として単独で形成
されるときには、Cuのバリヤー層としての役割も果た
し、基板とCu配線との間に別のバリヤー層を介さない場
合でも、Cuの基板中への拡散やCu中に含まれる酸素の基
板への拡散を防ぐ。

【００６５】さらにこのような化学変化や状態変化を熱
力学的に取り扱う場合には、系の状態変化に伴うギブス
の自由エネルギーの変化ΔG は、その変化が自発的に起
こり得るかどうかの指標となる。系の変化に伴うΔG の
値が０であれば、その変化は可逆変化であり、ΔG ＜０
であれば、その方向への変化が自発的に起こり、逆にΔ
G ＞０であれば、その方向の変化は起こり得ないことを
示している。

【００６６】前記導電膜を形成する材料の酸化反応の変
化におけるΔG が、成膜あるいはリフローの際に基板が
晒される雰囲気の酸素分圧ならびに温度領域において、
負の値を持ち、その絶対値がCuのΔG より大きいときに
は、前記導電膜はCuを還元する作用を有する。この場合
には、前記導電膜がCu内に導入された酸素を吸収する役
割を果たすため、酸化還元反応を用いたリフローを行う
際に、より高いバリヤー性を示すと共に、還元性ガスを
供給せずにCu膜を成膜するときや、たとえばCu膜の酸化
量が20% を超えたような場合でも、前記導電膜の還元作
用によりCu配線の抵抗上昇および接触抵抗の上昇を防ぐ
ことができる。

【００６７】また、前記導電膜とは別の物質からなるバ
リヤー層の上に前記導電膜を積層させた場合、バリヤー
層の酸化を防止することにより、バリヤー層の抵抗の上
昇を防ぐことが可能となる。特に、前記導電膜を形成す
る材料の酸化反応におけるΔG が、リフローの際に基板
が晒される雰囲気の酸素分圧ならびに温度領域におい
て、負の値を持ち、その絶対値がバリヤー層を構成して
いる材料のΔG の絶対値より大きいときには、バリヤー
層の酸化よりも導電膜の酸化が優先するため、バリヤー
層の酸化を抑制する効果がより顕著に現れる。

【００６８】さらに、前記導電膜がこの条件を満たす場
合には、バリヤー層の表面に自然酸化膜が存在していて
も積層した導電膜がバリヤー層を還元する作用をもつた
め、バリヤー層と導電膜を成膜する際、バリヤー層を一
旦大気に晒しても、接触抵抗の上昇は起こらない。

【００６９】前記導電膜の成膜方法としては、スパッタ
リング、真空蒸着法、ＣＶＤ法のいずれでも良い。成膜
あるいはリフロー中にCu膜内に導入される酸素の量は、
その時の雰囲気の分圧により変化する。前記導電膜の膜
厚は、成膜あるいはリフローが行われる酸素分圧におい
てCu膜内部に導入された酸素をすべて還元できるだけの
膜厚以上であることが望ましい。

【００７０】前記導電膜を構成する元素としては、Ti、
V 、Cr、Ni、Nb、Mo、Ru、Rh、Pd、Sb、La、W 、Re、O
s、Ir、Pt、Tl、Pb、Bi、Nd、Sm、Erのうち少なくとも
１種を含むことが望ましい。特に、Nd、La、Smは、酸化
反応におけるギブスの自由エネルギー変化量の絶対値
が、バリヤー層として汎用されているTiN の酸化反応に
おけるギブスの自由エネルギー変化量の絶対値よりも大
きく、バリヤー層の酸化を抑制する効果が大きいので、
好ましい。また、成膜されるCu膜は、CuまたはCu合金い
ずれも使用することができ、これらのことはAgやAuの場
合も同様である。

【００７１】以上の酸化物が導電性酸化物となる物質か
らなる導電膜をCu,Ag およびAuの下地膜として形成する
ことにより、酸化還元反応を利用したリフロー技術によ
りCu埋め込み配線を形成する際、酸化性ガスの存在下に
おける加熱処理において下地膜が酸化されても、接触抵
抗の上昇を回避し、高い信頼性を有する半導体装置の提
供が可能である。

【００７２】また、第２の発明の場合は、導電膜のリフ
ローに当たって、リフロー現象を支配する表面拡散以外
の要因、すなわち導電膜に加わる一軸応力を利用するも
のである。つまり、ある程度の高温状態では、前記導電
膜などに加わる応力に差が生じると、高応力側から低応
力側へ物質（金属原子）の移動が起こる高温クリープ現
象を生じる。したがって、ここでは前記半導体基板に形
成された溝によって、凹凸形状を成す導電膜の凸部に一
軸応力を付与すると、凸部における導電膜に高い応力、
凹部における導電膜に低い応力がかかり、導電膜内には
応力勾配が生じるので、導電膜の凸部から凹部への拡散
が確実に進行し、リフロー温度の低温化が実現されるこ
とになる。

【００７３】このとき、付与する一軸応力（圧力）は、
高いほど加速効果が大きく、成膜（as depo ）形状によ
って、拡散進行度は異なるが、実質的にはリフロー温度
を数 100℃程度低下させることができる。ここで付与す
る一軸応力（印加応力）は、 1kg／mm² 以上好ましくは
2kg／mm² 以上に設定される。また、降伏応力を超える
一軸応力は、導電膜の塑性変形を起こす。そして、この
塑性変形によって凹部の埋め込みが容易に成される一
方、導電膜内に加工過程で蓄積された組織変化などは熱
処理により緩和され、そのときのエネルギーによりリフ
ローが進行する。このときの加熱は、一軸応力付与と同
時でも一軸応力付与による塑性変形後でもよいが、同時
加熱の方がよりリフローの低温化を図ることができる。
ただし、ここでの一軸応力の上限は、半導体基板材料、
特にSi基板の降伏応力以下が望ましい。なお、一軸応力
ではなく、静水圧のような全体的な応力を付与したので
は、導電膜内に生じる応力勾配は小さく、リフロー温度
はさほど低温化されない。

【００７４】第２の発明における導電膜としては、純A
l，Al合金，純Cu，Cu合金（たとえばCu−Ag合金），純A
gなどから成るものが挙げられる。そして、これらの導
電膜の成膜方法は、通常のスパッタリング法，異方性ス
パッタリング法（コリメーションスパッタリング法、ロ
ングディスタンススパッタリング法），ヘリコン波スパ
ッタリング法、真空蒸着， ICB蒸着もしくは CVD蒸着な
どのいずれでもよい。また、前記成膜時の導電膜内の結
晶粒径を小さくしておき、熱処理時の結晶粒成長に伴っ
て消失する粒界エネルギーを利用すると、導電膜のリフ
ローが促進される。つまり、成膜時に半導体基板を液体
窒素で冷却すること、あるいは成膜時に半導体基板にバ
イアスを印加することにより、結晶粒の微細な導電膜の
成膜が可能となり、リフロー効果をさらに上げ得る。こ
こで、半導体基板に印加するバイアス電圧は−50 V以上
が望ましい。また、前記導電膜は、再結晶促進元素を適
宜添加・含有させることにより、その効果が促進され
る。

【００７５】また、熱処理時の雰囲気としては、導電膜
がAlの場合、表面が酸化されるとリフロー性が損なわれ
易いので、成膜後 1×10^-8Torr以下の真空度を保ったま
ま加圧加熱することが好ましい。一方、金属膜がCu，Ag
もしくはAuの場合、表面酸化膜の還元が容易であるた
め、成膜後大気暴露することは構わず、Cu，Ag，Au膜が
酸化されても加圧加熱時に、還元雰囲気あるいは酸化物
解離圧以下の真空度にすればよい。なお、酸化性ガスお
よび還元性ガスを同時に、あるいは交互に供給しながら
熱処理を施してもよいことはいうまでもない。さらに、
前記導電膜がCu−Ag合金の場合、単純な共晶合金である
うえ、電気抵抗が高々 1.9μΩcm，共晶温度も 779℃で
融点がかなり低いので、リフロー温度も低下される。

【００７６】この第２の発明で加える一軸応力は、試料
全体に一軸応力を均等に加える必要性から、応力伝達治
具表面は極めて平坦な材料が選ばれる。具体的には、鏡
面仕上げされたSi，Si熱酸化膜などが望ましく、また導
電膜と反応を生じないものを選定する。たとえば導電膜
の素材がCuの場合、Siと反応しシリサイドを形成するた
め、 SiO₂ を用いることが望ましい。さらに、前記リフ
ローに当たっての加熱方法は、抵抗炉，基板ヒーター加
熱，レーザー加熱，イメージ炉加熱などいずれでもよい
が、温度勾配による熱拡散の効果を持たせるため、一軸
応力印加治具，ガス，液体からの伝達が好ましい。

【００７７】第３の発明は、成膜時の導電膜をCu膜，Ag
膜の積層型としており、異種金属同士が形成する界面の
エネルギーが、それら金属の合金化時に放出されて、こ
の放出されたエネルギーがリフロー温度の低温化に寄与
することを利用したものである。ここでは、酸化性ガス
および還元性ガスを供給しながら、あるいは半導体基板
面上方の導電膜に一軸応力を付与しながら、積層膜に熱
処理を施してもよい。また、この第３の発明では、異種
金属間界面のエネルギーの利用だけでなく、導電膜表面
の自由エネルギー，膜内の粒界エネルギーなども適宜利
用される。たとえば成膜時に、成膜入射粒子の異方性を
利用して表面積を大きくし、もしくは結晶粒径を小さく
しておくことによって、前記粒界エネルギーなどが効果
的に利用され、リフローが促進される。

【００７８】なお、このリフローにおいては、界面の消
滅を要するので、界面の移動をピンニングするような酸
化物を極力なくすことが前提となる。したがって、成膜
時の不純物混入，特に O₂ の影響を避けるため、たとえ
ばスパッタ成膜の場合は、到達圧力の非常に低い環境
で、高純度Ar雰囲気，高純度ターゲットで成膜すること
が望ましい。

【００７９】また、前記Cu−Ag膜は、再結晶促進元素を
適宜添加・含有していてもよい。一方、成膜時に半導体
基板を液体窒素で冷却すること、あるいは成膜時に半導
体基板にバイアスを印加することにより、結晶粒の微細
なCu−Ag膜の成膜が可能となり、リフロー効果をさらに
上げ得る。ここで、半導体基板に印加するバイアス電圧
は−50 V以上が望ましい。

【００８０】本発明は第２に、リフロー熱処理時のブリ
ッジ発生を抑制，防止する一方、電極配線を形成する溝
やコンタクトホール内の堆積物のスペース面側への吸い
上げを抑えて、空洞の存在しない電極配線を形成するこ
とを骨子としている。

【００８１】すなわち、第４の発明の製造方法は、通常
の物理蒸着で導電膜を成膜後、リフロー熱処理に先だっ
てスペース上の堆積膜厚を予め低減させ、スペース上の
堆積膜厚および溝内などの堆積膜厚を適度にバランスさ
せ、それら堆積膜の移動を制御することによって、前記
ブリッジの発生および空孔の発生を抑制，回避するもの
である。

【００８２】ここで、スペース上の堆積膜厚は、溝内な
どの堆積膜厚程度となるように研磨などされることが望
ましく、これらの膜厚比が余り小さくなると堆積物の溝
内への移動量が減少するため、たとえば図１の模式図に
おいて、溝６内の堆積膜厚をａ、配線溝６間スペース上
の堆積膜厚をｂとしたとき、次式，(2/3)ａ＜ｂ＜ (3/
2)ａの範囲に膜厚比が設定されることが望ましい。な
お、図１において、７は SiO₂ 膜などの絶縁膜、８はCu
膜などの導電膜、10はたとえば SiO₂ 膜， SiN膜などの
絶縁膜である。

【００８３】また、前記成膜後におけるスペース上の堆
積膜を一部除去して膜厚を低減するためには、MP (Mech
anical Polihing)、前記 CMP、あるいはイオンエッチン
グなどの手段で行う。

【００８４】なお、Alを堆積し、前記MPおよび CMPによ
って膜厚を低減した場合は、熱処理時に表面酸化膜をイ
オンエッチングしないとリフローがスムースに起こらな
い。一方、Cuを堆積した場合は、水素もしくはCOを含ん
だガス中などのCu酸化物の還元性の環境下での熱処理を
行うか、熱処理時にイオンエッチングを行うか、あるい
は高真空環境下での熱処理を行えばよい。

【００８５】また、堆積膜がCu膜，Ag膜，Au膜のとき
は、酸化・還元混合系ガス雰囲気または酸化・還元を交
互に行う雰囲気を選択すると熱処理温度を低下させるこ
とができる。そして、このときの基板温度（環境温度）
としては、還元反応が急速に進行する 200℃以上が望ま
しく、このときの加熱手段は抵抗炉，基板ヒータ加熱，
レーザー加熱，イメージ炉加熱などが挙げられるが、低
温でも熱伝達の早い基板ヒータ加熱が好ましい。さら
に、前記熱処理における雰囲気については、膜の劣化お
よび半導体基板の温度上昇を避けるため、酸化量が膜厚
の20％以下となるようなガス分圧比および酸化・還元の
インターバルが望ましい。

【００８６】また、前記熱処理時の雰囲気はプラズマ中
でもよく、導電膜の堆積面を還元性ガスプラズマおよび
酸化性ガスプラズマに同時に、あるいは交互に曝しても
よい。ここで、同時に曝す場合は、酸化性ガスおよび還
元性ガスを同時に供給するときと同様であり、いずれの
場合も、他のガスとして不活性ガスが混入してもよい。
なお、前記プラズマとしては、rf，DC， ECR，ヘリコン
波プラズマなどが好ましく、基板バイアスを印加すると
反応が促進されるが、成膜する導電膜のスパッタを考慮
すると、バイアスは−50 V以下とすることが好ましい。

【００８７】さらに導電膜としては、前記Al，Cu，Ag，
Auだけでなく、添加成分10 atm％以下、好ましくは 5 a
tm％以下のCu合金などから成るものでもよい。また、溝
内の堆積物の溝間スペース上への吸い上げを抑制するた
め、下地膜を設けて界面エネルギーを減少させることも
望ましい。この下地膜は、堆積する導電膜の電気抵抗の
上昇を避けるために、導電膜の素材と混合しない元素で
形成されていることが望ましく、たとえばAlに対しては
アモルファスTaAl，アモルファスNbAl、Cuに対してはN
b，アモルファスTaCu，アモルファス WCoなどが挙げら
れる。

【００８８】本発明は第３に、少なくとも酸化性ガスの
供給を導電膜の成膜や CMP工程後のポリッシング停止膜
除去時に行い、緻密で信頼性の十分な埋め込み配線を高
いアスペクト比で形成することを骨子としている。

【００８９】すなわち、第５の発明の場合は、半導体基
板を加熱するとともに少なくとも酸化性ガスを供給しな
がら、Cu膜，Ag膜，Au膜を成膜することで、前記半導体
基板に形成された溝やコンタクトホールに流動させて埋
め込んだ後、研磨して電極配線を形成するというもので
ある。例えばCu膜の場合、第１の半導体装置の製造方法
と同様にCuの酸化、還元反応を利用することで、Cu膜表
面の温度が局部的に上昇して表面拡散が促進され、ひい
ては基板温度が低温でもCu膜の溝内への流動が進行す
る。

【００９０】ここでは、酸化性ガスの単独導入でも、酸
化性ガス分圧が加熱温度において、導電膜の酸化の平衡
分圧より低い、具体的には1 x 10^-7から5 x 10^-5 Torr
程度に設定されると、Cuを酸化することなく、Cu表面で
の酸化性ガスの化学吸着および脱離反応を進行させるこ
とが可能であり、この反応に起因するエネルギーによっ
て表面拡散が加速されCuの流動が進行する。一方、第５
の製造方法において、酸化性ガスおよび還元性ガスの両
ガスを供給すれば、第１の発明の製造方法と同様、酸化
性ガス単独での導入の場合よりも一段と効率は向上す
る。そしてさらに、第５の発明の製造方法において、前
記成膜時における酸化性ガスおよび還元性ガスの供給
を、成膜前半時には半導体基板表面で酸化性ガス分圧
が、酸化性ガスと還元性ガスとの平衡分圧よりも大きく
なるように、成膜後半時には逆に還元性ガス分圧が、酸
化性ガスと還元性ガスとの平衡分圧よりも大きくなるよ
うに、酸化性ガスおよび還元性ガスの供給量を制御する
ことによって、良好な成膜が助長される。また、前記成
膜時における半導体基板の温度を、成膜前半時に比べて
成膜後半時を高温に制御することによっても、同様の作
用効果が得られる。

【００９１】なお、この現象はCuに限らずAg、 Au など
の触媒作用の強い材料であると特に強く同様の現象が進
行する。このとき、酸化性ガスとして O₂ 、CO₂ 、 H₂
O などが望ましく、またこれらの混合ガス中で成膜を行
ってもよい。また成膜後、 H₂ をはじめとした還元性ガ
ス雰囲気に晒すことが望ましい。以上のように、第５の
発明においては酸化性ガス混入量を制御することによ
り、低温で高いアスペクト比の溝やコンタクトホールへ
導電膜を十分に埋め込むことが可能になる。

【００９２】ここで、前記成膜方法としては、たとえば
通常のスパッタリング法、TS間距離（ターゲット−基板
間の距離）を広げて半導体基板に対するスパッタ粒子の
垂直入射成分を高めた長距離スパッタリング法、TS間に
垂直入射成分以外のスパッタ粒子を付着させるコリメー
タ板を挿入するコリメーションスパッタリング法などの
異方性スパッタリング法、半導体基板に直流電圧や高周
波電圧を印加するバイアススパッタリング法などが挙げ
られる。特に、溝のアスペクト比が高い場合は、異方性
スパッタリング法，バイアススパッタリング法を用いる
と溝内へのスパッタ粒子の付着効率が高まり、溝内面を
凝集しにくい O原子の混入したCu膜により被覆すること
が容易となって、より高いアスペクト比の溝を埋め込む
ことができる。

【００９３】また、バイアススパッタリング法で凝集を
起こし難いCu膜を形成した後、成膜速度の速い通常のス
パッタリング法でコンタクトホール内を埋め込む方式を
採れば生産性の向上を図ることができる。前記バイアス
スパッタリング法では、電離したAr⁺ イオンを半導体基
板に垂直性よく引き込みながら成膜するため、前記Ar⁺
イオンが開口部に突出するCu膜（オーバーハング形状）
をスパッタエッチングし、Cu原子が入射するコンタクト
ホールの開口を狭めないとともに、前記スパッタエッチ
ングされたCuがコンタクトホール内壁面に再付着して被
覆性を上げる効果もある。なお、バイアススパッタリン
グは、Ar量をほとんど、もしくは全く供給しない、水
素，酸素雰囲気中で行っても、所望の効果が得られ、ま
た、前記Ar⁺ イオンの半導体基板への引き込みによる配
線の信頼性低下も、半導体基板が加熱されていることや
その後の通常のスパッタリング法でのCu膜の成膜によっ
て回避される。

【００９４】さらに、基板に印加したバイアスのon／ o
ffやバイアスを次第に減少させることによって、同一チ
ャンバー内で１次Cu膜の成膜および２次Cu膜の成膜を連
続的に行うこともできるので、成膜時間が短縮できる。
さらにまた、凝集を起こしにくいCu膜を長距離スパッタ
リングで形成した後、連続的にTS間距離を狭めて成膜速
度の速いスパッタリングに移行してもよいし、あるいは
凝集を起こしにくいCu膜をコリメーションスパッタリン
グで形成した後、コリメーターをTS間から移動して成膜
速度の速いスパッタリングに移行してもよい。

【００９５】また前記第５の半導体装置の製造方法にお
いても、溝および／またはコンタクトホールが形成され
た基板面に、酸化物が導電性を示す第一の導電膜を下地
層として形成し、その上にCuまたはCu合金膜を形成する
ことにより、酸化、還元反応熱を利用したCu埋め込み配
線の形成に当たって、酸化性ガスの存在下半導体基板を
加熱した際に下地膜が酸化されても、接触抵抗の上昇を
回避し、高い信頼性を有する半導体装置を提供すること
が可能となる。

【００９６】また、成膜されるCu膜は、CuまたはCu合金
いずれも使用される。

【００９７】すなわち第１の半導体装置の製造方法と全
く同様に、酸化物が導電性酸化物となる物質からなる導
電膜をCu,Ag,Auの下地膜として形成することにより、酸
化、還元反応熱を利用したCu埋め込み配線の形成に当た
って、酸化性ガスの存在下半導体基板を加熱した際に下
地膜が酸化されたか否かにかかわらず良好な導電性が保
持され、ひいては接触抵抗の上昇を回避しながら、高い
信頼性を有する半導体装置の提供が可能となる。またこ
こで用いられる酸化物が導電性酸化物になる物質につい
ても、第１の半導体装置の製造方法における下地膜とし
て例示されたものが挙げられる。

【００９８】第６の発明の製造方法は、本発明者らの重
なる研究における次ぎのような知見に基づくものであ
る。

【００９９】すなわち、導電膜の成膜時に半導体基板を
加熱するとともに、酸化性ガスおよび還元性ガスの混合
雰囲気中に設定する。こうした条件下で、たとえば酸化
性ガスとして O₂ を含むガスをスパッタ中に供給し、Cu
膜を成膜すると、成膜初期のCu膜中には多くの O原子が
混入する。そして、この混入した O原子は、基板の加熱
によるCu膜の凝集を抑制する方向に作用し、従来の加熱
スパッタ時に認められる成膜初期におけるCu膜の島状凝
集が回避される。

【０１００】さらに、還元性ガスとして H₂ ガスをスパ
ッタ中に供給し、Cu膜を成膜すると、成膜もしくは堆積
中のCu膜表面が常に還元されるので、Cu膜表面は活性状
態を保持することになり、自由な表面拡散が抑制される
ことなく、容易に配線パターン状に形設された溝内へ移
動することができる。

【０１０１】また、酸化性ガスおよび還元性ガスの混合
雰囲気下での、スパッタなどによる導電膜の形成では、
たとえばCuの酸化反応および還元反応がいずれも発熱反
応であるため、酸化や還元の起こるCu膜表面は局所的に
高温化されることになる。すなわち、基板温度が低温で
も、表面拡散を活性化することができるので、CuやAg，
Auを低温で溝内へ埋め込むことが可能となる。

【０１０２】さらに、前記酸化性ガスおよび還元性ガス
の混合ガス雰囲気において、プラズマを発生させて、た
とえば O⁺ イオンあるいはラジカルや H⁺ イオンあるい
はラジカルを電離あるいは遊離させると、反応性を向上
させることができる。したがって、基板温度をさらに低
温化でき、たとえば 200℃程度でも、Cuなどを溝内に十
分埋め込むことができる。なお、Cu原子などの半導体基
板への拡散を考慮すると、基板温度は 200〜 600℃程度
が望ましい。

【０１０３】すなわち、第６の発明の製造方法は、半導
体基板上の溝やコンタクトホールが形成された絶縁膜面
に酸素を含む導電膜を堆積させ、引き続き半導体基板を
加熱しながら導電膜を成膜することにより、導電膜を前
記溝やコンタクトホールに埋め込んだ後、研磨して電極
配線を形成するというものである。そして、前記酸素を
含む導電膜の堆積（成膜）は、たとえば O原子を混入し
たCuやAg，Auのターゲットを用いることによって、ある
いは酸化性ガスの供給量の制御などによって行うことが
できる。ここで、酸素が含まれる状態は導電膜中全体に
分散していてもよいし、酸化膜としての形態であっても
よい。さらに、この発明では、酸化性ガスおよび還元性
ガスを供給しながら、導電膜の成膜を行うことによっ
て、より低温で溝やコンタクトホールを埋め込むことが
できる。

【０１０４】この第６の発明の製造方法においては、た
とえばCu膜に含まれている O（酸素）によって、Cu膜の
凝集が抑制される。さらに、Cu膜，Ag膜，Au膜などの凝
集は基板温度，成膜時の雰囲気，成膜速度に密接に関係
している。特にCuの成膜では、成膜速度との関係が密接
である。たとえばターゲットから飛来してきたCu原子
は、基板上に拡散した後に安定な核を形成し、後から飛
来してきたCu原子も基板上に拡散し安定核に吸収され
る。そして、基板温度が高いほど、前記表面拡散は活発
で、加熱スパッタリング法における島状成長（凝集）
は、前記の成膜過程に起因している。

【０１０５】ところで、成膜速度が大きいと、Cu原子は
既存する安定核に到達する以前に、次々と飛来してきた
Cu原子と結合して新たな核を形成するため、凝集が顕著
化しない。しかし、成膜速度が小さいと、Cu原子は表面
で拡散できる時間が長くなり、既存する安定核に吸収さ
れる確率が高くなり、凝集を起こし易くなる。こうした
傾向は、凝集を起こし難い O原子を含有したCu膜の場合
でも同様で、特に前記成膜速度は、電極配線形成領域で
ある溝やコンタクトホールのアスペクト比にも左右さ
れ、溝内と他の平坦面の成膜速度を同一に制御すること
が困難である。

【０１０６】また、このような成膜速度が溝内と平坦面
上とで不均一となる酸化性雰囲気や還元性雰囲気でのス
パッタリングでは、凝集を抑制する O原子の混入量を全
体的に一様に制御することも困難となり、Cu膜の凝集が
生じ易い。この点、 O原子を添加したCuターゲットを用
いた場合は、 O原子の含有量をほぼ一様に制御すること
が可能であるため、段切れなどのないCu膜を容易に成膜
できる。

【０１０７】なお、酸素を含む膜および導電膜の成膜方
法としては、たとえばターゲット−基板間（TS間）距離
を広げて半導体基板に対するスパッタ粒子の垂直入射成
分を高めた長距離スパッタリング法、TS間に垂直入射成
分以外のスパッタ粒子を付着させるコリメータを挿入す
るコリメーションスパッタリング法などの異方性スパッ
タリング法、半導体基板に直流電圧や高周波電圧を印加
するバイアススパッタリング法などが挙げられる。

【０１０８】特に、溝のアスペクト比が高い場合は、異
方性スパッタリング法，バイアススパッタリング法を用
いると溝内へのスパッタリング粒子の付着効率が高ま
り、溝内面を凝集しにくい O原子の混入したCu膜などで
被覆することが容易となって、より高いアスペクト比の
溝を埋め込むことができる。また、バイアススパッタリ
ング法で凝集を起こし難いCu膜，Ag膜，Au膜などを形成
した後、成膜速度の速い通常のスパッタリング法で溝内
を埋め込む方式を採れば生産性の向上を図ることができ
る。さらに、前記バイアススパッタリング法で、Arなど
の不活性ガスを供給すれば、電離したAr⁺ イオンを半導
体基板に垂直性よく引き込みながらCu膜などが成膜する
ため、前記Ar⁺ イオンが開口部に突出するオーバーハン
グした部分をスパッタエッチングし、Cu原子が入射し得
る開口の角度範囲が狭められないとともに、スパッタエ
ッチングされたCuが溝内壁面に再付着して被覆性を上げ
る効果もある。

【０１０９】なお、この場合、バイアススパッタリング
法を、Arなどの不活性ガスをほとんど、もしくは全く供
給しない水素や酸素雰囲気中で行っても、同様の効果が
得られる。また、Ar⁺ イオンの半導体基板への引き込み
による電極配線の信頼性低下も、半導体基板が加熱され
ていることや、その後の通常のスパッタリング法での導
電膜の成膜によって十分回避し得る。

【０１１０】さらに、基板に印加するバイアスのon／ o
ff制御を行うか、バイアス電圧を次第に減少させること
によって、同一チャンバー内で酸素を含むCu膜の成膜お
よび導電膜の成膜を連続的に行うこともできるので、成
膜時間を短縮できる。また、凝集を起こしにくいCu膜を
長距離スパッタリングで形成した後、連続的にTS間距離
を狭めて成膜速度の速いスパッタリングに移行してもよ
いし、あるいは凝集を起こしにくい O原子の混入したCu
膜をコリメーションスパッタで形成した後、コリメータ
ー板をTS間から取り去って通常のスパッタに移行しても
よい。

【０１１１】第７の発明の製造方法は、溝やコンタクト
ホールが形設される絶縁膜面上に、反射防止膜，ポリッ
シング停止膜として C（カーボン）膜を設け、精度の高
い溝部の形設を可能としながら、一方では過度のポリッ
シングを防止，回避し、容易に信頼性の高い電極配線を
形成するものである。

【０１１２】つまり、前記第１〜第６の発明でも共通し
得るが、いわゆるフォトエッチングによる溝部の形設に
当たって、光の乱反射に起因するパターニングの乱れを
防止低減するため反射防止膜、かつ導電膜を溝部に埋め
込んだ後、研磨，成形時における下層材料の過剰な研磨
除去を防止するポリッシング停止膜として C膜を用い
る。この場合には、前記 C膜は導電性を有しているの
で、その残存は形成する電極配線のみならず、製造する
半導体装置全体にも電気的に悪影響を与えることにな
る。したがって、前記反射防止およびポリッシング停止
の機能を果たした後は、基板などに悪影響を及ぼさずに
絶縁性を要求される領域の C膜を除去する必要がある
が、この C膜は、酸化性ガスおよび還元性ガスの混合雰
囲気のプラズマ中で、容易に、かつ確実に除去され、し
かもその時Cuなどから成る導電膜は酸化されることはな
い。

【０１１３】さらに、本発明では、電極配線の下地膜と
して、たとえば TiN，Ta，Cr， TiW，Nb，アモルファス
TiSiN，アモルファスTi(O，N)，アモルファス WCo，ア
モルファスNbCr，アモルファスCrTa，アモルファス Co
V，アモルファスCoMo，アモルファスCoNb，アモルファ
スCoTa，アモルファスTaCu，アモルファスWN，アモルフ
ァスWSiNなどの層が配置されても構わない。

【０１１４】前記各発明において、電極配線を形成する
半導体基板としては、所望により能動領域や絶縁膜など
が形成されたSi基板あるいは化合物半導体基板などが挙
げられる。また、この半導体基板面の電極配線形成領域
に形設される溝および／またはコンタクトホールの形状
も、特に限定されない。

【０１１５】

【実施例】以下図を参照して、本発明の実施例を詳細に
説明する。

【０１１６】実施例１ 図２（Ａ）、２（Ｂ）、２（Ｃ）および２（Ｄ），およ
び図３は、この実施例の実施態様を模式的に示したもの
で、先ず、図２（Ａ）に断面的に示すように、所要の能
動領域を設けたSi基板 (100)９上に、下地として膜厚 1
00nmの p-SiN絶縁膜10を成膜する。さらに図２（Ｂ）に
断面的に示すごとく、 CVDにより SiO₂膜７を 1μm 厚
に形成した後、 PEP， RIEにより、スペース幅 500nmと
して、図２（Ｃ）に断面的に示すごとく、前記 SiO₂ 膜
７に、幅 1μm 深さ 1μm の溝６を多数本形成した。次
いで、前記溝６を形成した SiO₂ 膜７面上に、図２
（Ｄ）に断面的に示すごとく、バリヤー層11として TiN
を膜厚30nm成膜後、スパッタリングにより膜厚 600nmの
Cu膜８を成膜した。なお、このときバリヤー層11および
Cu膜８の成膜前に、予め選択 CVD法でコンタクトホール
（ビアホール）を埋め込み、能動領域との接続を行っ
た。

【０１１７】次に、図３に概略構成を示すような減圧熱
処理装置を用いて、酸化・還元反応を伴う熱処理を行っ
た。すなわち、試料の載置が可能なヒーター付き載置台
（ホットプレート）12を内装した減圧熱処理本体部13，
この減圧熱処理本体部13にバルブ 14a， 14bを介して接
続した酸化性ガス供給源15および還元性ガス供給源16、
前記減圧熱処理本体部13にバルブ 14cおよびフィルター
17を介して接続し、減圧熱処理本体部13内の排気を行う
ロータリーポンプ18、減圧熱処理本体部13へのガス供給
側および排気側にそれぞれ設置された真空計 19a， 19b
を具備して成る減圧熱処理装置を用意した。なお、この
減圧熱処理装置はターボ分子ポンプの排気系で到達真空
度が10^-7Torrであり、ガス供給（導入）ラインより各種
ガスを導入できる構造となっている。

【０１１８】そして、前記ホットプレート12に、前記Cu
膜８を成膜したSi基板９を設置し、その後ターボ分子ポ
ンプ５により10^-7Torrに真空引きを行った。次に酸化性
ガス(O₂ 21% 、 N₂ 79%)を供給源15より供給し、チャン
バー内の圧力が 4 x 10 ^-6 Torr の状態で、600 ℃、10
分間加熱処理を行った結果、図４（Ａ）に示すように、
溝内部への流動が確認された。

【０１１９】比較例として、1 x 10^-7Torrの真空中で、
650 ℃、10分間加熱処理を行った結果を図４（Ｂ）に示
す。

【０１２０】以上のようなリフローの促進は、400 ℃以
上の熱処理温度にて、1 x 10^-5Torr以下の酸素分圧下で
確認された。これを越える酸素分圧においては、表面の
酸化が進行し、リフローが抑制された。さらにCMP によ
り配線加工を行った物について比抵抗を測定したとこ
ろ、2.0 μΩcm であった。

【０１２１】本実施例ではCu膜を形成後、酸化性ガスを
供給し、リフローが促進されたが、基板温度を350 ℃か
ら450 ℃の範囲での加熱成膜中に、酸素分圧5 x 10^-5To
rr以下の範囲で混入した場合にも、リフローの促進効果
が確認された。

【０１２２】実施例２ 実施例１の場合と同様に、図２（Ａ）に断面的に示すご
とく、所要の能動領域を設けたSi基板 (100)９上に、下
地として膜厚 100nmの p-SiN絶縁膜10を成膜する。さら
に図２（Ｂ）に断面的に示すごとく、 CVDにより SiO₂
膜７を 400nm厚に形成した後、 PEP， RIEにより、スペ
ース幅 800nmとして、図２（Ｃ）に断面的に示すごと
く、前記 SiO₂ 膜７に、幅 400nmの溝６を多数本形成し
た。次いで、前記溝６を形成した SiO₂ 膜７面上に、図
２Ｄに断面的に示すごとく、バリヤー層11として TiNを
膜厚30nm成膜後、スパッタリングにより膜厚 800nmのCu
膜８を成膜した。なお、このときバリヤー層11およびCu
膜８の成膜前に、予め選択 CVD法でコンタクトホール
（ビアホール）を埋め込み、能動領域との接続を行っ
た。

【０１２３】次に、実施例１と同じく図３に示す減圧熱
処理装置を用いて、酸化・還元反応を伴う熱処理を行っ
た。

【０１２４】ホットプレート12に、前記Cu膜８を成膜し
たSi基板９を設置し、その後ロータリーポンプ18によっ
て真空排気した。このときの真空度は0.01torr程度であ
り、この真空排気後表１に示す条件の環境下、 450℃，
30 minの熱処理を施して、前記Cu膜８をリフローさせ
た。なお、表１においては、供給ガスとして H₂ 100
％， H₂ 10％− N₂ 90％の還元性ガスのみ表示している
が、いずれの場合も酸化性ガスとして、 O₂ 20％− N₂
80％を0.1l/minの流量で、減圧熱処理装置本体部13上方
より、バルブ 14aを調整することで供給した。

【０１２５】

【表１】 前記熱処理を施し冷却後、各試料について SEMによりリ
フロー形状を、それぞれ観察した結果を表１に併せて表
示した。ここで、○印は溝の埋め込み量が溝深さの 110
％以上、△印は溝の埋め込み量が溝の深さの 100〜 110
％未満の場合であり、×印は還元反応が十分でなくリフ
ローによる埋め込み量が溝深さの 100％未満の場合であ
る。なお、前記熱処理における供給側（曲線Ａ）および
排気側（曲線Ｂ）での還元性ガスの流量と熱処理装置内
圧との関係は図５に示すごとくであった。

【０１２６】また、前記リフロー形状が○印のものにつ
いて、 CMPによる配線加工を行い、その配線形状を SEM
によって評価したところ、いずれも良好であり四端子法
によって電気抵抗を測定した結果 1.8μΩcmであった。
なお、還元性ガス（ H₂ 10％− N₂ 90％）の流量が0.4l
/min以下の試料においては、酸化性ガス，還元性ガスの
分圧がCu膜に対し、酸化領域であるため表面にCu酸化膜
が形成されている。

【０１２７】実施例３ 実施例２の場合において、酸化性ガスとして O₂ ， H₂
O もしくは O₂ − H₂O 系、還元性ガスとして H₂ もし
くは H₂ 80％−CO20％をそれぞれ用い、あるインターバ
ル (min)をおいて、表２に示すような条件で、酸化性ガ
スおよび還元性ガスを繰り返して供給した外は、同様の
条件で電極配線の形成を行った。

【０１２８】なお、酸化性ガスおよび還元性ガスを交互
に流すに当たって、10 secの真空引き時間を設定する一
方、ガスの流量を0.1l/minに統一して、熱処理条件は 4
50℃，30 minとし、酸化性ガスおよび還元性ガスの繰り
返し供給後の残り時間と、Cu膜の冷却の際は H₂ 100％
を0.1l/minで供給した。

【０１２９】

【表２】 前記熱処理を施し冷却後、各試料について SEMによりリ
フロー形状を、それぞれ観察した結果を表２に併せて表
示した。ここで、○印は溝の埋め込み量が溝深さの 110
％以上、△印は溝の埋め込み量が溝の深さの 100〜 110
％未満の場合である。

【０１３０】また、前記リフロー形状が○印のものは，
いずれもCu膜の酸化量が膜厚の20％以下で、 CMPにより
配線加工を施して、その配線につき SEMにより配線形状
を評価したところ、いずれも良好であった。さらに、前
記リフロー後の各試料について、Si基板に対するCuの拡
散量をSIMSにて測定したが、検出限界以下であった。 実施例４ 実施例２の場合において、還元性ガスとして H₂ 、酸化
性ガスとして O₂ を表３，表４，表５，表６にそれぞれ
示すような分圧比（ P_H2／ P_O2）、総ガス圧力、熱処理
温度，時間の条件で、リフロー処理を行って電極配線を
形成した。

【０１３１】

【表３】

【表４】

【表５】

【表６】 前記熱処理を施してから、酸化の影響を避けるため、20
Torr圧力の純水素雰囲気中で冷却後、各試料について S
EMによりリフロー形状を、それぞれ観察した結果を表
３，表４，表５，表６にそれぞれ併せて表示した。ここ
で、○印は溝の埋め込み量が溝深さの 110％以上、△印
は溝の埋め込み量が溝の深さの 100〜 110％未満の場合
であり、×印は酸化・還元反応が十分でなくリフローに
よる埋め込み量が溝深さの 100％未満の場合である。

【０１３２】なお、前記20Torr圧力の純水素雰囲気中で
の冷却の代わりに、 N₂ を80％含んだフォーミングガス
(H₂ 20% 、 N₂ 80%)を用いた場合も同様の結果であっ
た。また、バリヤー層として、 TiNの他にたとえばTa，
Cr， TiW，Nb，アモルファス TiSiN，アモルファス WC
o，アモルファスNbCr，アモルファスCrTa，アモルファ
スCoV ，アモルファスCoMo，アモルファスNbCo，アモル
ファスCoTa，アモルファスTaCu，アモルファスWN ，ア
モルファスWSiNなどを用いても同様の作用・効果が認め
られる。

【０１３３】実施例５ 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を成膜し、さらに CVDによ
り SiO₂ 膜を 400nm厚に形成した後、 PEP， RIEによ
り、スペース幅 800nmとして、前記 SiO₂ 膜に、幅 400
nmの溝を多数本形成した。

【０１３４】次いで、前記溝を形成した SiO₂ 膜面上
に、バリヤー層として TiNを膜厚30nmに成膜後、 CVDに
より膜厚 250nmのCu膜を成膜した。このとき、バリヤー
層およびCu膜の成膜前に、予め選択 CVD法でコンタクト
ホールを埋め込み、能動領域との接続を行った。

【０１３５】なお、この前記 SiO₂ 膜およびCu膜の成膜
は、それぞれヘキサフルオロアセチルアセトン・ビニル
トリメチルシラン銅［（CF₃ CO）₂ CH］Cu(C₅ H ₁₂Si）
を原料として、熱 CVDによって行った。

【０１３６】また、成膜・堆積温度 200℃，原料分圧0.
25Torr，原料ガスの流量速度 8sccm，成膜速度 4nm/sec
であった。 その後、実施例２の場合に準じ、 O₂ 20％
− N₂ 80％を0.1l/minの流量で熱処理装置上方より供給
する一方、 H₂ 10％− N₂ 90％の還元性ガスを0.5l／ m
inの流量で30 min同時に供給して、前記Cu膜を 300℃で
リフローさせた。

【０１３７】冷却後、試料について SEMによりリフロー
形状を、それぞれ観察した結果は良好で、スパッタにて
Cu膜を形成した場合と同様に、溝の埋め込み量が溝深さ
の 127％であった。なお、冷却時には H₂ 100％を1l/m
inの流量で供給した。図６（Ａ）および図６（Ｂ）に、
この実施例におけるCu膜リフロー前後の断面状態の顕微
鏡写真を示す。

【０１３８】また、 CMPによる配線加工を行い、その配
線形状を SEMによって評価したところ、いずれも良好で
あり四端子法によって電気抵抗を測定した結果 1.9μΩ
cmであった。

【０１３９】実施例６ 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を形成し、さらに CVDによ
り SiO₂ 膜を 400nm厚に形成した後、 PEP， RIEによ
り、スペース幅 800nmとして、図２（Ｃ）に断面的に示
すごとく、前記 SiO₂ 膜に、幅 400nmの溝を多数本形成
した。

【０１４０】次いで、前記溝を形成した SiO₂ 膜面上
に、バリヤー層として TiNを膜厚30nmに成膜後、高真空
スパッタ装置を用い、スパッタリングにより膜厚 800nm
のCu膜を成膜した。このとき、バリヤー層およびCu膜の
成膜前に、予め選択 CVD法でコンタクトホールを埋め込
み、能動領域との接続を行った。なお、前記Cuのスパッ
タリング成膜に当っては、純度7NのCuをスパッタ源と
し、到達真空度 1×10^-8Torr，高純度Arガス（露点−90
℃以下）雰囲気で圧力5mTorr，成膜速度15nm/secであっ
た。

【０１４１】次に、図７に概略構成を示すような加圧熱
処理装置を用いて、一軸応力を付与しながら加圧熱処理
を行った。すなわち、試料の載置が可能なカーボン製載
置台20、前記カーボン製載置台20を上下方向に移動させ
る油圧機構21、前記油圧機構21によって上昇されるカー
ボン製載置台20の上面を押圧し、カーボン製載置台20側
を加熱するヒーター電源部22を有する加圧体23をそれぞ
れ内装した加圧熱処理本体部24、この加圧熱処理本体部
24にバルブ25を介して接続した還元性ガス供給源26、前
記加圧熱処理本体部24に接続し、加圧熱処理本体部24内
の排気を行うロータリーポンプ27および油拡散ポンプ28
を具備して成る加圧熱処理装置を用意した。

【０１４２】なお、この加圧熱処理装置は到達真空度が
10^-7Torrであり、ガス供給（導入）ラインより各種ガス
を導入できる構造となっており、さらに図８に示される
ように、加圧体23の先端部には SiO₂ 層 23aを設けたSi
片 23bが設置されている。

【０１４３】そして、前記カーボン製載置台20に、前記
Cu膜を成膜したSi基板を装着・設置し、その後ロータリ
ーポンプ27および油拡散ポンプ28によって真空排気し
た。このときの真空度は 1×10^-7Torr程度であり、この
真空排気後 N₂ 90％− H₂ 10％の還元性ガス（フォーミ
ングガス）を大気圧で、流量0.1l/minに設定して流し、
加熱温度を 300℃，30 min、もしくは 450℃，30 minと
し、加圧体23によるCu膜への圧力値を変えて加圧熱処理
を行った。

【０１４４】結果を表７および表８にそれぞれ示した。
図８は、試料のCu膜に圧力（一軸応力）が付与される状
態を模式的に示したものである。

【０１４５】ここで、表７は加熱温度が 300℃の場合
を、表８は加熱温度が 450℃の場合をそれぞれ示し、リ
フローの度合い（配線形状）評価は、溝の深さ Dと溝内
の最低Cu膜厚 D_min の比率（ D_min /D）で行った。

【０１４６】

【表７】

【表８】 なお、表７および表８において、○印は D_min /D＝ 1.2
以上の場合を、×印はD_min /D＝ 1未満の場合を、−印
は測定不可能の場合をそれぞれ示す。参考までに、前記
加熱処理の過程で応力を付与しなかった場合は、リフロ
ーも不十分で電極配線の形成は不可能であった。

【０１４７】また、図９は、前記リフロー条件におけ
る、リフロー度合い（ D_min /D）と印加応力kgf/mm² と
の関係を例示したもので、曲線Ｃは加熱温度が 300℃の
場合を、曲線Ｄは加熱温度が 450℃の場合をそれぞれ示
す。

【０１４８】図９からも分かるように、印加応力および
処理温度が高いほどリフローは進行し、印加応力16kgf/
mm² では塑性変形が認められ、印加応力50kgf/mm² では
Si基板に欠損が生じていた。

【０１４９】さらに、前記加熱温度 300℃，30 min，印
加応力 7kgf/mm² でリフローさせた場合と、加熱温度 3
00℃，30 min（印加応力なし）でリフローさせた場合と
について、リフロー状態を顕微鏡写真で比較・観察した
結果を図１０（Ａ）および１０（Ｂ）に示す。ここで、
図１０（Ａ）は印加応力を加えてリフローした場合であ
り、 CPMで余剰Cuを除去すると良好な電極配線が形成さ
れているのに対して、図１０（Ｂ）の印加応力を加えず
にリフローした場合には、リフローが不十分で所望の電
極配線を形成し得なかった。

【０１５０】また、表７および表８には、前記加熱処理
でCu膜をリフローさせて電極配線を形成した試料につい
て、測定部分の配線長さ 1mmとし、四端子法によって電
気抵抗をそれぞれ測定した結果（測定対象50の平均値）
を合わせて示した。

【０１５１】すなわち、ここではCu膜に 1kgf/mm² 以上
の印加応力を付与することで、Cu膜のリフロー温度を低
温化することができる。特に、印加応力 2kgf/mm² 以上
では、Cu膜のリフロー温度の著しい低温化が可能である
ことが分かった。

【０１５２】なお、この実施例で、加圧・加熱処理に当
たって、Cu膜を形成したSi基板複数枚を積層した形で、
加圧・加熱してCu膜をリフローさせても同様の結果が得
られた。

【０１５３】比較例１ 前記実施例６において、所要のCu膜を形成したSi基板
に、一軸加圧（一軸応力）を加える代わりに静水圧を加
え、前記Cu膜のリフローを行って形成した電極配線を評
価したところ、加熱温度を 450℃以上，処理時間30 min
以上の条件に設定した場合、始めて実用可能な配線を形
成し得たが、作業工程の煩雑化や量産性などの点で不利
であった。

【０１５４】実施例７ 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を成膜し、さらに CVDによ
り SiO₂ 膜を 400nm厚に形成した後、 PEP， RIEによ
り、スペース幅 800nmとして、図２（Ｃ）に断面的に示
すごとく、前記 SiO₂ 膜に、幅 400nmの溝を多数本形成
した。

【０１５５】次いで、前記溝を形成した SiO₂ 膜面上
に、バリヤー層として TiNを膜厚30nm成膜後、高真空ス
パッタ装置を用い、スパッタリングにより膜厚 800nmの
Al膜を成膜した。このとき、バリヤー層およびAl膜の成
膜前に、予め選択 CVD法でコンタクトホールを埋め込
み、能動領域との接続を行った。

【０１５６】なお、前記Al膜のスパッタリング成膜に当
っては、純度5NのAlをスパッタ源とし、到達真空度 1×
10^-8Torr，高純度Arガス（露点−90℃以下）を用い5mTo
rr，成膜速度10nm/secであった。

【０１５７】図１１はここで用いたスパッタ・加圧熱処
理装置の概略構成を示すもので、スパッタ領域と、前記
成膜したAl膜に一軸応力を付与しながら加熱処理する領
域とが、同一の真空系に設置された構成を採っている。
図１１において、 29a， 29bはロータリポンプ、 30a，
30bはターボ分子ポンプ、31は基板載置台 31aおよびAl
ターゲット 31b装着部が配置されたスパッタ領域、32は
油圧機構 32aによって上下方向に移動する一方、試料を
載置するロードセル 32bおよび前記ロードセル32bに対
向して配置されたヒータを内蔵する押圧体 32cが配設さ
れた加熱処理領域（ホットプレスチャンバー）、 32dは
前記押圧体 32cを加熱するヒータ電源部である。

【０１５８】次いで、前記スパッタ・加圧熱処理装置の
スパッタ領域31で、前記Al膜を成膜した後、加熱処理領
域32のロードセル 32b上に搬送し、油圧機構 32aの駆動
によって、押圧体 32cとの間で、 1kgf/mm² の一軸応力
を加え 250℃， 350℃もしくは 450℃で、30 min加圧熱
処理を行い、前記Al膜をリフローさせて電極配線をそれ
ぞれ形成した。

【０１５９】これら、リフローによって溝に埋め込まれ
たAl膜の厚さＤmin と溝の深さＤの比で示すリフロー度
合いと、前記リフロー条件との関係を図１２に曲線Ｅで
示す。なお、比較のため、前記リフロー処理で一軸応力
を付与しなかった場合を曲線Ｆで示す。

【０１６０】図１２に図示されたように、ここではAl膜
に 1kgf/mm² の一軸応力を付与することで、Al膜のリフ
ロー温度を十分に低温化することができた。また、前記
実施例の各試料について、 CMPで配線加工を行ってか
ら、四端子法によって抵抗測定したところ 2.8μΩcmで
あった。

【０１６１】実施例８ 実施例２の場合と同様の条件でバリヤ層（TiN)まで形成
し、次に多元スパッタ装置を用い、また、ターゲット源
として7NCuおよび6NAgを用意し、到達真空度 1×10^-9To
rr、高純度Arガス（露点−90℃以下）雰囲気，圧力5mTo
rr，成膜速度 1〜10nm/secで，表９および表10に示すよ
うな単層膜や積層膜を成膜した。

【０１６２】

【表９】

【表１０】 次に、前記単層膜あるいは積層膜をそれぞれ成膜した試
料に対して、 N₂ 90％− H₂ 10％の還元性ガスを1l/min
の流量で供給しながら、図３に示した減圧熱処理装置内
で、 450℃，30 min熱処理を行い、各金属膜をリフロー
させて電極配線をそれぞれ形成した。

【０１６３】これら、リフローによって溝に埋め込まれ
た金属膜の厚さＤmin と溝の深さＤの比で示すリフロー
度合い、 CMPで配線加工を行ってから、四端子法によっ
て抵抗測定した結果を表９および表１０にそれぞれ併せ
て示した。表１０において、Cu膜，Ag膜の積層数が増え
るに応じてリフロー度合いが向上するのは、界面エネル
ギー減少効果，Cu，Agの混合エントロピー効果によるも
のと考えられる。 実施例９ 実施例２の場合において、ターゲット材料として7NCuを
用い、成膜速度を10nm/secとし、また表１１に示すごと
く、Si基板の温度を液体窒素温度もしくは室温（23
℃）、さらにSi基板にバイアス電圧を印加した外は、同
様の条件でCu膜を成膜した。

【０１６４】その後、得られた各試料に対して、 O₂ 20
％− N₂ 80％の酸化性ガスを流量0.1l/minで、 N₂ 90％
− H₂ 10％の還元性ガスを流量1l/minで同時に供給しな
がら、 300℃，30 min熱処理を施し、前記Cu膜をリフロ
ーさせて電極配線をそれぞれ形成した。

【０１６５】これら、リフローによって溝に埋め込まれ
たCu膜の厚さＤmin と溝の深さＤの比で示すリフロー度
合いを表１１に併せて示した。また、前記リフロー処理
に先だって、Cu膜の結晶粒径を TEMにより、配線溝長手
方向に垂直な方向の膜応力値を応力Ｘ線により、それぞ
れ測定した結果も表１１に示した。

【０１６６】表１１から分かるように、Si基板の温度が
低いほど、もしくはSi基板へのバイアス電圧が高いほど
結晶粒径が小さく、かつ膜内応力の絶対値が大きくリフ
ロー度合いも高い。

【０１６７】

【表１１】 実施例１０ 先ず、所要の能動領域を設けた 6インチSi基板（ 100）
上に、膜厚 100nmのp-SiN 膜を成膜し、さらに CVDによ
り SiO₂ 膜を 400nm厚に成膜した後、 PEP， RIEによっ
てスペース幅 800nmとして、前記 SiO₂ 膜に幅 400nmの
溝を多数本形成した。次いで、前記溝を形成した SiO₂
膜面上にバリヤー層として TiN膜を30nm厚に成膜し、さ
らにCu膜を成膜した。

【０１６８】前記Cu膜の成膜に当たり、スパッタ装置と
して、基板ターゲット間隔の変更が可能なマグネトロン
スパッタ装置を用い、純度7NのCuをスパッタ源とし、到
達真空度 1×10^-8Torr，高純度Arガス（露点−90℃以
下），圧力5mTorrで成膜を行った。

【０１６９】ここで用いたマグネトロンスパッタ装置の
特徴は、真空状態を低下（悪化）させずに、基板とター
ゲット間を変化し得ることから、図１３（Ａ）および図
１４（Ａ）にそれぞれ模式的に示すような入射粒子の最
大入射角度26.6°（LD:2.0）もしくは45°（LD:1.0）
で、成膜速度を 5〜10nm/secと設定して膜厚 500nmのCu
成膜を行った。

【０１７０】なお、図１３（Ｂ）および図１４（Ｂ）
は、成膜直後のCu膜について、その断面状態をそれぞれ
模式的に示したものである。

【０１７１】その後、得られた各試料に対して、 O₂ 20
％− N₂ 80％の酸化性ガスを流量0.1l/minで、 N₂ 90％
− H₂ 10％の還元性ガスを流量1l/minで同時に供給しな
がら、表12に示したような処理条件で、30 min熱処理を
施し、前記Cu膜をリフローさせて電極配線をそれぞれ形
成した。さらに、 CMPで配線加工を行ってから、四端子
法によって抵抗測定した結果を表１２に示した。

【０１７２】表１２から分かるように、ここでは 250℃
程度の低温で、Cu膜を十分リフローさせる得ることが分
かった。

【０１７３】

【表１２】 実施例１１ 先ず、所要の能動領域を設けた６インチSi基板 (100)上
に、膜厚 100nm p-SiN膜を成膜し、さらに CVDにより S
iO₂ 膜を 400nm厚に形成した後、 PEP， RIEにより、ス
ペース幅 800nmとして、前記 SiO₂ 膜に、幅 400nmの溝
を多数本形成した。

【０１７４】次いで、前記溝を形成した SiO₂ 膜面上
に、バリヤー層として TiNを膜厚30nm成膜後、高真空ス
パッタ装置を用い、スパッタリングにより膜厚 800nmの
Cuを成膜した。このとき、バリヤー層およびCu膜の成膜
前に、予め選択 CVD法でコンタクトホールを埋め込み、
能動領域との接続を行った。

【０１７５】なお、前記Cu膜のスパッタリング成膜に当
っては、純度7NのCuをスパッタ源とし、到達真空度 1×
10^-8Torr，高純度Arガス（露点−90℃以下）雰囲気で圧
力5mTorr，成膜速度15nm/secであった。

【０１７６】次に、図１５に概略構成を断面的に示す加
圧熱処理装置によってリフロー処理を行った。すなわ
ち、試料33を両面で挟着する形で一定方向に搬送する加
熱ローラ 34aおよび冷却ローラ 34bが対を成して装着さ
れた本体部34と、前記本体部34の一端側に設置され、処
理する試料33を装着したカートリッジ35が収納される準
備室36と、前記本体部34の他端側に設置され、処理され
た試料33を取り出す取り出し室37と、前記本体部34，準
備室36，取り出し室37をそれぞれ真空排気する真空排気
系 38a， 38b， 38cと、前記本体部34内にフォーミング
ガスを供給するガスライン39とを具備した構成の加圧熱
処理装置を用意した。

【０１７７】ここでは先ず、前記Cu膜を成膜した試料33
をカートリッジ35に装着・装填し、準備室36に収納・セ
ットする一方、真空度 1×10^-6Torrまで真空排気した
後、フォーミングガス（たとえば N₂ 90％− H₂ 10％の
混合ガス）で常圧とした。この状態で、予め真空排気し
た本体部34内に、フォーミングガス（たとえば N₂ 90％
− H₂ 10％の混合ガス）を供給するとともに、搬送ロー
ラ 34a， 34bを駆動させて、前記カートリッジ35に装着
・装填された試料33を、順次本体部34内を搬送させて、
加熱・加圧処理を施す。この搬送過程で、試料33のCu膜
は、加熱ローラ 34aによって加熱・押圧されてリフロー
される。ここで、加熱ローラ 34aは内蔵するヒータによ
り 400℃程度を保持し、冷却ローラ 34bは室温以下であ
り、また両者による押圧は 1kgf/mm² 、回転速度10cm/s
ecである。

【０１７８】上記によりCu膜をリフローによって溝に埋
め込んだCu膜の厚さＤmin と溝の深さＤの比で示すリフ
ロー度合いは、いずれも 1.2以上であり良好であった。
また、各試料について、 CMPで配線加工を行ってから、
四端子法によって抵抗測定したところ 1.9μΩcmであっ
た。

【０１７９】実施例１２ 実施例２の場合に準じて、所要の能動領域を設けたSi基
板 (100)上に、下地として膜厚 100nmの p-SiN膜を成膜
する。次いで、 CVDにより SiO₂ 膜を 400nm厚に形成し
た後、 PEP， RIEによって、スペース幅 800nmとして、
前記 SiO₂ 膜に、幅 400nmの溝を多数本形成した。

【０１８０】その後、前記溝を形成した SiO₂ 膜面上
に、バリヤー層として TiNを膜厚30nmで成膜後、スパッ
タリングにより膜厚 800nmのCu膜を成膜した。なお、こ
のときバリヤー層およびCu膜の成膜前に、予め選択 CVD
法でコンタクトホールを埋め込み、能動領域との接続を
行った。

【０１８１】次に、前記成膜したCu膜について、スペー
ス上のCu膜を CMPによって表１３に示すような膜厚に削
った後、図３に図示した減圧熱処理装置を用いて熱処理
を行った。なお、前記Cu膜の厚さ方向への一部切除を、
イオンエッチングでも行った。この場合は、前記Cu膜を
成膜した後、100MHzの rf Arプラズマ中で、試料基板に
-100 Vのバイアス電圧を印加して、主にスペース上のCu
膜をイオンエッチングして所定の膜厚に削った後、図３
に図示した減圧熱処理装置を用いて熱処理を行った。

【０１８２】

【表１３】 この加熱処理は、次ぎのような条件で行った。すなわ
ち、ホットプレート12に、前記Cu膜を成膜したSi基板を
設置し、その後ロータリーポンプ18によって真空排気し
た。このときの真空度は0.01torr程度である。熱処理時
の雰囲気は、 H₂と O₂ の分圧比（ P_H2／ P_O2）30、総
圧力20Torrの雰囲気中で 400℃，30分の熱処理、および
H₂ 10％− N₂ 90％のフォーミングガス中で 650℃，30
分の熱処理に設定した。

【０１８３】前記熱処理を施し冷却後、各試料について
断面形状を SEMにより観察するとともに、スペース上の
Cu膜を CMPによって除去した後の電極配線の表面形状
（リフロー形状）を観察し、空孔の有無を確認した結果
を表１３に併せて表示した。表１３の「断面形状」の項
目で、○印は溝の埋め込み量が溝深さの 110％以上、×
印は溝の埋め込み量が溝の深さの 110％未満の場合ある
いは溝内にボイドが発生した場合である。また、表１３
の「 CMP後の空孔の有無」の項目で、○印は空孔の個数
が総配線長 100mmの平均で、 1mm長当たり 1個以下であ
り、×印は 2個以上である。

【０１８４】表１３から明らかなように、スペース上の
Cu膜を 100nm程度に薄く削り落としておいた場合は、リ
フロー熱処理により凝集（膜の段切れ）が発生すること
によって、スペース部分からのCuの移動が不十分とな
り、溝内を十分に埋め込むことができなかった。また、
スペース上のCu膜厚が 600nm， 800nmの場合は、ブリッ
ジングおよび溝内からの吸い上げがそれぞれ発生し、多
量の空孔の発生が確認された。

【０１８５】さらに、前記観察・評価で電極配線に空孔
の発生が認められなかった試料を選び出し、配線回路の
抵抗測定を行ったところ、いずれも比抵抗が 1.8μΩcm
であった。

【０１８６】実施例１３ この実施例は、アスペクト比 1.5以下の埋め込み配線の
形成工程を含む半導体装置の製造方法例である。

【０１８７】図１６（Ａ）、１６（Ｂ）、１６（Ｃ）、
１６（Ｄ）、１６（Ｅ），および図１７（Ａ）、１７
（Ｂ）、１７（Ｃ）は、この実施例の実施態様を模式的
に示したもので、先ず、図１６（Ａ）に断面的に示すご
とく、所要の能動領域あるいは下層配線領域が予め設け
られた直径 150mmのSi基板９上に、 CVDにより SiO₂ 膜
７を3500nm厚に形成した。

【０１８８】その後、 PEP， RIEによって、図１６
（Ｂ）に断面的に示すごとく、幅1500nm〜5000nm，深さ
2000nmの溝６を多数本形成した。次いで、前記能動領域
と溝６とを接続するコンタクトホールを PEP， RIEによ
って形成し、選択 CVD法によって、前記コンタクトホー
ル内部に WプラグもしくはCuプラグを充填した。

【０１８９】次に、前記溝６を形設した SiO₂ 膜７面
に、図１６（Ｃ）に断面的に示すごとく、Cuの拡散を防
止するためのバリヤー層11として、たとえば厚さ30nmの
TiN膜を成膜した。

【０１９０】その後、直流マグネトロンスパッタリング
法によって、投入電力10kWで膜厚3000nmのCu膜８を埋め
込みながら、図１６（Ｄ）に断面的に示すごとく、バリ
ヤー層11形成面にCu膜を成膜した。

【０１９１】なお、このときチャンバー内は、Ar／ H₂
／ O₂ 混合比が11／20／ 2の混合雰囲気、全圧力を0.85
Paとした。また、スパッタターゲットとしては、直径 3
00mmの純度 99.9999％のCuを用い、かつ基板とターゲッ
ト間の距離を75mmに設定した。 さらに、基板は PID制
御した PBNヒーター上に静電チャックによって固定し、
基板の裏面側には熱伝導性を向上させるため、80Paの圧
力でArガスを導入して450℃に加熱した。

【０１９２】前記スパッタリング終了後、前記Cu膜８が
酸化しないように、たとえばAr− H₂ 系の混合ガス雰囲
気で冷却してから、ケミカルメカニカルポリッシング
（ CMP）法によって、前記溝外部のCu膜８および TiN膜
11を除去して、図１６（Ｅ）に断面的に示すようなCu配
線8aを備えた半導体装置を得た。

【０１９３】上記試料について SEMによりリフロー形状
を観察したところ、溝の埋め込み量が溝深さの 110％以
上で、電極配線は設計どおりアスペクト比 1.5以下で均
一に埋め込まれていた。次いで、 CMPによる配線加工を
行い、その配線形状を SEMによって評価したところいず
れも良好であり、四端子法によって電気抵抗を測定した
結果 1.8μΩcm以下であった。

【０１９４】さらに、加速試験の結果、形成したCu配線
8aは高いエレクトロマイグレーションおよびストレスマ
イグレーション耐性を有しており、高電流密度に対する
信頼性を保証できることが確認された。

【０１９５】さらに、図１７（Ａ）、１７（Ｂ）および
１７（Ｃ）は、前記スパッタリングにおいて、Cu膜８が
溝６に埋め込まれる状態を模式的に示したものである。
ここでは、Cuの成膜雰囲気が酸化性ガスおよび還元性ガ
スの混合系で、また基板を加熱しているため、成膜初期
のCu中に O原子が混入する。そして、この O原子の混入
によって、基板の加熱に伴うCu膜の凝集が抑制され、図
１７（Ａ）に断面的に示すように、成長初期に一様な連
続膜が成長する。

【０１９６】さらに、このスパッタリング中、還元性ガ
スとして H₂ が供給されているので、堆積中のCu膜表面
は常に還元され、活性な状態を保持する。この活性な状
態によって、自由な表面拡散が容易に進行し、図１７
（Ｂ）に断面的に示すように、Cuが溝６内に移動して充
填する。

【０１９７】さらに、Cu膜は表面自由エネルギーを低下
させるように、溝６内を緻密に充填する（図１７
（Ｃ））。

【０１９８】また、前記スパッタリングにおいては、酸
化性ガスとしての O₂ および還元性ガスとしての H₂ が
供給されている雰囲気で、プラズマが発生している。こ
のプラズマによって、電離あるいは遊離された O⁺ イオ
ンあるいはラジカルや H⁺ イオン（あるいはラジカル）
は、 O₂ や H₂ に比べて反応性が高いので、Cu膜成膜
後、単純に O₂ や H₂ を供給し熱処理する場合に比べ
て、基板温度を低温化しても、高い反応速度の酸化およ
び還元反応によってCu膜の流動が容易に進行する。ここ
で、酸化性ガスおよび還元性ガスは、プラズマ中で分解
したガスが、不純物としてCu膜中に残存しないものであ
れば、前記例示の O₂ 系や H₂ 系などに限定されない。

【０１９９】なお、上記では基板温度を 450℃に設定し
て成膜を行ったが、 200〜 600℃の温度範囲で、Si基板
に対するCu原子の拡散を回避しながら成膜を行うことが
可能であった。

【０２００】また、上記では直径 150mmのSi基板に対
し、直径 300mmのターゲットをTS間距離75mmとしたスパ
ッタリング法でCu膜の成膜を行ったが、基板に対するス
パッタ粒子の垂直入射成分を高めた長距離スパッタリン
グ法、垂直入射成分以外のスパッタ粒子を付着させるコ
リメーター板を装着するコリメーションスパッタリング
法などの異方性スパッタリング法、あるいは基板に直流
電圧や高周波電圧を印加するバイアススパッタリング法
などでもよい。さらに、バイアススパッタリング，長距
離スパッタリングを行う場合は、成膜効率を上げるため
に、所要の埋め込みが得られた後は、通常の高効率の成
膜に切り換えることが望ましい。

【０２０１】また、前記ではCu膜の成膜について説明し
たが、この他、たとえばAgやAuなどの低抵抗金属から成
る導電膜であってもよく、特にAgは酸化および還元反応
をCuの場合と同様に起こし易いので、酸化性ガスおよび
還元性ガスの種類や混合比の選択、基板温度の適正な設
定で容易に電極配線を形成する。

【０２０２】実施例１４ この実施例は、アスペクト比 2以下のコンタクトホール
を形成する工程を含む半導体装置の製造方法例である。

【０２０３】図１８（Ａ）、１８（Ｂ）、１８（Ｃ）、
１８（Ｄ）は、この実施例の実施態様を模式的に示した
ものである。先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板９上に、 CVDに
より SiO₂ 膜７を 600nm厚に形成した。その後、 PEP，
RIEによって、たとえば直径 300〜 800nmのコンタクト
ホール6aを形設した。

【０２０４】次いで、前記コンタクトホール6aを形設し
た SiO₂ ７膜面に、Cuの拡散を防止するためのバリヤー
層11として、たとえば厚さ30nmの TiN膜を成膜後、異方
性スパッタリング法によって、図１８（Ａ）に断面的に
示すごとく、膜厚 100nmのCu膜８の１次成膜を行った。

【０２０５】なお、このときチャンバー内は、Ar／ H₂
／ O₂ 混合比を11／20／ 2の混合雰囲気、全圧力を0.85
Paとした。また、スパッタターゲットとしては、直径 3
00mmの純度 99.9999％のCuを用い、かつ基板とターゲッ
ト間の距離（TS間距離）を 200mmに設定した。なお、成
膜時の投入電力は15kWであった。

【０２０６】さらに、Si基板９は PID制御した PBNヒー
ター上に静電チャックによって固定し、基板の裏面側に
は熱伝導性を向上させるため、80Paの圧力でArガスを導
入して 350℃を超えない温度に加熱した。

【０２０７】この後、基板温度を 450℃に加熱し、図１
８（Ｂ）に断面的に示すごとく、前記コンタクトホール
6aを全面的に埋め込むように、たとえば膜厚 300nmのCu
膜８を２次成膜した。このときのチャンバー内雰囲気、
TS間距離は、前記１次成膜の場合と同じである。

【０２０８】この２次成膜のためのスパッタリング終了
後、基板が冷却するまでの間は、Cu膜の酸化を防止する
ため、たとえばAr− H₂ 系の混合ガス雰囲気で冷却し
た。なお、この冷却雰囲気は、常に還元速度が酸化速度
よりも速い雰囲気を保つように設定される。

【０２０９】次に、ケミカルメカニカルポリッシング
（ CMP）法によって、前記コンタクトホール6a外部のCu
膜８および TiN膜を除去して、図１８（Ｃ）に断面的に
示すような、Cuプラグ8bとした。その後、実施例１３の
場合と同様にして、前記Cuプラグ8b形成面に、 CVD法に
より SiO₂ 膜７′を成膜し、溝６の形設、 TiN膜11′の
成膜、Cuの成膜（溝６内への充填）、ケミカルメカニカ
ルポリッシングを行って、図１８（Ｄ）に断面的に示す
ようなCu埋め込み配線8aを備えた半導体装置を得た。

【０２１０】なお、電極配線は、設計どおりアスペクト
比 2のコンタクトホール6aが均一に埋め込まれており、
また、その抵抗測定を行ったところ、いずれも比抵抗が
1.8μΩcm以下であった。

【０２１１】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。

【０２１２】上記では、Cuを成膜する前半の段階では基
板温度を 350℃に、後半の段階では基板温度を 450℃に
設定したが、この温度設定は酸化性ガスおよび還元性ガ
スの混合比などによって適宜選択でき、また、上記のよ
うに段階付けしないで、たとえば２次成膜温度 450℃に
上昇する過程で１次成膜を行うこともでき、この場合は
成膜時間の短縮が可能で、生産性向上にも寄与する。

【０２１３】なお、この実施例の場合も、成膜法、成膜
雰囲気などの条件に付いては、実施例１３の場合と同様
に、いろいろの変形、条件設定などが可能である。

【０２１４】実施例１５ この実施例は、アスペクト比 1の埋め込み配線およびア
スペクト比 3のコンタクトホールの形成工程を含む半導
体装置の製造方法例である。

【０２１５】図１９（Ａ）、１９（Ｂ）、１９（Ｃ）お
よび図２０（Ａ）、２０（Ｂ）、２０（Ｃ）、２０
（Ｄ）は、この実施例の実施態様を模式的に示したもの
である。先ず、所要の能動領域あるいは下層配線領域が
予め設けられた直径 150mmのSi基板９上に、図１９
（Ａ）に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO₂膜７、膜厚50nmの SiN膜41、および膜厚 400nmの
SiO₂ 膜７′を順次積層形成した。

【０２１６】その後、 PEP， RIEによって、前記 SiN膜
41をエッチングストッパーとし、図１９（Ｂ）に断面的
に示すごとく、たとえば幅 400nm、深さ 400nm の溝６
を SiO₂ 膜７′に形設した。

【０２１７】次いで、再び PEP， RIEを施して、 SiN膜
41および SiO₂ 膜７をパターニングし、図１９（Ｃ）に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。

【０２１８】その後、前記コンタクトホール6aを形設し
た面にCuの拡散を防止するためのバリヤー層として、図
２０（Ａ）に断面的に示すごとく、たとえば厚さ30nmの
TiN膜11′を成膜した。

【０２１９】次に、異方性スパッタリング法によって、
図２０（Ｂ）に断面的に示すごとく、30kWの投入電力
で、膜厚 300nmのCu膜８の１次成膜を行った。なお、こ
のときチャンバー内は、Ar／ H₂ ／ O₂ 混合比を11／10
／ 2の混合雰囲気、全圧力を0.85Paとした。また、スパ
ッタターゲットとしては、直径 300mmの純度 99.9999％
のCuを用い、かつ基板とターゲット間の距離（TS間距
離）を 300mmに設定した。

【０２２０】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。

【０２２１】この後、基板温度を 450℃に加熱し、図２
０（Ｃ）に断面的に示すごとく、前記コンタクトホール
6aおよび溝６を全面的に埋め込むように、たとえば膜厚
300nmのCu膜８をさらに２次成膜した。このときのチャ
ンバー内雰囲気は、Ar／ H₂／ O₂ 混合比を11／20／ 2
の混合雰囲気に変化させた。なお、TS間距離は、前記１
次成膜の場合と同じである。

【０２２２】この２次成膜のためのスパッタリング終了
後、Si基板が冷却するまでの間は、Cu膜の酸化を防止す
るため、たとえばAr− H₂ 系（Ar／ H₂ ／ O₂ 混合比を
11／20／ 0の混合ガス）雰囲気で冷却した。なお、この
冷却雰囲気は、常に還元雰囲気を保つように設定され
る。次に、ケミカルメカニカルポリッシング（ CMP）法
によって、前記溝６外部のCu膜８および TiN11′膜を除
去して、図２０（Ｄ）に断面的に示すような、Cuプラグ
8bおよびCu埋め込み配線8aを備えた半導体装置を得た。

【０２２３】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおりのアスペクト比で均一に埋め込まれてお
り、またその抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。

【０２２４】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。

【０２２５】なお、上記Cu膜の成膜は、異方性スパッタ
リング法やバイアススパッタリング法など各種の方法で
行い得るが、たとえばバイアススパッタリング法で凝集
を起こし難いCu膜をコンタクトホールの底および側壁ま
で形成し、その後成膜速度の速い通常のスパッタリング
法を用いれば生産性の向上を図ることができる。

【０２２６】また、この実施例の場合も、成膜法、成膜
雰囲気などの条件などに付いては、実施例１３および実
施例１４の場合と同様に、いろいろの変形、条件設定な
どが可能である。 実施例１６ この実施例は、アスペクト比 1の埋め込み配線およびア
スペクト比 3のコンタクトホールの形成工程を含む半導
体装置の製造方法例である。

【０２２７】前記図１９（Ａ）、１９（Ｂ）、１９
（Ｃ）および図２０（Ａ）、２０（Ｂ）、２０（Ｃ）、
２０（Ｄ）を参照して、この実施例を説明する。

【０２２８】先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板９上に、図１９
（Ａ）に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO₂ 膜７、膜厚50nmの SiN膜41、および膜厚 400nmの
SiO₂ 膜７′を順次積層形成した。 その後、 PEP， R
IEによって、前記 SiN膜41をエッチングストッパーと
し、図１９（Ｂ）に断面的に示すごとく、たとえば幅 4
00nm、深さ 400nm の溝６を SiO₂ 膜７′に形設した。

【０２２９】次いで、再び PEP， RIEを施して、 SiN膜
41および SiO₂ 膜７をパターニングし、図１９（Ｃ）に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。その後、前記コンタ
クトホール6aを形設した面にCuの拡散を防止するための
バリヤー層として、図２０（Ａ）に断面的に示すごと
く、たとえば厚さ30nmの TiN膜11′を成膜した。

【０２３０】次に、異方性スパッタリング法によって、
図２０（Ｂ）に断面的に示すごとく、膜厚 300nmの O原
子を混入（含有）したCu膜を成膜した。

【０２３１】なお、このときチャンバー内には、Arを55
sccmの流量で供給し、全圧力を0.17Paとした。また、ス
パッタターゲットとしては、直径 300mmの O原子を含有
したCuを用い、かつ基板とターゲット間の距離（TS間距
離）を 300mmに設定した。なお、投入電力は30kWであ
る。

【０２３２】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。

【０２３３】次ぎに、基板を高真空の搬送室を介して第
２の成膜室に設置し、異方性スパッタリング法によっ
て、図２０（Ｃ）に断面的に示すごとく、膜厚 300nmの
Cu膜を成膜した。なお、このときチャンバー内は、Ar／
H₂ ／ O₂ 混合比を11／20／ 1の混合雰囲気とし、全圧
力を0.85Paとした。また、スパッタターゲットとして
は、直径 300mmの純度 99.9999％のCuを用い、かつ基板
とターゲット間の距離（TS間距離）を 300mmに設定し
た。

【０２３４】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 450℃を超えない温度に加熱した。

【０２３５】前記スパッタリング終了後、基板が冷却す
るまでの間は、Cu膜の酸化を防止するため、たとえばAr
− H₂ 系（Ar／ H₂ ／ O₂ ＝11／20／ 0の混合ガス）雰
囲気で冷却した。なお、この冷却雰囲気は、常に還元雰
囲気を保つように設定される。

【０２３６】この後、ケミカルメカニカルポリッシング
（ CMP）法によって、前記溝６外部のCu膜８および TiN
膜11′を除去して、図２０（Ｄ）に断面的に示すよう
な、Cuプラグ8bおよびCu埋め込み配線8aを備えた半導体
装置を得た。

【０２３７】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおりのアスペクト比で均一に埋め込まれてお
り、またその抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。

【０２３８】さらに、ビアチェーン構造の電極配線を形
成した半導体装置について、加速試験を行った結果、形
成した電極配線は高いエレクトロマイグレーションおよ
びストレスマイグレーション耐性を有しており、高電流
密度に対する信頼性を保証でき、特にCuプラグ8b上・下
面でボイドやヒロックが発生していないことが確認され
た。

【０２３９】なお、上記酸素を含むCu膜のおよびCu膜の
成膜は、酸化性ガスおよび還元性ガスの供給量を適正に
選べば、同一の成膜室で行ってもよく、 O原子を含有し
たCuターゲットをそのまま連続して使用してもよい。こ
のような方式を採れば、製造工程の短縮なども図られ、
生産性の向上となる。また、 O原子を含むCu膜の成膜
は、 O原子を含有したCuをターゲットとする代わりに、
表面を予め酸化させた純度の高いCuターゲットを用いて
も同様の結果が得られた。

【０２４０】さらに、この実施例の場合も、Cuの代わり
にたとえばAgやAuなどを成膜してもよいし、成膜法、成
膜雰囲気などの条件などについては、実施例12〜実施例
14の場合と同様に、いろいろの変形、条件設定などが可
能である。

【０２４１】実施例１７ 先ず、所要の能動領域を設けたSi基板 (100)上に、下地
として膜厚 100nmの p-SiN膜を形成し、さらに CVDによ
り SiO₂ 膜を 400nm厚に形成した後、 PEP， RIEによ
り、スペース幅 800nmとして、前記 SiO₂ 膜に、幅 400
nmの溝を多数本形成した。

【０２４２】次いで、前記溝を形成した SiO₂ 膜面上
に、バリヤー層としてアモルファスWSiNを膜厚30nmに成
膜後、さらにアモルファスCuTaを膜厚10nm成膜した。

【０２４３】前記Cu膜の１次成膜後、基板温度を 350℃
に上昇させて、膜厚 600nmのCu膜を２次成膜した。この
とき、チャンバー内は、Ar／ H₂ ／ O₂ 混合比11／10／
2の混合雰囲気で、全圧は0.85Paであった。

【０２４４】前記成膜後、膜の形状を SEMにて観察した
結果、溝の深さの 120％以上埋め込まれており、Ｘ線に
よる結晶配向度の測定結果はθ− 2θで、検出されたピ
ークはCu (111)のみであり、さらにCu (111)のロッキン
グカーブを測定した結果、その半値幅は 2.0°と結晶配
向は極めて良好であった。

【０２４５】さらに、前記成膜を CMPにて配線加工した
結果は、ボイドなど一切観察されず、四端子法での抵抗
測定で比抵抗が 1.8μΩcm以下であった。

【０２４６】さらに、前記方法で形成した電極配線につ
いて、エレクトロマイグレーションおよびストレスマイ
グレーションを測定・評価した結果、高いエレクトロマ
イグレーションおよびストレスマイグレーション耐性を
有していた。

【０２４７】上記のようにCuと濡れ性のよい下地膜を形
成後、表面に酸化膜の形成されない清浄な表面が保たれ
た状態で、Cuの１次成膜を行うことにより、その後高温
でCuの２次成膜を行っても、Cu膜がフラクチャーするこ
となく、しかも２次成膜時のCu原子の流動も速やかに進
行し、さらに配向も向上した。

【０２４８】すなわち、下地膜として、Cuなどの配線用
金属との濡れ性のよい素材を選択し、好ましくはその表
面を清浄に保ったまま成膜を行えば、結晶配向の良好な
導電膜の形成が可能となり、形成される電極配線の信頼
性が一段と向上する。

【０２４９】また、下地膜としては、アモルファスCuTa
の他に、Ta， W，Nb，Mo，アモルファス WCo，アモルフ
ァスNbCr，アモルファスCrTa，アモルファス CoV，アモ
ルファスCoNb，アモルファスCoTaなどを用いても良好な
結果が得られた。更に、下地膜を一度大気に曝し、表面
に酸化膜が形成された場合でも、基板バイアスクリーニ
ングなどのプラズマエッチングによる表面清浄化を行え
ば、連続成膜の場合と同様の良好な結果が得られた。

【０２５０】実施例１８ この実施例は、反射防止膜，ポリッシング停止膜として
C（カーボン）膜を設けた埋め込み電極配線およびコン
タクトホールの形成工程を含む半導体装置の製造方法例
である。

【０２５１】図２１（Ａ）、２１（Ｂ）、２１（Ｃ）お
よび図２２（Ａ）、２２（Ｂ）、２２（Ｃ）、２２
（Ｄ）は、この実施例の実施態様例を模式的に示したも
のである。

【０２５２】先ず、所要の能動領域あるいは下層配線領
域が予め設けられた直径 150mmのSi基板９上に、図２１
（Ａ）に断面的に示すごとく、 CVDにより膜厚 850nmの
SiO₂ 膜７、膜厚50nmの SiN膜41、膜厚 400nmの SiO₂
膜７′および膜厚 100nmの C膜40を順次積層形成した。

【０２５３】その後、 PEP， RIEによって、前記 SiN膜
41をエッチングストッパーとし、図２１（Ｂ）に断面的
に示すごとく、たとえば幅 400nm、深さ 400nm の溝６
を C膜40および SiO₂ 膜７′に形設した。

【０２５４】次いで、再び PEP， RIEを施して、 SiN膜
41および SiO₂ 膜７をパターニングし、図２１（Ｃ）に
断面的に示すごとく、たとえば直径 300nm、深さ 900nm
のコンタクトホール6aを形設した。

【０２５５】その後、前記コンタクトホール6aを形設し
た面に、Cuの拡散を防止するためのバリヤー層として、
図２２（Ａ）に断面的に示すごとく、たとえば厚さ30nm
の TiN膜11′を成膜した。

【０２５６】次に、異方性スパッタリング法によって、
図２２（Ｂ）に断面的に示すごとく、30kWの投入電力
で、膜厚 300nmのCu膜８の１次成膜を行った。なお、こ
のときチャンバー内は、Ar／ H₂ ／ O₂ 混合比を11／10
／ 2の混合雰囲気、全圧力を0.85Paとした。また、スパ
ッタターゲットとしては、直径 300mmの純度 99.9999％
のCuを用い、かつ基板とターゲット間の距離（TS間距
離）を 300mmに設定した。

【０２５７】さらに、基板は PID制御した PBNヒーター
上に静電チャックによって固定し、基板の裏面側には熱
伝導性を向上させるため、80Paの圧力でArガスを導入し
て 350℃を超えない温度に加熱した。

【０２５８】この後、基板温度を 450℃に加熱し、図２
２（Ｃ）に断面的に示すごとく、前記コンタクトホール
6aおよび溝６を全面的に埋め込むように、たとえば膜厚
300nmのCu膜８をさらに２次成膜した。このときのチャ
ンバー内雰囲気は、Ar／ H₂／ O₂ 混合比を11／20／ 2
の混合雰囲気に変化させた。なお、TS間距離は、前記１
次成膜の場合と同じである。

【０２５９】この２次成膜のためのスパッタリング終了
後、Si基板が冷却するまでの間は、Cu膜の酸化を防止す
るため、たとえばAr− H₂ 系（Ar／ H₂ ／ O₂ 混合比を
11／20／ 0の混合ガス）雰囲気で冷却した。なお、この
冷却雰囲気は、常に還元雰囲気を保つように設定され
る。

【０２６０】次ぎに、ケミカルメカニカルポリッシング
（ CMP）法によって、 C膜40をポリッシング停止膜とし
て、図２２（Ｄ）に断面的に示すように、前記接続孔６
外部のCu膜８および TiN膜11′を除去した。

【０２６１】その後、外周に円筒型電極を装着した石英
製の円筒型チャンバー内にセットし、チャンバー内雰囲
気を H₂ ／ O₂ の混合比が 100／ 1の混合ガスとして、
外部電極に 13.56 MHzの高周波電力 800 Wを30分間印加
して、 H₂ と O₂ との混合雰囲気のプラズマ中で、前記
C膜40を選択的に除去し、図２２（Ｄ）に断面的に示す
ような、Cuプラグ8bおよびCu埋め込み配線8aを備えた半
導体装置を得た。

【０２６２】なお、Cuプラグ8bおよびCu埋め込み配線8a
は、設計どおり高精度のアスペクト比で均一に埋め込ま
れており、Cuは一切酸化されなかった。すなわち、フォ
トエッチングによるパターニングに当たり、光の乱反射
が防止されるため、レジストの加工形状が崩れる問題が
解消されるとともに、 CMP加工による埋め込み配線など
の過度の研磨除去なども抑制されるので、高精度に所要
の電極配線などを形成し得た。

【０２６３】また、前記形成した半導体装置の配線部に
ついて、その抵抗測定を行ったところ、いずれも比抵抗
が 1.8μΩcm以下であった。さらに、ビアチェーン構造
の電極配線を形成した半導体装置について、加速試験を
行った結果、形成した電極配線は高いエレクトロマイグ
レーションおよびストレスマイグレーション耐性を有し
ており、高電流密度に対する信頼性を保証でき、特にCu
プラグ8b上・下面でボイドやヒロックが発生していない
ことが確認された。

【０２６４】なお、この実施例の場合も、Cuの代わりに
たとえばAgやAuなどを成膜してもよいし、成膜法、成膜
雰囲気などの条件などに付いては、実施例12〜実施例16
の場合と同様に、いろいろの変形、条件設定などが可能
である。

【０２６５】実施例１９ 本実施例は、酸化物が導電性酸化物となる導電膜をCuの
下地膜として形成することにより、酸化還元反応を利用
したリフロー技術によってCu埋め込み配線を形成する
際、酸化性ガスの存在下における熱処理において下地膜
が酸化されても、接触抵抗の上昇を回避することが可能
な半導体装置の製造方法に関するものである。

【０２６６】図２３（Ａ）、２３（Ｂ）、２３（Ｃ）、
２３（Ｄ）、２３（Ｅ）および２３（Ｆ）を参照しなが
ら説明する。

【０２６７】先ず、図２３（Ａ）に示すように、所要の
能動領域を設けたSi基板 (100)9 上に、下地として膜厚
100nmの p-SiN膜41を形成し、さらに図２３（Ｂ）に示
すように CVDにより SiO₂ 膜7 を 400nm厚に形成した
後、 PEP， RIEにより、幅 400nm、スペース幅 800nmの
溝6 およびコンタクトホールを多数本形成した( 図２３
（Ｃ））。コンタクトホールのアスペクト比は 0.5であ
った。

【０２６８】この下地にTiN をバリヤー層11として30nm
成膜後、Cu膜8 を膜厚600nm 厚にスパッタリングにより
成膜した試料、およびTiN をバリヤー層11として30nm成
膜後、Cuの下地膜としてのNd膜51を膜厚30nm、Cu膜8 を
膜厚600nm でスパッタリングにより成膜した試料（図２
３（Ｄ））を作成した。バリヤー層11、Nd膜51、Cu膜8
は連続的に成膜を行った。

【０２６９】次に、それぞれの試料につき、図３に示す
減圧熱処理装置を用いて、実施例２と同様に、酸化還元
反応を伴う加熱処理を行い、溝およびビアホール内部に
Cu膜8 を埋め込んだ（図２３（Ｅ））。

【０２７０】すなわち、まず減圧処理装置本体13の内部
に設置された試料載置台12に試料を設置し、ロータリポ
ンプ18により真空排気した。このときの真空度は0.01To
rr程度であり、この真空排気後、表１４に示す条件の環
境下、450 ℃、30分間の加熱処理を行った。

【０２７１】冷却後、リフロー形状をSEM により観察し
たが、いずれの試料も溝部分の埋め込み量が溝深さの11
0%以上で、良好な埋め込み形状を示した。

【０２７２】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にNd膜
が存在する試料については、Nd膜内に酸素が検出された
が、TiN 膜およびCu膜中の酸素量は検出限界以下であっ
た。一方、Nd膜が存在しない試料については、TiN 膜中
に酸素が検出された。

【０２７３】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。

【０２７４】次に、配線抵抗測定に用いたビアチェーン
の作成過程を図２４（Ａ）、２４（Ｂ）、２４（Ｃ）、
２４（Ｄ）、２４（Ｅ）および２５（Ｆ）に示す。

【０２７５】まず図２４（Ａ）に示すようにSi(100) 基
板9 上に、膜厚100nm のp-SiN 膜41を形成し、次いで図
２４（Ｂ）に示すようにCVD により SiO₂ 膜 7を400nm
厚に成膜した後、幅400nm 、長さ15μm の溝を多数本形
成した（図２４（Ｃ））。

【０２７６】この下地にTiN をバリヤー層11として30nm
成膜後、Cu膜 8を600nm 厚にスパッタリングにより成膜
した試料、およびTiN をバリヤー層11として30nm成膜
後、Nb膜51を膜厚30nm、Cu膜 8を膜厚600nm でスパッタ
リングにより成膜した試料を作成した。バリヤー層11、
Nb膜51、Cu膜 8は連続的に成膜を行った。

【０２７７】それぞれの試料につき、図３に示す減圧熱
処理装置を用いて、実施例２と同様に、酸化還元反応を
伴う加熱処理を行い、溝内部にCu膜 8を埋め込んだ。そ
の後CMP による配線加工を行った（図２４（Ｄ））。

【０２７８】続いて、Cu配線を形成した上記基板上に、
図２４（Ｅ）に示すように、膜厚100nm のp-SiN 膜41を
形成後、CVD により SiO₂ 膜 7を400nm 厚に成膜し、さ
らにp-SiN 膜41を100nm 、CVD により SiO₂ 膜 7を400n
m を順次成膜した。その後、PEP 、RIE によりビアホー
ルおよびそれらをつなぐ溝を形成した。ビアホール間隔
は10μm 、個数は500 個である。

【０２７９】このビアホールおよび溝を有する基板上に
TiN をバリヤー層11として30nm成膜後、Cu膜 8を600nm
厚にスパッタリングにより成膜した試料、およびTiN を
バリヤー層11として30nm成膜後、Nb膜51を膜厚30nm、Cu
膜 8を膜厚600nm でスパッタリングにより成膜した試料
を作成した。バリヤー層11、Nb膜51、Cu膜 8は連続的に
成膜を行った。それぞれの試料につき、図３に示す減圧
熱処理装置を用いて、実施例２と同様に、酸化還元反応
を伴う加熱処理を行い、溝およびビアホール内部にCu膜
を埋め込んだ。その後CMP による配線加工を行い、ビア
チェーンを作成した（図２４（Ｆ））。 四端子法によ
りビアチェーンの全電気抵抗を測定した。一方、基板上
にTiN をバリヤー層として30nm成膜後、Cu膜を600nm 厚
にスパッタリングにより成膜し、還元雰囲気中で同様の
加熱処理を行った試料につき、全電気抵抗を測定し、前
述の酸化還元雰囲気中で加熱処理した試料と比較した。
結果を合せて表１４に示す。なお、表１４中、〇印は抵
抗上昇が 5% 以内、△印は抵抗上昇が5 乃至10% を表
す。

【０２８０】

【表１４】 この結果、酸化還元雰囲気中で加熱処理しても、Nd膜が
存在する試料については、配線抵抗の上昇は5%以内であ
ったが、Nd膜が無い場合には、5%を越える配線抵抗の上
昇を示すものがあった。

【０２８１】さらにNdの代わりに、Ti,Nb,La,Sm,Re,V,R
u,Rh,Os,Ir,Pt を用いた場合にも同様な効果が得られ
た。特に、Nd、La、Smは、酸化反応におけるギブスの自
由エネルギー変化量の絶対値が、バリヤー層として使用
されているTiN の酸化反応におけるギブスの自由エネル
ギー変化量の絶対値よりも大きく、バリヤー層の酸化を
抑制する効果がより大きかった。

【０２８２】実施例２０ 実施例１９と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、Nd
膜を膜厚30nm、Cu膜を膜厚600nm でスパッタリングによ
り成膜した試料を作成した。試料作成においては、バリ
ヤー層およびNd膜の成膜後に基板を一旦大気中に晒し
た。

【０２８３】次いで実施例１９と同じ装置を用い、O ₂
20% - H ₂ 80% を0.11l/min 、H ₂10% - N ₂ 90% を0.5
l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。 リフロー後の各試料について、SIMSを用いて酸素
含有量を測定した。バリヤー層とCu膜の間にNd膜が存在
する試料については、Nd膜内に酸素が検出されたが、Ti
N 膜およびCu膜中の酸素量は検出限界以下であった。一
方、Nd膜が存在しない試料については、TiN 膜中に酸素
が検出された。

【０２８４】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例１９と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち、同様の基板上に、TiN をバリヤー層とし
て30nm成膜後、大気に晒すことなくCu膜を600nm 厚にス
パッタリングにより成膜して、還元雰囲気中で同様に熱
処理を行い全電気抵抗を測定し、この還元雰囲気で熱処
理した試料と前記の酸化還元雰囲気中で熱処理した試料
について全電気抵抗を比較した。この結果、Nd膜が存在
する試料では、抵抗の上昇が5%以内であったが、Nd膜が
無い場合には、10% を越える配線抵抗の上昇が認められ
た。 実施例２１ 実施例１９と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、Mn
とW の合金膜を膜厚30nm、Cu膜を膜厚600nm でスパッタ
リングにより成膜した試料を作成した。バリヤー層、Mn
−W 合金膜、Cu膜は真空中で連続的に成膜を行った。

【０２８５】次いで、実施例１９と同じ装置を用い、O
₂ 20% - H ₂ 80% を0.11l/min 、H₂ 10% - N ₂ 90% を
0.5l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。

【０２８６】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にMn−
W 合金膜が存在する試料については、Mn−W 合金膜内に
酸素が検出されたが、TiN 膜およびCu膜中の酸素量は検
出限界以下であった。一方、Mn−W 合金膜が存在しない
試料については、TiN 膜中に酸素が検出された。

【０２８７】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例１９と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち同様の基板上に、TiN をバリヤー層として
30nm成膜後、大気に晒すことなくCu膜を600nm 厚にスパ
ッタリングにより成膜して、還元雰囲気中で同様に熱処
理を行い全電気抵抗を測定し、この還元雰囲気で熱処理
した試料と前述の酸化還元雰囲気中で熱処理した試料に
ついて全電気抵抗を比較した。この結果、Mn−W 合金膜
が存在する試料では、抵抗の上昇が5%以内であったが、
Mn−W 合金膜が無い試料については、10%を越える配線
抵抗の上昇が認められた。

【０２８８】Mn−W 合金の代わりに、LaーNi合金、Pbー
Ru合金、BiーRu合金、TlーRh合金、TiーOs合金、PbーOs
合金、PbーIr合金を用いた場合にも同様な効果が認めら
れた。 実施例２２ 実施例１９と同じ下地に、TiN をバリヤー層として30nm
成膜後、Cu膜を600nm厚にスパッタリングにより成膜し
た試料、およびTiN をバリヤー層として30nm成膜後、V
膜を膜厚30nm、Cu膜を膜厚600nm でスパッタリングによ
り成膜した試料を作成した。バリヤー層、V 膜、Cu膜は
真空中で連続的に成膜を行った。

【０２８９】次いで、実施例１９と同じ装置を用い、O
₂ 20% - H ₂ 80% を0.11l/min 、H₂ 10% - N ₂ 90% を
0.5l/minの雰囲気中で熱処理を行った。熱処理温度450
℃、30分間であった。冷却後リフロー形状をSEM により
観察した。いずれの試料においても、溝部分の埋め込み
量が溝深さの110%以上で、良好な埋め込み形状を示し
た。

【０２９０】リフロー後の各試料について、SIMSを用い
て酸素含有量を測定した。バリヤー層とCu膜の間にV 膜
が存在する試料については、V 膜内に酸素が検出された
が、TiN 膜およびCu膜中の酸素量は検出限界以下であっ
た。一方、V 膜が存在しない試料については、TiN 膜中
に酸素が検出された。また、V 膜が存在する試料につい
ては、Cu膜とV 膜との界面付近に、Cu_x VO_y なる化合物
が形成されていることがわかった。

【０２９１】前記各試料につきCMP による配線加工を行
い、SEM により配線形状を評価したところ、いずれも良
好であった。さらに実施例１９と全く同様にして、四端
子法によりビアチェーンの全電気抵抗を測定、評価し
た。すなわち、同様の基板上に、TiN をバリヤー層とし
て30nm成膜後、大気に晒すことなくCu膜を600nm 厚にス
パッタリングにより成膜して、還元雰囲気中で同様に熱
処理を行い全電気抵抗を測定し、この還元雰囲気で熱処
理した試料と前述の酸化還元雰囲気中で熱処理した試料
について全電気抵抗を比較した。この結果、V 膜が存在
する試料では、抵抗の上昇が5%以内であったが、V 膜が
無い試料については、5 乃至10% の範囲の配線抵抗の上
昇が認められた。

【０２９２】以上の実施例１９乃至２２で明らかなよう
に、酸化物が導電体となる物質からなる導電膜をCuの下
地膜として形成することにより、Cu埋め込み配線を酸化
還元を利用したリフロー技術を用いて作成する際、酸化
性ガスの存在下における熱処理において、下地膜が酸化
されても、接触抵抗の上昇を回避し、高い信頼性を有す
る半導体装置を提供できる。

【０２９３】

【発明の効果】以上詳述したように、本発明に係る第１
〜第３の半導体装置の製造方法においては、実質的にリ
フロー温度の大幅な低温化が可能となり、たとえばCuの
半導体基板側への拡散も抑制されるので、半導体の特性
低下なども容易に、また確実に回避しながら、埋め込み
配線方式の信頼性の高い半導体装置を得ることができ
る。 また、本発明に係る第４の半導体装置の製造方法
においては、導電性金属のリフローにより埋め込み配線
など形成するに当たって、溝部などに空孔が発生・残留
しないように、堆積させた金属膜の一部を予め除去して
おくので、常に配線組織が緻密で、かつ良好で一様な特
性を備えた信頼性の高い半導体装置の製造が可能とな
る。

【０２９４】さらに、本発明に係る第５〜第７の半導体
装置の製造方法においては、前記埋め込み配線部となる
溝部などのアスペクト比が高い場合でも、精度よく緻密
な組織を有する配線が容易に形成される。しかも、特に
第５および第６の半導体装置の製造方法では、成膜埋め
込み、すなわち金属を成膜しながら溝などの埋め込み
を、比較的低温で行い得るので、生産性やプロセスマー
ジンの向上を図り得る。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法において、
リフローによる埋め込み配線形成態様を説明するための
模式図である。

【図２】（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、本発
明に係る半導体装置の製造方法例における電極配線の形
成実施態様を模式的に示す断面図である。

【図３】本発明に係る半導体装置の製造方法例において
用いる減圧熱処理装置の概略構成を示す図である。

【図４】（Ａ）は、本発明に係る半導体装置の製造方法
例において、Cu膜リフロー後の断面状態を示す顕微鏡写
真である。（Ｂ）は、（Ａ）に示す実施例と対比して示
される比較例のCu膜リフロー後の断面状態を示す顕微鏡
写真である。

【図５】本発明に係る半導体装置の製造方法例における
リフロー時の還元性ガス流量と熱処理装置内圧との関係
図である。

【図６】（Ａ）は、本発明に係る半導体装置の製造方法
例において、Cu膜リフロー前の断面状態を示す顕微鏡写
真である。（Ｂ）は、本発明に係る半導体装置の製造方
法例において、Cu膜リフロー後の断面状態を示す顕微鏡
写真である。

【図７】本発明に係る半導体装置の製造方法例において
用いる加圧・熱処理装置の概略構成を示す図である。

【図８】本発明に係る半導体装置の製造方法例において
一軸加圧・加熱処理時の状態を断面的に示す模式図であ
る。

【図９】本発明に係る半導体装置の製造方法において一
軸応力とリフロー度合いとの関係例を示す曲線図であ
る。

【図１０】（Ａ）は、半導体装置の製造方法例において
一軸応力を付与してリフローさせた実施例の場合を示す
顕微鏡写真である。（Ｂ）は、半導体装置の製造方法例
において一軸応力を付与せずにリフローさせた比較例の
場合を示す顕微鏡写真である。

【図１１】本発明に係る半導体装置の製造方法例におい
て用いるスパッタ・加圧・熱処理装置の概略構成を示す
図である。

【図１２】半導体装置の他の製造方法例において一軸応
力を付与してリフローさせた場合と一軸応力付与せずに
リフローさせた場合とについてリフロー度合いとSi基板
温度の関係を比較して示す曲線図である。

【図１３】（Ａ）は、本発明に係る半導体装置の製造方
法例において、スパッタによるCu成膜時の粒子入射角の
影響を示すものである。（Ｂ）は、図１３（Ａ）におけ
るターゲットと位置関係に基づいて、Cu成膜直後の断面
を模式的に示す図である。

【図１４】（Ａ）は、本発明に係る半導体装置の製造方
法例において、スパッタによるCu成膜時の粒子入射角の
影響を示すものである。（Ｂ）は、図１４（Ａ）におけ
るターゲットと位置関係に基づいて、Cu成膜直後の断面
を模式的に示す図である。

【図１５】本発明に係る半導体装置の製造方法例におい
て用いるさらに他の加圧・熱処理装置の概略構成を示す
図である。

【図１６】（Ａ），（Ｂ），（Ｃ），（Ｄ）および
（Ｅ）は、本発明に係る半導体装置の製造方法例におけ
る電極配線の他の形成実施態様を模式的に示す断面図で
ある。

【図１７】（Ａ），（Ｂ）および（Ｃ）は、本発明に係
る半導体装置の製造方法において、導電膜の成膜・リフ
ローによる埋め込み配線形成態様を説明するための模式
図である。

【図１８】（Ａ），（Ｂ），（Ｃ）および（Ｄ）は、本
発明に係る半導体装置の製造方法例におけるさらに他の
電極配線の形成実施態様を模式的に示す断面図である。

【図１９】（Ａ）および（Ｂ）は、本発明に係る半導体
装置の製造方法例において、接続部を含む配線部のパタ
ーニングの実施態様を模式的に示す断面図である。

【図２０】（Ａ），（Ｂ），（Ｃ）および（Ｄ）は、本
発明に係る半導体装置の製造方法例において、接続部を
含む配線の形成実施態様を模式的に示す断面図である。

【図２１】（Ａ），（Ｂ）および（Ｃ）は、本発明に係
る半導体装置の製造方法例において、接続部を含む配線
部のパターニングの他の実施態様を模式的に示す断面図
である。

【図２２】（Ａ），（Ｂ），（Ｃ）および（Ｄ）は、本
発明に係る半導体装置の製造方法例において、接続部を
含む配線の他の形成実施態様を模式的に示す断面図であ
る。

【図２３】（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）お
よび（Ｆ）は、本発明に係る半導体装置の製造方法例に
おける電極配線の他の形成実施態様を模式的に示す断面
図である。

【図２４】（Ａ），（Ｂ），（Ｃ），（Ｄ），（Ｅ）お
よび（Ｆ）は、本発明に係る半導体装置の製造方法例に
おける電極配線の他の形成実施態様を模式的に示す断面
図である。

【図２５】（Ａ）および（Ｂ）は、従来の半導体装置の
製造方法において、導電膜のリフローによる埋め込み配
線形成の態様を模式的に示す断面図である。

【図２６】（Ａ）および（Ｂ）は、従来の半導体装置の
製造方法において、導電膜のリフローによる埋め込み配
線形成の他の態様を模式的に示す断面図である。

【図２７】（Ａ），（Ｂ）および（Ｃ）は、従来の半導
体装置の製造方法において、スパッタリングによる導電
膜の成膜態様を模式的に示す断面図である。

【符号の説明】

６……溝 ７…… SiO₂ 膜 ８……導電膜 ９…
…基板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 金子 尚史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 早坂 伸夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 堤 純誠 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 梶田 明広 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 和田 純一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 岡野 晴雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に電極配線を形成する半導
   体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
   コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
   形設された半導体基板上にCu，AgおよびAuの少なくとも
   １種を主体とする導電膜を成膜し、 少なくとも酸化性ガスを供給しながら前記導電膜がリフ
   ローして前記溝および／またはコンタクトホールが充填
   されるように加熱処理し、および電極配線を形成すべき
   領域以外の導電膜を研磨により除去して電極配線を形成
   することを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記加熱処理工程では、酸化性ガスおよ
   び還元性ガスを供給することを特徴とする請求項１記載
   の方法。
3. 【請求項３】 前記溝およびコンタクトホールの少なく
   ともいずれかが形設された半導体基板上に、Cu，Agおよ
   びAuの少なくとも１種を主体とする導電膜を成膜する工
   程は、酸化物が導電性を有する物質からなる第一の導電
   膜を下地膜として前記半導体基板上に形成する工程を含
   むことを特徴とする請求項１または２項記載の方法。
4. 【請求項４】 半導体基板上に電極配線を形成する半導
   体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
   コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
   形設された半導体基板上に導電膜を成膜し、 前記導電膜を有する半導体基板面に上方から導電膜に一
   軸応力を付加し、 前記導電膜がリフローして前記溝および／またはコンタ
   クトホールに充填されるように加熱処理を施し、および
   電極配線を形成すべき領域以外の導電膜を研磨により除
   去し電極配線を形成することを特徴とする半導体装置の
   製造方法。
5. 【請求項５】 半導体基板上に電極配線を形成する半導
   体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
   コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
   形設された半導体基板上に、Cuを主体とする導電膜およ
   びAgを主体とする導電膜を積層成膜し、 前記導電膜がリフローして前記溝および／またはコンタ
   クトホールが充填されるように加熱処理し、および電極
   配線を形成すべき領域以外の導電膜を研磨により除去し
   て電極配線を形成することを特徴とする半導体装置の製
   造方法。
6. 【請求項６】 半導体基板上に電極配線を形成する半導
   体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
   コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
   形設された半導体基板上に導電膜を成膜し、 前記溝およびコンタクトホール上の近傍に位置する導電
   膜の一部を膜表面から除去し、 残りの導電膜がリフローして前記溝および／またはコン
   タクトホールが充填されるように加熱処理し、および電
   極配線を形成すべき領域以外の導電膜を研磨により除去
   して電極配線を形成することを特徴とする半導体装置の
   製造方法。
7. 【請求項７】 前記加熱処理工程では、酸化性ガスおよ
   び還元性ガスを供給することを特徴とする請求項６記載
   の方法。
8. 【請求項８】 半導体基板上に電極配線を形成する半導
   体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
   コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
   形設された半導体基板を加熱するとともに、少なくとも
   酸化性ガスを供給しながら、Cu，AgおよびAuの少なくと
   も１種を前記溝および／またはコンタクトホール内に流
   動させ、Cu，AgおよびAuの少なくとも１種を主体とする
   導電膜を成膜し、および電極配線を形成すべき領域以外
   の導電膜を研磨により除去して電極配線を形成すること
   を特徴とする半導体装置の製造方法。
9. 【請求項９】 前記導電膜の成膜工程で、酸化性ガスお
   よび還元性ガスを供給することを特徴とする請求項８記
   載の方法。
10. 【請求項１０】 前記前記溝およびコンタクトホールの
    少なくともいずれかが形設された半導体基板上に、Cu，
    AgおよびAuの少なくとも１種を主体とする導電膜を成膜
    する工程は、酸化物が導電性を有する物質からなる第一
    の導電膜を下地膜として前記半導体基板上に形成する工
    程を含むことを特徴とする請求項８または９記載の方
    法。
11. 【請求項１１】 半導体基板上に電極配線を形成する半
    導体装置の製造方法において、 半導体基板上の電極配線を形成すべき領域に、溝および
    コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
    形設された半導体基板上に、酸素を含有するCu，Agもし
    くはAuを主体とする膜、またはCu，AgもしくはAuの酸化
    膜を形成し、 前記膜を形成した半導体基板を加熱するとともに、Cu，
    AgおよびAuの少なくとも１種を前記溝および／またはコ
    ンタクトホール内に流動させて、Cu, AgおよびAuの少な
    くとも１種を主体とする導電膜を成膜し、および電極配
    線を形成すべき領域以外の導電膜を研磨により除去して
    電極配線を形成することを特徴とする半導体装置の製造
    方法。
12. 【請求項１２】 前記導電膜の成膜工程で、酸化性ガス
    および還元性ガスを供給することを特徴とする請求項１
    １記載の方法。
13. 【請求項１３】 半導体基板上に電極配線を形成する半
    導体装置の製造方法において、 半導体基板上に絶縁膜および炭素膜を順次積層し、 半導体基板上の電極配線を形成すべき領域に、溝および
    コンタクトホールの少なくともいずれかを形設し、 前記溝およびコンタクトホールの少なくともいずれかが
    形設された半導体基板面に、導電膜を形成し、 前記溝および／またはコンタクトホールに充填された電
    極配線を形成すべき領域の導電膜以外の導電膜を研磨に
    より除去して電極配線を形成し、および前記炭素膜を酸
    化性ガスおよび還元性ガスの混合雰囲気のプラズマ中で
    除去することを特徴とする半導体装置の製造方法。