JP2000277607A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】配線抵抗の増加、EM耐の低下性およびAlの
凝集を招くことなく、アスペクト比の高い接続孔内にA
lデュアルダマシン配線を形成すること。 【解決手段】接続孔および配線溝(凹部)の内面を覆う
Nbライナー膜6を形成し、次にNbライナ膜6上に凹
部の内部を充填しない厚さの第1Al膜7をスパッタ形
成し、次に第1Al膜7の表面に酸素8を吸着させ、次
にSi基板1を加熱しながら凹部を含む領域上に第2A
l膜をスパッタ形成することによって、凹部の内部を第
1および第2Al膜7で充填し、最後に凹部の外部の余
剰な第1および第2Al膜7をCMPにより除去するこ
によって、Alデュアルダマシン配線を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、凹部(接続孔、配
線溝、接続孔とそれに繋がった配線溝)内を導電膜で充
填してなる配線構造を有する半導体装置およびその製造
方法に関する。
【0002】
【従来の技術】従来より、半導体装置にはAl配線が用
いられ、最近ではAlを主成分としたAl合金からなる
Al配線が多く用いられている。多層配線としては、下
層の配線との反応を抑制するためのTiN膜等のバリア
メタル膜や、リソグラフィ工程での光の乱反射を抑制す
るための反射防止膜をAl膜上に積層した後、その積層
膜をRIEにより加工して形成した積層構造のAl配線
(以下、Al−RIE配線という)が用いられている。
【0003】しかし、Al−RIE配線は、バリアメタ
ル膜や反射防止膜の存在により、Al−RIE配線の実
質的な断面積が減少し、配線抵抗が増大するという問題
がある。また、RIEによる加工の際に配線側壁にRI
E反応生成物が堆積することによっても実質的なAl断
面積が減少し、配線抵抗が増大する。
【0004】従来、上下のRIE−Al配線を接続する
プラグ電極の形成技術として、段差被覆性に優れるW−
CVD技術が用いられてきた。しかし、Wプラグ電極は
抵抗が高いという問題と、EM(エレクトロマイグレー
ション)耐性に劣るという問題がある。
【0005】EMは、Al配線に電流が流れている際
に、電子のAl原子への衝突によりAl原子が移動する
現象である。WはAlと比較してEMを起こしにくい材
料である。そのため、上下のAl配線をWプラグ電極で
接続すると、Wプラグ電極がAl原子の拡散障壁とな
り、Al原子流の上流側ではAlの蓄積が生じ、下流側
ではAlの空乏が生じる。Alの蓄積および空乏はそれ
ぞれヒロックおよびボイドの原因となる。ヒロックおよ
びボイドの進行はそれぞれAl配線の短絡および断線を
引き起こす。
【0006】一方、接続孔内にWプラグ電極よりも抵抗
値の低いAlプラグ電極を形成する技術として、Alリ
フロー技術がある。この技術はAl膜の流動特性を利用
したもので、半導体基板を加熱することによって接続孔
内をAl膜で充填するというものである。
【0007】さらに、Alの流動温度を低くでき、アス
ペクトの高い接続孔の充填も期待できるAlリフロー技
術として、無加熱でAl膜をスパッタ形成した後、半導
体基板を加熱しながらAl膜をスパッタ形成するという
2ステップAlリフロー技術が知られている。
【0008】現在、Alリフロー技術のデュアルダマシ
ン構造(以下、DD構造という)への適用が検討されて
いる。DD構造は、まず層間絶縁膜に接続孔および配線
溝(以下、これらをまとめて凹部という)を形成し、次
に凹部を充填するようにAl膜をスパッタ形成し、次に
凹部の外部の余剰なAl膜をCMP(Chemical Mechani
cal Polishing)で除去することによって形成するもの
で、工程数および製造コストを削減できるという利点が
ある。
【0009】Al膜をスパッタ法により形成するAlリ
フロー技術では、Al膜の段差被覆性は元来低い。この
ため、接続孔の底部のAl膜の膜厚は薄く、半導体基板
の加熱時にAlの凝集が起こり、接続孔の内部にはボイ
ドが発生する。
【0010】このような問題を解決するために、Al膜
の形成に先立って、凹部の内面にAlの凝集抑制能力を
有する材料からなる膜(ライナー膜)を形成することが
提案されている。ライナー膜としては、Al膜と反応性
の高いTi膜が広く用いられている。
【0011】しかし、接続孔のアスペクト比が高くなる
と、接続孔底部側壁におけるTiライナー膜の被覆率が
低下し、接続孔底部でAlの凝集が生じる。Alの凝集
が生じると、Alの拡散経路が断たれて接続孔内をAl
膜で充填できなくなるという問題が起こる。
【0012】また、Alとの反応生成物であるAl3
i膜が凹部内に形成される。特に接続孔底部に形成され
たAl3 Ti膜は、Wプラグの場合と同様に、Alの拡
散障壁として働くためEM耐性が劣化するという問題を
引き起こす。
【0013】また、配線溝の内面にAl3 Ti膜が形成
されて配線溝内部のAl膜の体積が減少することによっ
て、配線抵抗が増大する。
【0014】
【発明が解決しようとする課題】上述の如く、Alリフ
ロー技術のDD構造への適用が検討され、Alの凝集を
抑制するために、Al膜との反応性が高いTiライナー
膜を下地に用いることが提案されている。
【0015】しかしながら、接続孔のアスペクト比が高
くなると、Tiライナー膜の被覆率が低下し、接続孔底
部でAlの凝集が生じ、接続孔内をAl膜で充填できな
くなるという問題があった。また、凹部内に形成された
Al3 Ti膜によって、EM耐性が劣化したり、配線抵
抗が増大するという問題があった。
【0016】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、凹部のアスペクト比が
高くなっても、その内部を配線層で容易に充填できる配
線構造を有する半導体装置およびその製造方法を提供す
ることにある。
【0017】
【課題を解決するための手段】[構成]上記目的を達成
するために、本発明に係る半導体装置は、半導体基板の
一主面上に形成され、凹部を有する層間絶縁膜と、前記
凹部の内部に形成されたライナー膜と、前記凹部の内部
に前記ライナー膜を介して充填された配線層と、前記配
線層内部に含まれる、前記配線層の構成導電膜の凝集を
抑制する凝集抑制材料とを備えている。
【0018】本発明に係る半導体装置の製造方法は、半
導体基板上に凹部を有する層間絶縁膜を形成する工程
と、前記凹部内部にライナー膜を形成する工程と、前記
凹部を含む領域に第1の導電膜を形成するとともに、前
記第1の導電膜の凝集を抑制する凝集抑制材料を前記第
1の導電膜の少なくとも一部に含ませる工程と、前記半
導体基板を加熱しながら、前記凹部を含む領域に第2の
導電膜を形成するとともに、前記第1および第2の導電
膜をリフローさせて前記凹部内を充填する工程とを有す
ることを特徴とする。
【0019】ここで、ライナー膜、第1の導電膜は、半
導体基板を冷却し、かつ指向性を有するスパッタ法、ま
たは均一に形成できるCVD法により形成することが好
ましい。
【0020】[作用]本発明の如き構成の配線構造であ
れば、本発明に係る半導体装置の製造方法によって、凹
部のアスペクト比が高くなっても凹部内を配線層で容易
に充填できるようになる。
【0021】すなわち、本発明に係る半導体装置の製造
方法によれば、第1の導電膜にその凝集を抑制する凝集
抑制材料が含まれた状態で、第1および第2の導電膜を
リフローするので、第1および第2導電膜の凝集を効果
的に抑制できる。そのため、アスペクト比の高い凹部、
具体的には開口径0.18μm以下でアスペクト比が
7.5以上の凹部の内部を第1および第2導電膜からな
る配線層で容易に充填できるようになる。
【0022】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態(以下、実施形態という)を説明する。
【0023】(第1の実施形態)図1は、本発明の第1
の実施形態に係る半導体装置の製造方法を示す工程断面
図である。
【0024】まず、図1(a)に示すように、図示しな
い素子が形成されたSi基板1上に第1層間絶縁膜2、
第1配線3を形成する。この第1配線3は、例えばAl
配線またはW配線である。
【0025】次に同図(a)に示すように、第1配線3
を覆うように第2層間絶縁膜4を全面に形成する。第2
層間絶縁膜4には、TEOSを原料ガスとしたプラズマ
CVDによる絶縁膜、F添加低誘電率絶縁膜、またはS
OG膜などの絶縁膜を用いる。
【0026】次に図1(b)に示すように、第1配線3
に対しての接続孔5aおよびこの接続孔5にオーバーラ
ップする配線溝5b(以下、これらをまとめて凹部とい
う)をフォトリソグラフィとRIEを用いて第2層間絶
縁膜4に形成する。接続孔の開口径は0.18μm以
下、アスペクト比は7.5以上である。
【0027】以下、ロードロック室、基板加熱室、Ar
スパッタエッチング室、Nbスパッタ室、第1Alスパ
ッタ室、第2Alスパッタ室および基板冷却室をウェハ
搬送室に接続したクラスターツールを用い、真空連続的
にNbライナー膜、第1Al膜、第2Al膜を順次形成
し、第1Al膜および第2Al膜を流動(リフロー)さ
せて、接続孔5の内部を第1および第2Al膜で充填す
る方法について説明する(図1(c)〜図1(e))。
各室間の移動は搬送室を介して行われる。
【0028】まず、後述する第2Al膜の形成時の加熱
工程における第2層間絶縁膜4中のガスあるいは表面吸
着ガスの脱離を減らすために、予め基板加熱室でSi基
板1を加熱する。具体的には、静電チャック付きのPB
Nヒーターまたはハロゲンランプヒーターを用いて、3
00〜500℃の温度範囲でSi基板1を加熱する。
【0029】次にArスパッタエッチング室内で、接続
孔5の底面に露出した第1配線3の表面の自然酸化膜
や、接続孔5の形成時に付着した汚れなどをArスパッ
タエッチングにより除去する。Arスパッタエッチング
には、容量結合型や誘導結合型などのプラズマスパッタ
装置を用いれば良い。
【0030】なお、第1配線3との接続部がW、Tiま
たはTiNなどで形成されている場合には、有機アルカ
リ洗浄で自然酸化膜や接続孔5の形成時に付着した汚れ
を除去できるため、Arスパッタエッチングを行う必要
はない。
【0031】次に図1(c)に示すように、接続孔5の
内面(底面および側面)を被覆するように、厚さ7.5
〜50nmのNbライナー膜6をロングスロースパッタ
(以下、LTSという)により第2層間絶縁膜4上に形
成する。
【0032】LTSは、標準的スパッタよりも基板・タ
ーゲット間の距離を長くし、かつスパッタ時のガス圧力
を低くしたスパッタであり、スパッタ粒子が指向性を持
つ。したがって、LTSを用いれば、アスペクト比が1
以上の接続孔5の深部側面にもNbライナー膜6を形成
することができる。
【0033】Nbライナー膜6は後で形成する第1Al
膜7の凝集を抑制するためのものであるので、Nbライ
ナー膜6は接続孔5の内面に偏りなく形成されることが
望ましい。
【0034】しかし、LTSによる成膜形状はウェハー
エッジ部において非対称性となるため、接続孔5のウェ
ハー中心側の側面にNbライナー膜6を形成しずらくな
る。
【0035】このような成膜形状の非対称性を改善する
ためには、Arガス圧力を調整することが効果的であ
る。例えば、Nbターゲットの直径が約300mm、N
bターゲット・基板間の距離が300mmの場合には、
Ar圧力を0.02〜0.1Paに調整することが有効
である。また、Nbライナー膜6の成膜中は、Si基板
1は加熱しないか、あるいはスパッタ中の基板温度の上
昇を避けるためにSi基板1は冷却する。
【0036】次に図1(d)に示すように、Si基板1
を真空連続的に第1Alスパッタ室内に搬送し、LTS
により第1Al配線となる厚さ250〜600nmの第
1Al膜7を形成する。凹部の開口部が第1Al膜によ
って塞がらなければ、第1Al膜の膜厚は600nmよ
りも厚くても良い。
【0037】ここで、第1Al膜7はAlを接続孔5の
内部に流動させるための拡散経路となるため、第1Al
膜7は接続孔5の開口部から底部まで連続膜となるよう
に形成することが望ましい。
【0038】第1Al膜7のウェハーエッジ部での成膜
形状が非対称になって、接続孔5の1側面に連続した厚
い第1Al膜7が形成されても、接続孔5のAlによる
充填には悪影響を受けない。したがって、第1Al膜7
は指向性を高めるように形成することがAl充填には効
果的である。
【0039】そこで、Alターゲットの直径を約300
mm、ターゲット・基板間の距離を300mm、Ar圧
力を0.02〜0.1Paに調整すれば、第1Al膜7
の凝集を抑制することができる。ここで、Si基板1は
無加熱または冷却する。
【0040】次に同図(d)に示すように、第1Al膜
7の形成後に連続して第1Alスパッタ室内に酸素を導
入し、第1Al膜7の表面に酸素8を吸着させる。
【0041】次に図1(e)に示すように、第2スパッ
タ室内にSi基板1を搬送し、Si基板1を例えば45
0℃に加熱しながら、厚さ50〜400nmの第2Al
膜をスパッタにより全面に形成することによって、接続
孔5の内部を第1および第2Al膜9で充填する。
【0042】このとき、接続孔5と第1および第2Al
膜9との界面には、Nbライナー膜6と第1Al膜7と
の反応生成物であるAlNb合金膜10が部分的に形成
される。本発明者らの研究によれば、AlNb合金膜1
0は、Tiライナー膜を用いた場合に生じるTi3 Al
膜の場合とは異なり、その生成量が少ないため、配線抵
抗の増加の問題はないことが分かっている。
【0043】また、第2Al膜の成膜には、Alターゲ
ットの直径が300mm、Alターゲット・基板間の距
離が60mmである標準的なスパッタを用いる。成膜速
度を標準的スパッタと同等とすれば、第2Al膜をLT
Sにより形成しても良い。
【0044】最後に、図1(f)に示すように、接続孔
5の外部の余剰な第1および第2Al膜9、AlNb合
金膜10、ならびにNbライナー膜9をCMPにより除
去することによって、Alを主成分とする第2配線9が
完成する。この第2配線9はデュアルダマシン配線であ
る。
【0045】本発明者らの研究によれば、本実施形態の
ように第1Al膜7の形成後に、第1Alスパッタ室内
に酸素を導入して、第1Al膜7の表面に酸素8を吸着
させると、酸素を吸着させない場合より第1Al膜7の
充填特性が向上する新たな知見が分かった。
【0046】図2に、第1Al膜7を形成した後、酸素
を導入する場合および導入しない場合のそれぞれの場合
について、接続孔5が第1および第2Al膜9で充填さ
れるまでの過程を示す。
【0047】第2層間絶縁膜4に形成した接続孔5を第
1および第2Al膜9で充填するためには、その充填が
完了するまで、接続孔5内におけるAlの流動を維持さ
せる必要がある。
【0048】本実施形態で用いたAlリフロー法は、ま
ず無加熱で第1Al膜7を形成し、次いでSi基板1を
加熱しながら第2Al膜を真空連続で形成する方法であ
る。
【0049】このAlリフロー法において、Alの流動
を維持するためには、第1Al膜7を連続膜として形成
し、さらに第2Al膜の形成過程で第2Al膜の一部が
第1Al膜7を拡散経路として接続孔内に流動すること
が必要である。
【0050】第2Al膜の形成過程で、第1Al膜7が
不連続膜になると、Alの拡散経路が断たれ、接続孔5
へのAl充填が不完全になる。不連続になる原因は、第
2Al膜の形成初期の加熱により第1Al膜7が凝集す
るためである。
【0051】図3に、酸素を導入しない場合と酸素を導
入した場合のそれぞれの場合についてのAlの凝集過程
を示す。
【0052】Alの凝集は、加熱時の表面拡散と粒界拡
散により引き起こされる。自然酸化膜の形成されていな
いAl表面やダングリングボンドの多い結晶粒界は拡散
係数が低く、加熱によりAl原子は活発に移動する。
【0053】この移動において、Alは表面エネルギー
の低い形状へ、すなわち球状形状に変形しようとする。
個々の結晶粒界から分離が起こり、島状にAlが形状変
化することが凝集である。
【0054】Alの凝集は、Al膜が薄いほど起こり易
い。本実施形態では、LTSにより第1Al膜7を形成
している。LTSは標準スパッタと比較して、Si基板
1に対してスパッタ粒子が指向性を持っているので、図
2に示したように、アスペクト比の高い接続孔5の底部
側面にも第1Al膜7を形成することができる。
【0055】ただし、第1Al膜7の形成が進行するに
伴い、接続孔5の底部に入射できるスパッタ粒子の見込
み角が減少し、スパッタ粒子の付着率が減少する。見込
み角は接続孔5の底部側面が最も小さく、この部分の膜
厚が最も薄くなる。
【0056】したがって、Alの凝集は、第1Al膜7
が最も薄い接続孔5の底部側面から始まる。この部分で
Alが凝集して第1Al膜7が不連続膜になった場合、
接続孔5の深部へのAlの拡散経路が断たれ、接続孔5
の深部に空孔(ボイド)が残るという問題が起こる。
【0057】第1Al膜7の形成後に酸素を第1Alス
パッタ室内に導入した場合、図1(d)に示したよう
に、第1Al膜7の表面に酸素8が吸着する。吸着した
酸素8は第1Al膜7の表面でのAlの表面拡散を抑制
し、第2Al膜の形成時の加熱によるAlの凝集を抑制
することが可能になる。
【0058】しかし、酸素8を多量に導入した場合、第
1Al膜7の表面に厚い酸化膜が形成されてしまう。酸
化膜が厚く形成されると、第1Al膜7の形状が変化し
にくくなり、第1Al膜7の体拡散による流動への寄与
がなくなり、結果的に第2Al膜形成時のサーマルバジ
ェットではAl流動量が低下してしまう。
【0059】また、厚く形成された酸化膜(Al2 3
膜)上でAlのヌレ性は悪いため、第2Al膜の形成工
程で、第1Al膜7上に形成されたAl酸化膜上で第2
Al膜が凝集してしまい、接続孔5を充填できなくなる
場合がある。
【0060】したがって、特に高アスペクト比の接続孔
5を充填するためには、第1Al膜7の流動性および第
1Al膜7と第2Al膜との界面でのヌレ性を維持しつ
つ、かつ第1Al膜7の凝集を抑制する必要がある。そ
のために、導入する酸素の量を適切に調整することが必
要になる。
【0061】図4に、酸素の導入量を容易に適切に調整
することのできる酸素導入機構の模式図を示す。これは
特に酸素の大量導入を防止し、厚いAl酸化膜の形成を
防止することのできる酸素導入機構の例である。
【0062】この機構では、酸素(O2 )を導入しない
状態ではバルブ21は開いており、バルブ22,23は
閉じている。したがって、酸素を導入しない状態では配
管24,25の部分は排気されている。
【0063】酸素を導入するときは、バルブ21を閉じ
ると同時にバルブ22,23を開いて、圧力調整弁26
により予め圧力調整された酸素が第1Alスパッタ室
(チャンバー内)27に導入される。
【0064】酸素を導入しない状態では配管24,25
の部分が排気されているため、バルブ23を開くときに
配管24内の酸素が配管25に流れることはないので、
設定圧力以上で酸素がチャンバー内27に導入されるこ
とはない。これにより、チャンバー内27に大量の酸素
が導入され、厚い酸化膜が形成されることを防止するこ
とができる。なお、図中、28はバルブ、29はマスフ
ローコントローラ、30はバルブをそれぞれ示してい
る。
【0065】図5に、第1Al膜7の形成後、本機構に
おいて圧力調整弁26により平衡状態での酸素圧力が
5.0×10-4になるように調整して酸素を導入した場
合の酸素圧力の時間変化を示す。図から、酸素導入初期
は平衡状態の圧力より低く、徐々に増加して平衡状態の
圧力に到達することが分かる。
【0066】第1Al膜7の形成時、チャンバー27内
の防着板には活性なAlが付着し、スパッタターゲット
の表面にも活性なAl表面が露出している。したがっ
て、第1Al膜7を形成した後、チャンバー27内に酸
素を導入した場合には、酸素は活性なAlにゲッタリン
グされ、酸素の圧力が平衡状態の圧力になるまでは、一
定時間が必要となる。
【0067】酸素圧力が安定するまでの時間は、チャン
バー27の容積、真空ポンプの排気能力、Alの付着し
た防着板の面積、その表面の活性なAl量に依存する。
したがって、平衡状態の酸素圧力は実際には第1Al膜
7の表面の酸素を吸着させるための一義的なパラメータ
ではない。
【0068】表1に、図5に示した排気特性を示すチャ
ンバー27で酸素圧力を種々に調整し、第1Al膜7の
形成後に20秒間酸素を導入した場合のAlの充填傾向
を示す。
【0069】
【表1】
【0070】表1から、1.0×10-4Paから酸素圧
力が増加するに伴い、充填可能なアスペクト比は大きく
なるが、1.0×10-2Paまで増加するとアスペクト
比3の接続孔を完全に充填することはできないことが分
かる。すなわち、酸素圧力を徐々に増加させると、第1
Al膜7の表面の吸着した酸素8により第1Al膜7の
凝集が抑制され、充填能力が向上する。
【0071】しかし、酸素圧力をさらに増加させると、
第1Al膜7の表面に酸化膜が形成され、第1Al膜7
の流動が起こり難くなる。さらに、第2Al膜と第1A
l膜7との間のヌレ性が低下して、第2Al膜の接続孔
5への流動が妨げられ、充填が不完全になる。
【0072】したがって、充填能力を向上するために
は、上述したように、第1Al膜の凝集を抑制するが、
流動性を低下させず、かつ第2Al膜と第1Al膜との
間のヌレ性を低下させない酸素圧力に調整する必要があ
る。本実施形態の場合には、平衡状態の圧力を5.0×
10-4Paに調整することが適当である。
【0073】ここでは、圧力調整弁26により酸素の圧
力を制御して、第1Al膜7の形成後に導入する酸素量
を制御する方法を説明したが、酸素の流量を調整する方
法でも良い。本実施形態で示した排気特性を持つチャン
バーを用いる場合は、前述の酸素圧力から考えて、0.
2SCCM以下の流量で制御できるガス流量調整器を用
いることが望ましい。
【0074】本実施形態で説明した第1Al膜7の形成
後にチャンバー27内に酸素を導入する方法は、開口径
0.18μm以下、深さ0.95μm以上の高アスペク
ト比の接続孔5を充填するために効果的である。
【0075】ただし、酸素を導入することによってAl
の流動性が低下するので、体積の大きな接続孔5を充填
するためには、Alの流動不足で充填不良が生じる場合
がある。
【0076】このような不都合が生じないようにするた
めには、第2Al膜として、Cuを含むAl膜を用いる
ことが有効である。この種のAl膜は、Cuを含むこと
によって純Al膜よりも融点が低くなるので、流動性が
増加する。したがって、第2Al膜としてCuを含むA
l膜を用いれば、体積の大きな接続孔5を容易に充填す
ることができるようになる。
【0077】また、第2Al膜中に含まれるCuがAl
の粒界に析出することにより、通電時のAlの粒界拡散
は抑制され、エレクトロマイグレーション耐性を向上さ
せることができる。Alの粒界に析出するCuの濃度
は、第2Al膜中のCu濃度を高めることにより容易に
高くできる。
【0078】Cuシリサイド等の他の不純物を含むAl
膜を用いることによっても同様に配線抵抗を下げること
ができる。
【0079】ところで、ダマシン配線は、以下に説明す
るように、配線溝の深さを一定のまま配線幅を狭くして
いくと、配線の実効比抵抗(配線抵抗)が増加するとい
う問題がある。図14に、配線溝内にNbライナー膜1
4を形成した後、Alリフロー、CMPによって形成し
たAlダマシン配線15の断面図を示す。
【0080】図に示すように、配線溝の側面および底面
には、AlとNbとの反応生成物である粒状Al3 Nb
16が生成されている。その結果、配線溝の側面および
底面に沿って流れる電子は粒状Al3 Nb16による散
乱を受ける。
【0081】ここで、粒状Al3 Nb間の距離には電子
の平均自由行程よりも短いものも存在するので、電子の
散乱確率が高くなる。したがって、Al3 Nb粒間のA
lは電子散乱の影響を多く受け、材料固有の比抵抗より
実質的な比抵抗が増加し、結果として配線抵抗が増加す
る。
【0082】しかしながら、本発明者らの研究によれ
ば、配線材料としてAl−Si(1.0wt%)−Cu
(0.5wt%)を用いると、Alリフロー時の加熱工
程でAl中のSiとNbとが反応してニオブシリサイド
17が生成されることによって、Al3 Nbの生成が抑
制されることが分かった。これにより、配線溝内に占め
る粒状Al3 Nb16の割合を小さくでき、細いダマシ
ン配線でも低い配線抵抗を実現することができる。
【0083】なお、配線溝内に占めるAl3 Nbの量が
減少しても、SiとNbとのシリサイドが存在するの
で、密着性は保たれる。よって、EM耐性やSM耐性が
劣化しないダマシン配線を形成することができる。
【0084】また、Al−Si(1.0wt%)−Cu
(0.5wt%)は、Al−Cu(0.5wt%)と比
較して融点が低いので、リフロー時における流動性が高
く、したがって充填能力の高い配線材料である。そのた
め、Al−Si(1.0wt%)−Cu(0.5wt
%)は、配線幅が狭く、かつアスペクト比の高い配線溝
内にAlダマシン配線を形成するのに有効な配線材料で
あるといえる。
【0085】ところで、本実施形態で示した方法で第2
配線9を形成すると、図6に示すように、配線幅方向に
配線を横切る粒界31の他に、配線長方向に配線を横切
る粒界32が形成される場合がある。
【0086】粒界32の形成の原因の一つは、第1Al
膜7と第2Al膜との界面の不連続性であると考えられ
る。配線長手方向に横切る粒界32がある場合、配線内
部で3つの粒界が交差する、いわゆる三重点33が形成
される。三重点33はEM耐性の劣化を招く。
【0087】図7に、三重点のある配線のEMによるボ
イド発生モデルを示す。EMは配線に電流を流すとAl
原子に電子が衝突し、Al原子の移動が起こる現象であ
る。このAl原子の移動は拡散係数の小さい粒界に沿っ
て起こり易い。
【0088】三重点では一つの粒界に沿って流れてきた
Al原子が2方向へと分岐するために、三重点の位置で
原子の空乏が生じる。すなわち、三重点を起点としてボ
イド34が発生し、ボイド34が大きくなると最終的に
は配線が断線する。
【0089】本実施形態において、前述のEM問題を回
避するためには、第1Al膜7を膜厚化することが効果
的である。図8は、配線溝内のAl結晶粒の成長過程を
示す断面図である。第1Al膜7が薄い場合、図に示す
ように、配線内で最も大きなグレイン11が第2Al膜
の形成過程で粒成長しても、配線内を占有することは困
難である。
【0090】しかし、アスペクト比(配線幅/配線深
さ)の低い配線溝に対しては、第1Al膜7を厚膜化す
れば、第1Al膜7により配線溝内部の大部分を充填す
ることができる。
【0091】したがって、第1Al膜7が厚い場合、図
に示すように、第2Al膜の形成後に、大きなグレイン
11が粒成長して配線溝内を占有し、第1Al膜と第2
Al膜との不連続な界面を配線溝内に残さないことが可
能となる。
【0092】この場合、界面の不連続性による粒界は配
線溝の外に形成され、次工程のCMP工程でこの粒界を
取り除くことができる。その結果、配線溝内の第1およ
び第2Al膜9の粒界構造をバンブー化することが可能
になる。
【0093】本実施形態では、第1Al膜7をLTSに
より形成している。LTSは指向性を高めたスパッタ方
式である。しかし、基板表面に対して斜めに入射するス
パッタ粒子を完全になくすことはできない。したがっ
て、接続孔5の開口部において第1Al膜7の形状がオ
ーバーハング形状となることは避けられない。
【0094】そのため、第1Al膜7を厚膜化すると、
図9に示すように、第1Al膜7の形成過程で、開口面
の上部が塞がってしまう。特にアスペクト比の高い配線
溝の場合、配線溝が完全には充填されない状態で配線溝
の上部が第1Al膜7で塞がれてしまう。この場合、そ
の後、第1Al膜7の形成を継続しても第1Al膜7の
みで配線溝内のAl膜厚を増加させることはできない。
【0095】ただし、凹部の開口部を塞がない程度に第
1Al膜を厚膜化した場合でも、第1Al膜7の厚膜化
は配線長手方向を横切る粒界32を減少させる効果があ
る。何故なら、加熱以前に配線溝内のAlの充填量が増
加すれば、配線溝内のAlの粒成長が配線溝の中で優先
的になるからである。
【0096】また、第1Al膜7を厚膜化すると、配線
溝の場合と同様に接続孔の開口部が第1Al膜7で閉じ
られる。この場合、それ以上接続孔内の第1Al膜7を
厚膜化することはできない。
【0097】接続孔5を充填するために、接続孔5内の
第1Al膜7の凝集を抑制する必要があり、接続孔5の
内部にできるだけ厚く第1Al膜7を形成することが望
ましい。
【0098】しかし、厚い第1Al膜7を形成した後に
酸素を導入する場合は、図9に示したように開口面が塞
がってしまうと、図1(d)の工程の場合とは異なり、
接続孔内の第1Al膜7の表面に酸素8を吸着させるこ
とができなくなる。
【0099】第1Al膜7の形成後に酸素を導入する場
合には、接続孔5の開口面が塞がれない範囲で、できる
だけ厚い第1Al膜7を形成する。そのためには、Ar
圧力、投入パワーなどでスパッタ粒子の指向性を制御
し、その上で第1Al膜7の膜厚を調整する必要があ
る。
【0100】また、前述した配線を横切る粒界32の問
題の他に、第1Al膜7の形成後に酸素を導入する場合
は、第1Al膜7の表面が酸化されて配線抵抗が上昇す
る可能性がある。
【0101】したがって、EM耐性の向上と低い配線抵
抗を確保し、かつ接続孔5を充填するためには、接続孔
5内の第1Al膜7を最大限に厚膜化した上で、少なく
とも接続孔5の充填に最低限必要な量の酸素を第1Al
膜7の形成後に導入することが好ましい。
【0102】本実施形態では、第1Al膜7の形成後に
直ちに第1Alスパッタ室に酸素を導入する方法を説明
したが、この他に、第1Al膜7の形成中に第1Alス
パッタ室に酸素を導入しても良い。
【0103】ただし、第1Al膜7の形成初期から第1
Alスパッタ室内に酸素を導入すると、Nbライナー膜
6の表面が酸化してしまう場合がある。Nbライナー膜
6の表面が酸化されると、AlとNbの反応性が低下す
る。
【0104】Alの凝集抑制は、Nbとの反応過程のみ
で維持されるため、NbとAlとの反応性が低下する
と、凝集能力も低下する。したがって、Nbライナー膜
6を酸化させないために、第1Al膜7の形成以前には
酸素を導入しないことが望ましい。
【0105】また、第1Al膜7の凝集を抑制するため
には、酸素8は第1Al膜7の一部にあれば良い。した
がって、第1Al膜7の形成途中で酸素を導入し、次い
で酸素の導入を停止し、第1Al膜7の形成を継続する
場合には、第1Al膜7の形成終了後に、第1Al膜7
の表面に酸素8は吸着していない。
【0106】このような方法で酸素8を含む第1Al膜
7を形成する場合には、第1Al膜7の表面酸化に起因
する第1Al膜7と第2Al膜との不連続性が抑制さ
れ、かつ第2Al膜とのヌレ性が維持される。したがっ
て、充填能力を向上させ、かつ結晶粒界の発生を抑制す
ることができる。なお、第1Al膜7の全体に酸素を含
ませても良い。
【0107】また、第1Al膜7の形成途中で酸素の導
入を停止し、継続して第1Al膜7を形成した場合、第
1Al膜7の形成後はターゲット表面がクリーニングさ
れている。
【0108】そのため、本実施形態で説明したようなク
ラスタツールを用いてAlリフローを行う場合には、各
プロセス室ではそれぞれのプロセスを併行して処理する
ことができる。
【0109】例えば、あるSi基板1を第1Alスパッ
タ室から第2Alスパッタ室に搬送した直後に、直ちに
次のSi基板1をNbスパッタ室から第1Alスパッタ
室に搬送することによって、前のSi基板上に第2Al
膜を形成している間に、上記次のSi基板1上に第1A
l膜7を形成することができる。
【0110】このとき、第1Alスパッタ室のAlター
ゲット表面がクリーニングされていれば、上記次のSi
基板1上の第1Al膜7の形成初期にNbライナー膜6
の表面が酸化されずに済む。したがって、Nbライナー
膜6の凝集抑制能力を低下させない。
【0111】また、本実施形態では、第1Al膜7の凝
集を抑制するための方法として、第1Alスパッタ室内
に酸素を導入する方法について説明したが、他の凝集抑
制材料例えば窒素を導入して第1Al膜7の凝集を抑制
しても良い。
【0112】この場合、窒素が第1Al膜7の表面に吸
着して、第1Al膜7の表面を窒化することにより、A
lの表面拡散が抑制され、第1Al膜7の凝集が抑制さ
れることになる。しかし、Alの酸化に比べて窒化は進
行が遅いため、長時間、大流量のN2 導入が必要にな
り、酸素を導入するよりもスループットが低下する。し
たがって、凝集を抑制するために導入するガスとして
は、酸素がより望ましい。
【0113】この他に、第1Al膜7と第2Al膜のス
パッタ時間を適切に調整することにより、第1Al膜7
の表面に酸素を吸着させる方法もある。この場合、各ス
パッタ後に、Si基板1が滞在するチャンバー内の真空
度により表面の酸素の吸着量が決定される。したがっ
て、Si基板1がスパッタ時間に依存するチャンバー内
の真空度を制御する必要がある。
【0114】また、本実施形態では、DD配線に対して
本発明を適用する場合について説明したが、本発明は、
接続孔内にAl膜を充填し、接続孔外部のAl膜をフォ
トリソグラフィ工程およびRIE工程により加工して得
られるAl−RIE配線にも適用できる。
【0115】Al−RIE配線はDD配線の場合とは異
なり、配線溝と接続孔を同時に充填する必要はなく、単
に接続孔のみをAlで充填すれば良い。したがって、D
D構造の場合に比べて、Alが充填される凹部のアスペ
クト比は小さい。
【0116】上下の第1Al配線と第2Al配線がWプ
ラグ電極で互いに接続された配線構造を形成する場合に
は、第1Al配線上に層間絶縁膜を形成し、次に第1A
l配線に対しての接続孔を層間絶縁膜に形成し、次にW
−CVD技術により接続孔をW膜で充填し、次に余剰な
W膜をCMPにより除去してWプラグを形成する。次に
バリアメタル/Al/反射防止膜を形成した後、リソグ
ラフィとRIEを用いてWプラグ電極とオーバーラップ
するAl配線を形成する。
【0117】一方、プラグ電極および第2配線を本実施
形態のようにAlリフローで形成する場合は、第1Al
配線、層間絶縁膜、接続孔を形成した後、接続孔内をA
lで充填する。さらにリソグラフィとRIEを用いて接
続孔とオーバーラップするAl配線を形成する。このよ
うに形成すれば、AlプラグとAl配線の膜形成工程が
1回のAlリフロー工程で行うことができる。したがっ
て、本実施形態によれば、上述したWプラグ電極を用い
た配線構造に比べて、工程数が少なくて済むので、製造
コストを削減することができる。
【0118】また、本実施形態のように、Nbライナー
膜6を形成した後、Alリフローにより接続孔5内を第
1および第2Al膜9で充填してDD配線を形成する場
合には、接続孔5内の2つの側壁および1つの底面にN
bライナー膜6と第1および第2Al膜9が形成され
る。したがって、第1および第2Al膜9の形成後、A
lとNbとの反応生成物であるAlNb合金膜10は2
つの側壁と1つの底面に形成される。
【0119】Nbライナー膜6およびAlNb合金膜1
0は補償導電として働き、EM耐性を向上させる効果が
あるので、底面のみにNbライナー膜が形成されるAl
−RIE配線と比較して、ダマシン配線はEM耐性に対
して有利である。
【0120】ただし、Al−RIE配線には以下のよう
な利点もある。すなわち、Al配線の側壁と層間絶縁膜
との界面にAlNb合金膜が形成されないので、配線抵
抗を下げる点で有利である。
【0121】また、特に微細でアスペクト比の高い配線
溝では、配線溝内の表面積に占める2つの側面の割合が
増加し、配線溝側面からのAlの配向性が支配的にな
る。その結果、Si基板に垂直方向のAl(111)配
向性が微細なDD配線では低下する。これに対して、A
l-RIE配線の場合は、平坦化された層間絶縁膜上に
形成したAl膜を加工して配線を形成するため、Al膜
の結晶粒は一つの配線底面からのみ形成する。したがっ
て、微細なAl配線を形成する場合は、Al−RIE配
線の方が配向性を向上させることができる。
【0122】(111)配向性が高いAl-RIE配線
は、EM耐性に優れる。これは(111)配向性が高い
Al膜は拡散係数の大きい結晶粒界が減少するためであ
る。また、Nbのスパッタ電力を増加させるとNbは
(110)配向し、第2Al膜形成後のAlは(11
1)配向する。
【0123】しかし、本発明者らの研究によれば、本実
施形態で示した第1Al膜7の形成後に導入する酸素量
を、少なくとも所望の接続孔の充填が可能な最低量に調
節することにより、接続孔5外部の第2層間絶縁膜4の
平坦部に形成される第1Al膜7の配向性がほとんど変
化しないことが分かった。
【0124】したがって、酸素を導入した場合でも、N
bライナー膜6を形成する際のスパッタ電力を増加させ
ることにより、配向性の高い第1Al膜7を形成するこ
とができる。それにより、不安定なAl粒界が減少する
ので、EM耐性の向上したダマシン配線やRIE配線を
形成することができる。
【0125】本発明者らの研究によると、Al-RlE
配線とダマシン配線のEM耐性は、両者共に実用上は問
題のないレベルであることが確認できた。
【0126】本実施形態では、Alの2ステップリフロ
ーの場合について説明したが、酸素は、Al膜の場合と
同様に、Cu膜の表面に吸着してCuの表面拡散を防止
し、Cu膜の凝集を抑制する。
【0127】したがって、第1Al膜7の代わりにCu
膜を形成し、続いてチャンバー内に酸素を導入した後、
第2Al膜を加熱しながらスパッタ法により形成すると
いう2ステップリフローでも、酸素を導入しない場合に
比べて、充填特性を改善できるなどAlの2ステップリ
フローの場合と同様の効果を得ることができる。さら
に、酸素および酸素とは別の凝集抑制材料を含ませても
良い。
【0128】また、本実施形態では、第1Al膜7をス
パッタ法により形成したが、LPCVD法により形成し
ても良い。
【0129】(第2の実施形態)図10は、本発明の第
2の実施形態に係る半導体装置の製造方法を示す工程断
面図である。なお、図1と対応する部分には図1と同一
符号を付してあり、詳細な説明は省略する。
【0130】第1の実施形態では、第1Al膜7の形成
後に酸素8を導入し、第1Al膜7の表面に酸素8を吸
着させることによって、Alの凝集を抑制する方法につ
いて説明したが、本実施形態では、第1Al膜7の表面
に凝集抑制材料としてNb原子を用いることによって、
Alの凝集を抑制する方法について説明する。
【0131】まず、図10(a)に示すように、図示し
ない素子が形成されたSi基板1上に、第1層間絶縁膜
2、第1配線3、第2層間絶縁膜4、接続孔5、Nbラ
イナー膜6および第1Al膜7を形成する。Nbライナ
ー膜6の膜厚は15nm、第1Al膜7の膜厚は400
nmであり、両者とも第1の実施形態と同様にLTSに
より形成する。
【0132】次に図10(b)に示すように、第1Al
膜7の凝集を抑制するための凝集抑制材料として、第1
Al膜7上にNb2をスパッタにより吸着させる。この
Nbは連続膜ではなく離散的に形成された不連続膜であ
る。したがって、第1Al膜7の表面は部分的に露出す
ることになる。
【0133】次に図10(c)に示すように、Si基板
1を加熱しながら第2Al膜を形成することによって、
接続孔5内をNb膜またはNbAl合金膜(以下、Nb
・NbAl膜という)12’を含む第1および第2Al
膜9で充填する。このとき、Nbライナー膜6と第1お
よび第2Al膜9との界面にはAlNb合金膜10が形
成される。
【0134】最後に、図10(d)に示すように、接続
孔5の外部の余剰な第1および第2Al膜9、AlNb
合金膜10、Nbライナー膜9をCMPにより除去する
ことによって、第2配線9が完成する。
【0135】第1の実施形態で説明したように、Alリ
フローにより第2配線9を形成する際には、接続孔5の
内面を被覆した第1Al膜7がAlの拡散経路となる。
そして、後工程の第2Al膜の加熱スパッタ時にAlが
拡散経路を流動することにより接続孔5の内部は充填さ
れる。そのため、第1Al膜7が加熱スパッタ時に凝集
を起こすと拡散経路が断たれ、接続孔5の内部をAlで
充填することができなくなる。
【0136】Alの凝集は、第1の実施形態で説明した
ように、基板加熱に伴うAl原子の表面拡散および粒界
拡散により起こる。したがって、Al原子の表面拡散を
抑制できれば、Alの凝集を抑制できる。
【0137】そこで、本実施形態のように、第1Al膜
7上にNbを吸着すれば、第1の実施形態で説明したA
l原子と結合したO(酸素)原子がAlの表面拡散を抑
制するのと同様に、Al原子と結合したNb原子がAl
原子の表面拡散を抑制して、第1Al膜7の凝集を抑制
することができる。
【0138】Alリフローの過程では、第2Al膜が第
1Al膜7に沿って接続孔5内に流動するとともに、第
1Al膜7自身の形状変化も起こり、これも流動に寄与
する。
【0139】しかし、第1Al膜7上に厚いNb膜12
を形成した場合、第1の実施形態で厚い酸化膜が形成さ
れた場合と同様に、第1Al膜7の形状変化が起こりに
くくなって流動量が不足して充填不良が起こる。
【0140】したがって、第1Al膜7上に凝集抑制膜
として形成するNbは、少なくとも接続孔5の内面にお
いては不連続膜となるように形成し、そのためにはNb
の形成量を低下させる。本発明者らの研究によれば、N
bの形成量は膜厚換算で5nm程度が望ましいことが分
かった。
【0141】第1Al膜7の凝集は膜厚の最も薄い部分
で起こる。すなわち、接続孔5の底部側面で起こりやす
い。また、LTSは指向性を高めたスパッタではある
が、スパッタ粒子には基板に対する斜め成分も含まれ、
第1Al膜7は接続孔5の開口部でオーバーハング形状
となることは避けられない。
【0142】すなわち、接続孔5の間口が狭まり、接続
孔5の底部へのスパッタ粒子の進入が困難な形状とな
る。そのため、接続孔5の底部側面に、第1Al膜7の
連続膜を形成することが困難になり、そこでは凝集が起
こり易くなる。
【0143】これに対して、凝集抑制膜としてのNb膜
12は上述したように不連続膜とするため、本実施形態
のようにスパッタによりNbを形成しても特に問題はな
い。
【0144】また、段差被覆性の良いCVD法を用い
て、接続孔の底部側面にNbを吸着させても良い。特に
CVD成膜の初期過程は一般的に初期核からの島状成長
であり、第1Al膜7の表面を部分的に露出させるよう
にNb膜12を形成することができる。
【0145】本実施形態のようにNb膜12を第1Al
膜7上に形成した場合、Nb膜12を形成しない場合と
比較して、高いアスペクト比の接続孔5をAlで充填で
きることが確認できた。
【0146】また、本実施形態のDD構造では、第2配
線9中のNb・NbAl膜12’がAl原子の拡散を抑
制するため、EM耐性およびSM耐性を向上させること
ができる。
【0147】本実施形態では、Nbを第1Al膜7上に
吸着する方法について説明したが、Nb膜12を第1A
l膜7の内部に含ませても良い。すなわち、図10
(b)の工程の代わりに、図11に示すように、第1A
l膜7中にNbを分散しても良い。
【0148】Al膜の凝集はAlの表面拡散と粒界拡散
によって起こる。図11に示したように、第1Al膜6
中にNbを分散した場合には、主としてAl原子の粒界
拡散を抑制することによって、Alの凝集を抑制するこ
とになる。
【0149】さらにこの場合、第1Al膜7の表面にN
bを吸着しなくて済むので、第1Al膜7の表面を清浄
に保つことができる。そのため、第1Al膜7自身の流
動や、第1Al膜7と第2Al膜とのヌレ性が妨げられ
ず、充填特性をさらに向上させることができる。
【0150】また、図12に示すように、第1Al膜7
中に凝集抑制材料としてNbを原子レベルで分散させて
も良い。この場合、Nb13がAl結晶粒の粒界および
表面に存在するため、Al原子の表面拡散および粒界拡
散を抑制することができる。そのため、Alの凝集がよ
り効果的に抑制される。
【0151】さらにこの場合、第1Al膜7中にNb1
3が存在することから、第1Al膜7の形状変化が容易
に起こり、かつ第2Al膜とのヌレ性を妨げることがな
く、充填特性を向上させることができる。
【0152】図10または図11に示したように、第1
Al膜7上または第1Al膜7中にNbをスパッタによ
って吸着させる場合には、第1Al膜7を形成するスパ
ッタ室およびNbを吸着させるスパッタ室の2つのスパ
ッタ室が必要となる。
【0153】しかし、図12に示したような内部にNb
13が分散した第1Al膜7を形成する場合、Nbを添
加したAlタ-ゲットを用いれば、1つのスパッタ室で
済み、1つのスパッタ工程で形成することができる。そ
のため、スループットを向上できるとともに、製造装置
のコストを削減することができる。
【0154】また、内部にNb13が分散した第1Al
膜7はCVD法でも形成できる。この場合には、原料ガ
スとして、Alの原料ガスとNbの原料ガスとの混合ガ
スを用いる。あるいは、Alを成膜するための原料ガス
に含まれる、例えばC(カ-ボン)などの不純物を凝集
抑制材料としてAl膜中に残留させるCVD条件で、第
1Al膜を形成しても良い。
【0155】また、第1Al膜7を形成した後、第1A
l膜7にNbイオンを注入することによっても、Nb1
3が分散した第1Al膜7を形成することができる。
【0156】また、本実施形態では、凝集抑制膜の構成
材料としてNbを用いる場合について説明したが、これ
に限定されるものではない。すなわち、Al膜の凝集を
抑制するためにはAl原子の表面、粒界および界面の拡
散を抑制できれば良く、例えばTa,Ti,W,Cなど
のAl原子の拡散を抑制できる材料を用いれば良い。
【0157】また、第1の実施形態で説明した第1Al
膜7の形成後に酸素を導入する方法と本実施形態の方法
を併用すれば、その相乗効果により、さらにAlの充填
能力を高めることができる。
【0158】(第3の実施形態)図13は、本発明の第
3の実施形態に係る半導体装置の製造方法を示す工程断
面図である。なお、図1と対応する部分には図1と同一
符号を付してあり、詳細な説明は省略する。
【0159】まず、図13(a)に示すように、図示し
ない素子が形成されたSi基板1上に、第1層間絶縁膜
2、第1配線3、第2層間絶縁膜4、接続孔5、Nbラ
イナー膜6を形成する。Nbライナー膜6の膜厚は15
nmであり、第1の実施形態と同様にLTSにより形成
する。
【0160】次に図13(b)に示すように、接続孔5
の内面を被覆するように、厚さ400nmの不純物を含
まない第1Al膜(純Al膜)7’をLTSにより形成
する。
【0161】次に図13(c)に示すように、Si基板
1を加熱しながら第2Al膜を形成することによって、
接続孔5内を第1および第2Al膜9で充填する。
【0162】ここでは、第2Al膜として1wt%のC
uを含むAl合金膜を用いる。したがって、第1および
第2Al膜9は純Al膜とAl合金膜との混合膜とな
る。また、Nbライナー膜6と第1Al膜との界面には
AlNb合金膜10が形成される。
【0163】最後に、図13(d)に示すように、接続
孔5の外部の余剰な第1および第2Al膜9、AlNb
合金膜10およびNbライナー膜6をCMPにより除去
することによって、第2配線9が完成する。
【0164】本実施形態では、第1Al膜7として不純
物の含まない純Al膜を用いた。薄膜の凝集挙動は、そ
の材料の融点と深く関わり、融点の低い材料ほど凝集の
起こる温度が低くなる。
【0165】そのため、Cuのような不純物を含むAl
合金膜は、純Al膜と比較して、その融点が低下する。
したがって、第1Al膜7の凝集を抑制するためには、
Cuのような不純物を含むAl合金膜ではなく、添加物
の含まない純Al膜を用いることが望ましい。
【0166】一方、Cuなどの不純物を含むAl膜は融
点が低下して流動性が高まる。したがって、加熱スパッ
タによって流動させながら形成する第2Al膜には、C
uのような融点を低下させる、すなわち流動性を向上さ
せる添加物を含むAl膜を用いることが望ましい。
【0167】さらに、Al膜中のCuはリフロー後の降
温過程にAl結晶粒界に析出する。EMによるAl原子
の移動は拡散係数の小さい結晶粒界や表面に沿って起こ
り易い。そのため、Al膜中にCuを添加することで、
EM耐性を向上させることができる。
【0168】したがって、本実施形態の第1および第2
Al膜を用いれば、凝集抑制材料を用いなくても、第1
Al膜7に純Al膜を用い、第2Al膜にCuを添加し
たAl膜を用いれば、Alの凝集を抑制できる。また、
加熱スパッタ中に第1Al膜中にもCuが拡散し、最終
的には第1および第2Al膜9の全体にCuが添加され
ることになる。その結果、接続孔5をAlで充填するこ
とができ、かつEM耐性も確保することもできる。
【0169】また、第2Al膜を形成する際に用いるス
パッタタ-ゲットに所望量のCuを添加することによ
り、Al中のCuの添加量は、第1Al膜7と第2Al
膜との膜厚比率によって自由に制御できる。
【0170】また、第1の実施形態で説明した第1Al
膜7の形成後に酸素を導入する方法と本実施形態の方法
を併用すれば、その相乗効果により、さらに充填能力を
高めることができる。
【0171】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、上記実施
形態では、ライナー膜としてNb膜を用いた場合につい
て説明したが、NbN膜、NbN膜、TiN膜、Nb
膜、Ti膜、Nb膜とその上に形成されたNbN膜から
なるNb/NbN膜、あるいはTi膜とその上に形成さ
れたTiN膜からなるTi/TiN膜を用いても良い。
また、本発明は、ダマシン配線以外にもコンタクトプラ
グにも適用できる。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
【0172】
【発明の効果】以上説明したように本発明によれば、第
1の導電膜にその凝集を抑制する凝集抑制材料が含まれ
た状態で、第1および第2の導電膜をリフローすること
で、第1および第2導電膜の凝集を効果的に抑制でき、
これによりアスペクト比の高い凹部の内部が配線層で埋
め込まれてなる配線構造を有する半導体装置を実現でき
るようになる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製
造方法を示す工程断面図
【図2】第1Al膜を形成した後、酸素を導入する場合
および導入しない場合のそれぞれの場合について、接続
孔が第1および第2Al膜で充填されるまでの過程を示
す図
【図3】酸素を導入しない場合と酸素を導入した場合の
それぞれの場合についてのAlの凝集過程を示す図
【図4】酸素の導入量を容易に適切に調整することので
きる酸素導入機構の模式図
【図5】第1Al膜の形成後、図4の酸素導入機構の圧
力調整弁により平衡状態での酸素圧力が5.0×10-4
になるように調整して酸素を導入した場合の酸素圧力の
時間変化を示す図
【図6】配線幅方向に配線を横切る粒界、および配線長
方向に配線を横切る粒界を示す図
【図7】三重点のある配線のEMによるボイド発生モデ
ルを示す図
【図8】配線溝内のAl結晶粒の成長過程を示す図
【図9】第1Al膜を厚く形成した場合に、開口面が第
1Al膜で塞がる過程を示す図
【図10】本発明の第2の実施形態に係る半導体装置の
製造方法を示す工程断面図
【図11】第2の実施形態の変形例を示す断面図
【図12】第2の実施形態の他の変形例を示す断面図
【図13】本発明の第3の実施形態に係る半導体装置の
製造方法を示す工程断面図
【図14】従来のダマシン配線の問題点および本発明に
よる同問題点の解決方法を説明するための断面図
【符号の説明】
1…Si基板 2…第1層間絶縁膜 3…第1配線 4…第2層間絶縁膜 5…接続孔 5a…接続孔 5b…配線溝 6…Nbライナー膜 7,7’…第1Al膜 8…酸素 9…第2配線(第1および第2Al膜) 10…AlNb合金膜 11…グレイン 12…Nb膜(凝集抑制材料) 12’…Nb膜またはNbAl合金膜 13…Nb(凝集抑制材料) 14…Nbライナー膜 15…Alダマシン配線 16…Al3 Nb膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/3205 H01L 21/302 L 21/88 R K (72)発明者 堅田 富夫 神奈川県横浜市磯子区新杉田町8番地 株 式会社東芝横浜事業所内 Fターム(参考) 4K029 AA06 AA29 BA02 BA03 BA08 BA17 BA21 BA23 BA58 BA60 BB02 BD02 CA05 EA03 EA05 GA01 4M104 BB02 BB03 BB04 BB13 BB14 BB18 BB29 BB30 BB37 DD08 DD16 DD39 DD40 DD41 DD43 DD51 DD66 DD79 DD80 DD88 EE15 FF13 FF17 FF18 FF22 FF27 GG13 HH01 HH13 HH14 HH16 5F004 AA11 AA14 BA04 BA20 BD05 DB03 DB12 EA24 EA26 EB01 EB03 FA01 5F033 HH08 HH09 HH11 HH12 HH17 HH18 HH19 HH32 HH33 JJ01 JJ08 JJ09 JJ17 JJ18 JJ19 JJ32 JJ33 KK08 KK19 LL07 LL08 MM02 MM08 MM12 MM13 NN01 NN06 NN07 PP09 PP15 PP18 QQ09 QQ13 QQ14 QQ19 QQ37 QQ48 QQ59 QQ62 QQ73 QQ75 QQ82 QQ85 QQ89 QQ92 QQ93 QQ98 RR04 RR09 RR11 SS04 SS15 SS22 TT02 XX00 XX02 XX04 XX05 XX09 XX33

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】半導体基板の一主面上に形成され、凹部を
    有する層間絶縁膜と、 前記凹部の内部に形成されたライナー膜と、 前記凹部の内部に前記ライナー膜を介して充填された配
    線層と、 前記配線層内部に含まれる、前記配線層の構成導電膜の
    凝集を抑制する凝集抑制材料とを具備してなることを特
    徴とする半導体装置。
  2. 【請求項2】半導体基板の一主面上に形成され、凹部を
    有する層間絶縁膜と、 前記凹部の内部に形成されたライナー膜と、 前記凹部の内部に前記ライナー膜を介して充填された配
    線層と、 前記配線層内部に含まれる、前記配線層の構成導電膜の
    凝集を抑制する凝集抑制材料と、 前記ライナー膜と前記配線層との界面と、前記層間絶縁
    膜と前記配線層との界面のいずれか一方に形成されたラ
    イナー膜と配線層との反応層とを具備してなることを特
    徴とする半導体装置。
  3. 【請求項3】前記ライナー膜は、Nb、Ti、NbNも
    しくはTiNからなる単層膜または積層膜であることを
    特徴とする請求項1または請求項2に記載の半導体装
    置。
  4. 【請求項4】前記配線層の構成導電膜は、Alもしくは
    Cu、またはAlもしくはCuを主成分とするAl合金
    もしくはCu合金からなることを特徴とする請求項1ま
    たは請求項2に記載の半導体装置。
  5. 【請求項5】前記凝集抑制材料は、少なくとも酸素原子
    を含むことを特徴とする請求項1または請求項2に記載
    の半導体装置。
  6. 【請求項6】前記凹部は配線溝、接続孔、および接続孔
    とそれに繋がった配線溝の少なくとも1つであることを
    特徴とする請求項1または請求項2に記載の半導体装
    置。
  7. 【請求項7】半導体基板上に凹部を有する層間絶縁膜を
    形成する工程と、 前記凹部内部にライナー膜を形成する工程と、 前記凹部を含む領域に第1の導電膜を形成するととも
    に、前記第1の導電膜の凝集を抑制する凝集抑制材料を
    前記第1の導電膜の少なくとも一部に含ませる工程と、 前記半導体基板を加熱しながら、前記凹部を含む領域に
    第2の導電膜を形成するとともに、前記第1および第2
    の導電膜をリフローさせて前記凹部内を充填する工程と
    を含むことを特徴とする半導体装置の製造方法。
  8. 【請求項8】前記ライナー膜は、Nb、Ti、NbNも
    しくはTiNからなる単層膜または積層膜であることを
    特徴とする請求項7に記載の半導体装置の製造方法。
  9. 【請求項9】前記第1および第2の導電膜は、Alもし
    くはCu、またはAlもしくはCuを主成分とするAl
    合金もしくはCu合金からなることを特徴とする請求項
    1または請求項7に記載の半導体装置。
  10. 【請求項10】前記凝集抑制材料は、少なくとも酸素原
    子を含むことを特徴とする請求項7に記載の半導体装
    置。
  11. 【請求項11】半導体基板上に凹部を有する層間絶縁膜
    を形成する工程と、 前記凹部内部にライナー膜を形成する工程と、 前記凹部を含む領域に第1のAl膜を形成するととも
    に、前記第1のAl膜の少なくとも一部に酸素を含ませ
    る工程と、 前記半導体基板を加熱しながら、前記凹部を含む領域に
    第2のAl膜を形成するとともに、前記第1および第2
    のAl膜をリフローさせて凹部内を充填する工程とを含
    むことを特徴とする半導体装置の製造方法。
  12. 【請求項12】前記凹部は配線溝、接続孔、および接続
    孔とそれに繋がった配線溝の少なくとも1つであること
    を特徴とする請求項7または請求項11に記載の半導体
    装置。
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KR10-2000-0014486A KR100408622B1 (ko) 1999-03-23 2000-03-22 반도체 장치 및 그 제조 방법
CNB001043935A CN1165991C (zh) 1999-03-23 2000-03-23 半导体装置及其制造方法
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936959B2 (en) 2002-01-25 2005-08-30 Sanyo Electric Co., Ltd. Display apparatus
US7009749B2 (en) 2002-03-11 2006-03-07 Sanyo Electric Co., Ltd. Optical element and manufacturing method therefor
KR100582130B1 (ko) * 2002-03-07 2006-05-23 산요덴키가부시키가이샤 배선 구조, 그 제조 방법 및 광학 장치
WO2006059602A1 (ja) * 2004-11-30 2006-06-08 Tokyo Electron Limited 成膜方法及び成膜装置並びに記憶媒体
US7150669B2 (en) 2002-03-05 2006-12-19 Sanyo Electric Co., Ltd. Electroluminescent panel and a manufacturing method therefor
US7215304B2 (en) 2002-02-18 2007-05-08 Sanyo Electric Co., Ltd. Display apparatus in which characteristics of a plurality of transistors are made to differ from one another

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3910752B2 (ja) * 1999-03-23 2007-04-25 株式会社東芝 半導体装置の製造方法
US6352620B2 (en) 1999-06-28 2002-03-05 Applied Materials, Inc. Staged aluminum deposition process for filling vias
JP3480416B2 (ja) * 2000-03-27 2003-12-22 セイコーエプソン株式会社 半導体装置
JP3449333B2 (ja) * 2000-03-27 2003-09-22 セイコーエプソン株式会社 半導体装置の製造方法
US6703308B1 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of inserting alloy elements to reduce copper diffusion and bulk diffusion
US7696092B2 (en) * 2001-11-26 2010-04-13 Globalfoundries Inc. Method of using ternary copper alloy to obtain a low resistance and large grain size interconnect
US6835655B1 (en) 2001-11-26 2004-12-28 Advanced Micro Devices, Inc. Method of implanting copper barrier material to improve electrical performance
US6703307B2 (en) 2001-11-26 2004-03-09 Advanced Micro Devices, Inc. Method of implantation after copper seed deposition
US6861349B1 (en) 2002-05-15 2005-03-01 Advanced Micro Devices, Inc. Method of forming an adhesion layer with an element reactive with a barrier layer
KR100587054B1 (ko) * 2002-07-19 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 비아 매립 방법
US20040087080A1 (en) * 2002-10-23 2004-05-06 Uwe Wellhausen Methods for producing thin layers, such as for use in integrated circuits
JP4499390B2 (ja) * 2003-09-09 2010-07-07 パナソニック株式会社 半導体装置及びその製造方法
US7169706B2 (en) 2003-10-16 2007-01-30 Advanced Micro Devices, Inc. Method of using an adhesion precursor layer for chemical vapor deposition (CVD) copper deposition
US20070142885A1 (en) * 2005-11-29 2007-06-21 Reliant Technologies, Inc. Method and Apparatus for Micro-Needle Array Electrode Treatment of Tissue
US7666787B2 (en) * 2006-02-21 2010-02-23 International Business Machines Corporation Grain growth promotion layer for semiconductor interconnect structures
JP2013143442A (ja) * 2012-01-10 2013-07-22 Ulvac Japan Ltd デバイスの製造方法および製造装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4307132A (en) 1977-12-27 1981-12-22 International Business Machines Corp. Method for fabricating a contact on a semiconductor substrate by depositing an aluminum oxide diffusion barrier layer
KR100209856B1 (ko) * 1990-08-31 1999-07-15 가나이 쓰도무 반도체장치의 제조방법
US5237829A (en) 1992-07-29 1993-08-24 Japan Servo Co., Ltd. Ice-making machine having thermal relay
US5450046A (en) * 1992-10-29 1995-09-12 Nec Corporation Composite microwave circuit module assembly and its connection structure
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
JP2605654B2 (ja) * 1995-03-31 1997-04-30 日本電気株式会社 複合マイクロ波回路モジュール及びその製造方法
FI102121B1 (fi) * 1995-04-07 1998-10-15 Lk Products Oy Radiotietoliikenteen lähetin/vastaanotin
TW367528B (en) 1996-02-02 1999-08-21 Applied Materials Inc Titanium aluminide wetting layer for aluminum contacts
US5789317A (en) 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
TW347570B (en) * 1996-12-24 1998-12-11 Toshiba Co Ltd Semiconductor device and method for manufacturing the same
JP3087692B2 (ja) 1997-06-13 2000-09-11 日本電気株式会社 半導体装置の製造方法
US6236271B1 (en) * 1997-09-30 2001-05-22 Conexant Systems, Inc. Multi-layer carrier module for power amplifier systems within a digital cellular telephone
TW411529B (en) * 1997-12-26 2000-11-11 Toshiba Corp Semiconductor device and its manufacturing method
KR100283494B1 (ko) 1997-12-30 2001-04-02 김동원 차세대 반도체용 구리배선의 패턴방법
JPH11266129A (ja) * 1998-03-16 1999-09-28 Toshiba Corp 高周波半導体装置
US6573808B1 (en) * 1999-03-12 2003-06-03 Harris Broadband Wireless Access, Inc. Millimeter wave front end
JP3910752B2 (ja) * 1999-03-23 2007-04-25 株式会社東芝 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6936959B2 (en) 2002-01-25 2005-08-30 Sanyo Electric Co., Ltd. Display apparatus
US7215304B2 (en) 2002-02-18 2007-05-08 Sanyo Electric Co., Ltd. Display apparatus in which characteristics of a plurality of transistors are made to differ from one another
US7150669B2 (en) 2002-03-05 2006-12-19 Sanyo Electric Co., Ltd. Electroluminescent panel and a manufacturing method therefor
KR100582130B1 (ko) * 2002-03-07 2006-05-23 산요덴키가부시키가이샤 배선 구조, 그 제조 방법 및 광학 장치
US7078733B2 (en) 2002-03-07 2006-07-18 Sanyo Electric Co., Ltd. Aluminum alloyed layered structure for an optical device
US7009749B2 (en) 2002-03-11 2006-03-07 Sanyo Electric Co., Ltd. Optical element and manufacturing method therefor
WO2006059602A1 (ja) * 2004-11-30 2006-06-08 Tokyo Electron Limited 成膜方法及び成膜装置並びに記憶媒体
US8721846B2 (en) 2004-11-30 2014-05-13 Tokyo Electron Limited Method of forming film, film forming apparatus and storage medium

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