JP2013143442A - デバイスの製造方法および製造装置 - Google Patents

Abstract

【課題】基板の一面に設けられた微細な凹部に、導電材料を隙間無く埋め込んでなる導電膜を形成することが可能な、デバイスの製造方法を提供する。
【解決手段】一面１０１ａに凹部が設けられた基板１０１に対して、少なくとも凹部の内壁面１０２ａを覆うように、バリア膜１０３を形成する第一工程と、バリア膜１０３を覆うように、導電膜１０４を形成する第二工程と、リフロー法によって、導電膜１０４を溶融させる第三工程と、を少なくとも備えた成膜方法であって、第二工程と第三工程との間に、第二工程を経ることによりバリア膜１０３、導電膜１０４が順に積層された基板を、圧力Ａの雰囲気中に時間Ｂの間だけ曝露する工程αを備え、工程αにおいて、圧力Ａと前記時間Ｂとの積が６×１０^−４［Ｐａ・ｓ］以下となるように制御する。
【選択図】図４

Description

本発明は、微細な配線構造を高精度に形成する際に用いる、デバイスの製造方法および製造装置に関するものである。

従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。

このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムに比べて融点が高く、かつ電気抵抗率が小さいため、ＬＳＩ配線材料として優れているが、微細加工しにくい材料であることが知られている。銅によって構成される配線（銅配線）を微細加工する方法が、特許文献１に示されている。特許文献１によれば、絶縁層に溝を形成し、この溝の内部にスパッタリング法を用いて銅を埋め込み、その後、溝からはみ出した余分な銅を除去することにより、微細な溝の内部に銅配線を形成することができるとされている。

しかしながら、特許文献１に記載された発明においては、微細な溝の内部に、銅を隙間無く埋め込むことは困難であるという課題がある。すなわち、スパッタリング法を用いて堆積させた銅によって溝の内部を埋め込む場合、溝の内部の奥側に堆積する銅の量は、開口端側に堆積する銅の量より少なくなる傾向にある。その結果として、溝の内部の奥側には空洞が生じてしまう虞がある。

また、リフロー法を用いて溶融させた銅によって溝の内部を埋め込む場合、溝の内壁面に予め形成されるバリアメタル層に対して、溶融した銅との濡れ性が悪く、溝の内部に空洞が生じた状態で銅が固化するという課題がある。
いずれの場合においても、溝の内部に形成した銅配線に空洞が生じると、銅配線の抵抗値が高くなり、断線の虞もある。

特開２０１１−０８６８２５号公報

本発明は、以上のような点を考慮してなされたものであり、基板の一面に設けられた微細な溝および孔の内部（以下、凹部と表記）に、導電材料を隙間無く埋め込んでなる導電膜を形成することが可能な、デバイスの製造方法および製造装置を提供する。

本発明の請求項１に係るデバイスの製造方法は、一面に凹部が設けられた基板に対して、少なくとも該凹部の内壁面を覆うように、バリア膜を形成する第一工程と、前記バリア膜を覆うように、導電膜を形成する第二工程と、リフロー法によって、前記導電膜を溶融させる第三工程と、を少なくとも備えた成膜方法であって、前記第二工程と前記第三工程との間に、該第二工程を経ることにより前記バリア膜、前記導電膜が順に積層された基板を、圧力Ａの雰囲気中に時間Ｂの間だけ曝露する工程αを備え、前記工程αにおいて、前記圧力Ａと前記時間Ｂとの積が６×１０^−４［Ｐａ・ｓ］以下となるように制御することを特徴とする。

本発明の請求項２に係るデバイスの製造方法は、請求項１において、前記第一工程と前記第二工程との間に、前記第一工程を経ることにより前記バリア膜が積層された基板を、圧力Ｃの雰囲気中に時間Ｄの間だけ曝露する工程βを備え、前記工程βにおいて、前記圧力Ｃと前記時間Ｄとの積が６×１０^−４［Ｐａ・ｓ］以下となるように制御することを特徴とする。

本発明の請求項３に係るデバイスの製造方法は、請求項１または２において、前記凹部の幅が５０［ｎｍ］以下である場合に、前記第三工程の処理を５００［℃］以下の温度範囲にて行うことを特徴とする。

本発明の請求項４に係るデバイスの製造装置は、基板の一面に設けられた凹部の内壁面を覆うように、バリア膜を形成する第一処理室と、前記バリア膜を覆うように導電膜を形成する第二処理室と、リフロー法によって前記導電膜を溶融させる第三処理室と、少なくとも前記第一処理室、前記第二処理室、前記第三処理室と個別に連結され、各処理室間における被処理体の搬送機構を備えた搬送室と、を備えたことを特徴とする。

本発明に係るデバイスの製造方法によれば、導電膜の形成後に、基体を、特定の圧力Ａの雰囲気中に特定の時間Ｂの間だけ曝露する工程αを備える。そして、特定の圧力Ａと時間Ｂとの積が、６×１０^−４［Ｐａ・ｓ］以下となるように制御する。すなわち、工程αにおいて、圧力Ａ、時間Ｂを、それぞれ特定の値以下となるように制御する。
圧力Ａの制御により、導電膜が曝露される雰囲気中に存在する不純物ガスの濃度を薄め、また、時間Ｂの制御により、導電膜が不純物ガスに曝露される時間を短くすることができるため、導電膜に不純物ガスが付着する確率を減少させることができる。その結果として、導電膜を溶融させ、配線層として機能する導電部を形成した際に、この導電部の内部に、不純物ガスの付着に起因して空洞が発生するのを抑えることができ、導電部による凹部の埋め込み率を高めることができる。

本発明に係るデバイスの製造装置の構成によれば、導電膜形成用の第二処理室と、導電膜溶融用の第三処理室とが、搬送室を介して連結されている。したがって、本発明の製造装置を用いることにより、第二処理室から搬出された被処理体を第三処理室に搬入する前に、搬送室において、所望の圧力の雰囲気中に所望の時間の間だけ曝露させることが可能となり、本発明の製造方法を実現することができる。

本発明の製造方法を用いて得られるデバイスの要部拡大断面図である。 本発明の製造装置の構成を模式的に説明する図である。 （ａ）〜（ｃ）本発明の製造方法を段階的に説明する図である。 （ａ）〜（ｄ）本発明の製造方法を段階的に説明する図である。 （ａ）搬送室内の圧力と埋め込み率との関係について説明する図である。（ｂ）搬送室における滞在時間と埋め込み率との関係について説明する図である。 （ａ）配線層のパターン幅と埋め込み率との関係について説明する図である。（ｂ）パターン幅の定義について説明する図である。

以下、好適な実施形態に基づき、図面を参照して本発明を説明する。なお、以下に示す実施形態は、発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明に用いる図面は、本発明の特徴を分かりやすくするために、便宜上、要部となる部分を拡大している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

＜第一実施形態＞
［デバイスの構成］
本発明の第一実施形態に係るデバイスの製造方法によって得られる、デバイス１００の構成例について、図１を用いて説明する。図１は、デバイス１００の構成を示す要部断面図である。デバイス１００は、基板１０１と、基板の一面１０１ａに設けられた溝部および孔部（以下、凹部と表記）１０２と、凹部の内壁面１０２ａを覆うように形成されたバリア膜１０３と、バリア膜１０３を覆うように形成された導電膜１０４とで構成されている。

基板１０１は、単一材料によって構成されていることが望ましく、例えば、ガラスや樹脂などの絶縁体、あるいはシリコンなどの半導体からなる。なお、基板１０１の一部には、機能素子が形成されていてもよい。

凹部１０２は、基板の一面１０１ａの微細な領域において、基板１０１の厚み方向に、掘り下げられた溝からなる。凹部の幅（開口面あるいは底面の径）Ｗは、例えば２０〜５０［ｎｍ］となるように形成される。また、凹部の深さＤは、例えば８０〜２００［ｎｍ］となるように形成されている。

バリア膜１０３は、少なくとも凹部の内壁面１０２ａを覆い、その厚みが、例えば１〜３［ｎｍ］となるように形成されている。また、バリア膜１０３は、例えばＴａ（タンタル）、Ｔａ窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）、Ｔｉ窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）、Ｗ窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、Ｒｕ酸化物、Ｖ（バナジウム）、Ｖ酸化物、Ｃｏ（コバルト）、Ｃｏ酸化物、Ｎｂ（ニオブ）、Ｎｂ酸化物などから構成されている。

導電部１０４Ａは、Ｃｕ（銅）などの導電材料からなり、凹部１０２を埋め込むように形成されている。導電部１０４Ａは、例えば、基板１０１に形成された半導体素子の回路配線として機能させることができる。

［デバイスの製造装置］
図１に示したデバイス１００の製造装置１０の構成例について、図２を用いて説明する。図２は、少なくともバリア膜１０３、導電膜１０４の形成に用いることが可能な、製造装置１０の要部断面を模式的に示した図である。

製造装置１０は、デバイス１００を形成するためのプロセス処理室として、第一処理室１１、第二処理室１２、第三処理室１３と、第四処理室１４と、第五処理室１５と、また、製造装置１０は、被処理体の搬入用のロードロック室１６および搬出用のアンロードロック室１７を備えている。

第一処理室１１は、基板の一面１０１に設けられた凹部の内壁面１０２ａを覆うように、バリア膜１０３を形成するための成膜処理室である。第二処理室１２は、バリア膜１０３を覆うように導電膜１０４を形成するための成膜処理室である。第三処理室１３は、リフロー法によって導電膜１０４を溶融させる熱処理室である。第四処理室１４は、被処理体のデガス処理を行う処理室である。第五処理室１５は、被処理体の清浄化処理を行う処理室である。なお、図２には、プロセス処理室として５つの処理室を備えた製造装置１０が、例として示されているが、製造装置１０は、さらに別の処理室を備えていてもよい。

また、製造装置１０は、少なくとも第一処理室１１、第二処理室１２、第三処理室１３と個別に連結され、各処理室間における被処理体の搬送手段１８を備えた搬送室１９を備えている。また、各処理室１１、１２、１３、１４、１５および搬送室１９は、それぞれの内部の圧力を制御することが可能な排気手段２０を備えている。

以上説明したように、第一実施形態に係るデバイスの製造装置１０によれば、導電膜形成用の第二処理室１２と、導電膜溶融用の第三処理室１３とが、搬送室１９を介して連結されている。したがって、製造装置１０を用いることにより、第二処理室１２から搬出された被処理体を第三処理室１３に搬入する前に、搬送室１９において、所望の圧力の雰囲気中に所望の時間の間だけ曝露させることが可能となり、本実施形態の製造方法を実現することができる。

［デバイスの製造方法］
図１に示したデバイス１００の製造方法について、図３（ａ）〜（ｃ）および図４（ａ）〜（ｄ）を用いて説明する。図３（ａ）〜（ｃ）および図４（ａ）〜（ｄ）は、デバイス１００の要部断面を、製造工程の順に、段階的に示した図である。

まず、図３（ａ）に示すように、絶縁性を有する基板１０１を準備する。基板１０１としては、ガラス基板や樹脂基板などの絶縁性を有する基板、あるいは半導体基板を用いる。基板の一面１０１ａには、予め半導体素子などの機能素子（不図示）が設けられているものとする。

そして、図３（ｂ）に示すように、基板の一面１０１ａに所望の形状の凹部１０２を形成する。凹部１０２は、例えば機能素子の回路配線を象ったパターンとなるように形成される。凹部１０２の形成方法としては、例えば、フォトリソグラフィによるエッチング加工や、レーザー光による加工を適用することができる。

次に、図３（ｃ）に示すように、少なくとも凹部の内壁面１０２ａを含む基板の一面１０１ａに、所望の厚さ（例えば１〜３［ｎｍ］）のバリア膜を形成する（第一工程）。バリア膜１０３は、例えば、スパッタリング法やＣＶＤ法を用いて形成する。バリア膜１０３を構成する材料としては、例えば、Ｔａ（タンタル）、Ｔａ窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）、Ｔｉ窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）、Ｗ窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、Ｒｕ酸化物、Ｖ（バナジウム）、Ｖ酸化物、Ｃｏ（コバルト）、Ｃｏ酸化物、Ｎｂ（ニオブ）、Ｎｂ酸化物などから構成される材料を用いる。

なお、第一工程と次に説明する第二工程との間に、工程βとして、第一工程を経ることにより、基板の一面１０１ａにバリア膜１０３が積層されてなる基体１１０を、特定の圧力Ｃの雰囲気中に特定の時間Ｄの間だけ曝露することが望ましい。本実施形態においては、圧力Ａを２×１０^−５［Ｐａ］以下とし、時間Ｂを３０［ｓ］以下とし、両者の積が６×１０^−４［Ｐａ・ｓ］以下となるように制御する。

次に、図４（ａ）に示すように、第一工程において形成されたバリア膜１０３を覆うように、導電膜１０４を形成する（第二工程）。導電膜１０４を構成する材料としては、Ｃｕなどの導電体を用いる。導電膜１０４は、例えば、スパッタリング法を用いて形成することができる。

そして、第二工程と次に説明する第三工程との間に、工程αとして、第二工程を経ることにより、基板の一面１０１ａにバリア膜１０３、導電膜１０４が順に積層されてなる基体１２０を、特定の圧力Ａの雰囲気中に特定の時間Ｂの間だけ曝露する。本実施形態においては、圧力Ａを２×１０^−５［Ｐａ］以下とし、時間Ｂを３０［ｓ］以下とし、両者の積が６×１０^−４［Ｐａ・ｓ］以下となるように制御する。

次に、図４（ｂ）に示すように、リフロー法によって、工程αを経た基体１２０を加熱し、少なくとも凹部１０２が充填されるように導電膜１０４を溶融させる（第三工程）。加熱温度は、導電膜１０４を構成する材料の融解温度以下であり、かつ基体１２０の耐久温度以下となるように制御する。導電膜１０４がＣｕによって構成される場合には、加熱温度を１００℃以上４００℃以下とする。

第三工程を経ることにより、凹部１０２の内部に、導電膜１０４を溶融させた材料からなり、配線層として機能する導電部１０４Ａが形成される。

次に、基板の一面１０１ａに形成された、バリア膜１０３の不要な部分と、このバリア膜１０３を介して形成された導電膜１０４の不要な部分と、を選択的に除去する。バリア膜１０３および導電膜１０４の不要な部分に対する選択的な除去は、例えば、次に説明する二つのステップを経ることにより、行うことができる。

すなわち、一つ目のステップとして、既に形成されている導電部１０４Ａをめっきシード膜（めっき触媒）として用い、めっき法により、図４（ｃ）に示すように、導電部１０４Ａの表面にめっき金属１０５を析出させる（第四工程）。めっき金属１０５は、バリア膜１０３および導電膜１０４の不要な部分の形状が、その最表面１０５ａの形状に反映されない程度の厚さとし、最表面１０５ａが平坦になるように形成する。

続いて二つ目のステップとして、図４（ｄ）に示すように、めっき金属の最表面１０５ａから基板の一面１０１ａに挟まれた領域に対して、ＣＭＰ処理を行う（第五工程）。このＣＭＰ処理により、一つ目のステップにて形成しためっき金属膜１０５とともに、基板の一面１０１ａに形成された、バリア膜１０３および導電膜１０４の不要な部分を含め、基板の一面１０１ａに形成されたものを除去することができる。

少なくとも、上述した第一工程、第二工程、工程α、第三工程、第四工程、第五工程を順に行うことにより、図１に示したデバイス１００を製造することができる。

以上説明したように、第一実施形態に係るデバイスの製造方法によれば、導電膜１０４の形成後に、基体１２０を、特定の圧力Ａの雰囲気中に特定の時間Ｂの間だけ曝露する工程αを備える。そして、特定の圧力Ａと時間Ｂとの積が、６×１０^−４［Ｐａ・ｓ］以下となるように制御する。すなわち、工程αにおいて、圧力Ａ、時間Ｂを、それぞれ特定の値以下となるように制御する。

圧力Ａの制御により、導電膜１０４が曝露される雰囲気中に存在する不純物ガスの濃度を薄め、また、時間Ｂの制御により、導電膜が不純物ガスに曝露される時間を短くすることができるため、導電膜１０４に不純物ガスが付着する確率を減少させることができる。その結果、導電膜１０４を溶融させた材料からなり、配線層として機能する導電部１０４Ａを形成した際に、導電部１０４Ａの内部に、不純物ガスの付着に起因して空洞が発生するのを抑えられ、導電部１０４Ａによる凹部１０２の埋め込み率を高めることができる。

［実験例１］
上述したデバイスの製造方法を用いて行った実験例１について説明する。実験例１は、デバイス１００の三つのサンプル（サンプル１〜３）を用いて行ったものである。いずれのサンプルも、３００［℃］にてデガス処理を行い、水素ガスを用いたドライ洗浄処理を行った上で、第一工程、第二工程、工程α、第三工程、第四工程、第五工程を順に経たものである。また、いずれのサンプルも、バリア膜はＴａの化合物によって構成されており、導電膜はＣｕ元素によって構成されている。

サンプル１のバリア膜は、厚さが約５［ｎｍ］となっている。サンプル１の導電膜は、第二工程において、スパッタリング法により、ＲＦパワーを約１８［ｋＷ］印加し、−２０［℃］の温度下にて、厚さは５０［ｎｍ］の成膜処理が行われたものである。また、サンプル１の導電膜は、第三工程において、４００［℃］の温度下にてリフロー処理が行われている。なお、導電部１０４Ａの凹部１０２への充填が十分でない場合には、以下に挙げるサンプル２、３のように、第二工程、第三工程を複数回繰り返して行い、凹部１０２の内部を埋め込む導電材料を増加させることによって調整してもよい。

サンプル２のバリア膜は、厚さが５［ｎｍ］となっている。サンプル２の導電膜は、第二工程、第三工程を１回ずつ行った上で、さらに第二工程、第三工程を繰り返して行うことにより形成されたものである。いずれの第二工程においても、スパッタリング法により、ＲＦパワーを１８［ｋＷ］印加し、−２０［℃］の温度下にて、厚さが３５［ｎｍ］の成膜処理が行われている。また、いずれの第三工程においても、３００［℃］の温度下にてリフロー処理が行われている。

サンプル３のバリア膜は、厚さが約５［ｎｍ］となっている。サンプル３の導電膜は、第二工程を２回行って形成される。まず、１回目の第二工程においては、スパッタリング法により、ＲＦパワーを約１８［ｋＷ］印加し、−２０［℃］の温度下にて、厚さは３５［ｎｍ］の成膜処理が行われている。そして、２回目の第二工程においては、スパッタリング法により、ＲＦパワーを約５［ｋＷ］印加し、３００［℃］の温度下にて、厚さは４０［ｎｍ］の成膜処理が行われている。

図５（ａ）は、工程αにおける、デバイスの製造装置２００（図２）が備えた搬送室１９内の圧力Ａと、第三工程後のサンプル１〜３が備えた凹部１０２に対する、導電部１０４Ａによる埋め込み率Ｃと、の関係について説明するグラフである。グラフの横軸が圧力Ａを示し、縦軸は埋め込み率Ｃを示している。なお、実験例１においては、搬送室１９内の雰囲気にサンプル１〜３を曝露させる時間Ｂ、すなわちサンプル１〜３を搬送室内に滞在させる時間Ｂは、３０［ｓ］となるように制御されている。

図５（ａ）によれば、サンプル１〜３に対応した３つのグラフが互いに一致している。すなわち、サンプル１〜３のいずれも、圧力Ａと埋め込み率Ｃとの関係について同じ特性を示している。

図５（ａ）によれば、圧力Ａが２．０×１０^−５［Ｐａ］となる場合を境に、圧力Ａと埋め込み率Ｃとの関係が変化している。すなわち、圧力Ａが２．０×１０^−５［Ｐａ］以下の場合には、埋め込み率Ｃは１００［％］に維持されている。これに対し、圧力Ａが２．０×１０^−５［Ｐａ］を越える場合には、埋め込み率Ｃが、圧力Ａの増加とともに減少する傾向が見られる。

実験例１の結果によれば、搬送室１９内の圧力Ａを２．０×１０^−５［Ｐａ］以下に制御することにより、導電部１０４Ａによる凹部１０２の埋め込み率を高めることができる。この結果は、工程αにおいて、圧力Ａを２．０×１０^−５［Ｐａ］以下に下げることにより、搬送室１９内の雰囲気中に存在する不純物ガスの濃度が十分に薄められ、不純物ガスが導電膜１０４に付着する確率が減少することに起因している。不純物ガスの付着確率の減少により、続く第三工程において、導電膜１０４を溶融させてなる導電部１０４Ａの内部に、不純物ガスに起因して空洞が発生するのを抑えることができ、導電部１０４Ａによる凹部１０２の埋め込み率を高めることができる。

［実験例２］
上述したデバイスの製造方法を用いて行った実験例２について説明する。実験例２は、デバイス１００の三つのサンプル（サンプル４〜６）を用いて行ったものである。工程α以外の工程において、サンプル４〜６は、それぞれ、実験例１に用いたサンプル１〜３に対する処理と、同じ処理が行われている。

図５（ｂ）は、工程αにおける、デバイスの製造装置２００（図２）が備えた搬送室１９内の雰囲気に、サンプル４〜６を曝露させた時間Ｂ（サンプル４〜６を搬送室１９内に滞在させた時間Ｂ）と、第三工程後のサンプル４〜６が備えた凹部１０２に対する、導電部１０４Ａによる埋め込み率Ｃと、の関係について説明するグラフである。グラフの横軸が時間Ｂを示し、縦軸は埋め込み率Ｃを示している。なお、実験例２においては、搬送室１９内の圧力は、１×１０^−５［Ｐａ］となるように制御されている。

図５（ｂ）によれば、サンプル４〜６に対応した３つのグラフが互いに一致する。すなわち、サンプル４〜６のいずれも、時間Ｂと埋め込み率Ｃとの関係について同じ特性を示す。

また、図５（ｂ）によれば、時間Ｂが３０［ｓ］となる場合を境に、時間Ｂと埋め込み率Ｃとの関係が変化している。すなわち、時間Ｂが３０［ｓ］以下の場合には、埋め込み率Ｃは１００［％］に維持されている。これに対し、時間Ｂが３０［ｓ］を越える場合には、埋め込み率Ｃが、時間Ｂの増加とともに減少する傾向が見られる。

実験例２の結果によれば、搬送室１９内の雰囲気にサンプルを曝露させる時間Ｂを３０［ｓ］以下に制御することにより、導電部１０４Ａによる凹部１０２の埋め込み率を高めることができる。この結果は、工程αにおいて、時間Ｂを３０［ｓ］以下に短くすることにより、不純物ガスが導電膜１０４に付着する確率が減少することに起因している。不純物ガスの付着確率の減少により、続く第三工程において、導電膜１０４を溶融させてなる導電部１０４Ａの内部に、不純物ガスに起因して空洞が発生するのを抑えることができ、導電部１０４Ａによる凹部１０２の埋め込み率を高めることができる。

［実験例３］
上述したデバイスの製造方法を用いて行った実験例３について説明する。実験例３は、デバイス１００の六つのサンプル（サンプル７〜１２）を用いて行ったものである。第三工程以外の工程において、サンプル７〜９は、それぞれ実験例１に用いたサンプル１〜３に対する処理と、同じ処理が行われている。また、第三工程以外の工程において、サンプル１０〜１２は、それぞれ実験例２に用いたサンプル４〜６に対する処理と、同じ処理が行われている。

図６（ａ）は、基板の一面１０１ａに形成する凹部１０２の幅Ｗと、この幅Ｗを埋め込むために、第三工程にて行うリフロー処理の最適な温度（埋め込み温度）と、の関係について説明するグラフである。グラフの横軸が凹部１０２の幅Ｗを示し、縦軸は埋め込み温度を示している。なお、凹部１０２の幅Ｗは、図６（ｂ）に示すように、基板１０１の厚み方向に対して垂直な方向における、凹部１０２の幅に相当する。

図６（ａ）によれば、サンプル７〜１２に対応した６つのグラフが互いに一致する。すなわち、サンプル７〜１２のいずれも、凹部１０２の幅Ｗとリフロー処理の最適な温度との関係について、同じ特性を示す。

また、図６（ａ）によれば、凹部１０２の幅を５０［ｎｍ］以下に小さくした場合、幅の縮小とともに、埋め込み温度の低くなる傾向が見られる。したがって、幅が５０［ｎｍ］以下の凹部１０２を埋め込む場合には、少なくとも、第三工程のリフロー処理温度を５００［℃］以下の温度範囲にて行うことが望ましい。

本発明は、銅元素によって構成される配線を備えたデバイスに対して、広く適用することが出来る。

１０・・・製造装置、１１・・・第一処理室、１２・・・第二処理室、
１３・・・第三処理室、１９・・・搬送室、１００・・・デバイス、１０１・・・基板、１０１ａ・・・一面、１０２・・・凹部、１０２ａ・・・内壁面、１０３・・・バリア膜、１０４・・・導電膜、Ｗ・・・凹部の幅。

Claims (4)

1. 一面に凹部が設けられた基板に対して、少なくとも該凹部の内壁面を覆うように、バリア膜を形成する第一工程と、
   前記バリア膜を覆うように、導電膜を形成する第二工程と、
   リフロー法によって、前記導電膜を溶融させる第三工程と、を少なくとも備えた成膜方法であって、
   前記第二工程と前記第三工程との間に、該第二工程を経ることにより前記バリア膜、前記導電膜が順に積層された基板を、圧力Ａの雰囲気中に時間Ｂの間だけ曝露する工程αを備え、
   前記工程αにおいて、前記圧力Ａと前記時間Ｂとの積が６×１０^−４［Ｐａ・ｓ］以下となるように制御することを特徴とするデバイスの製造方法。
2. 前記第一工程と前記第二工程との間に、前記第一工程を経ることにより前記バリア膜が積層された基板を、圧力Ｃの雰囲気中に時間Ｄの間だけ曝露する工程βを備え、
   前記工程βにおいて、前記圧力Ｃと前記時間Ｄとの積が６×１０^−４［Ｐａ・ｓ］以下となるように制御することを特徴とする請求項１に記載のデバイスの製造方法。
3. 前記凹部の幅が５０［ｎｍ］以下である場合に、前記第三工程の処理を５００［℃］以下の温度範囲にて行うことを特徴とする請求項１または２に記載のデバイスの製造方法。
4. 基板の一面に設けられた凹部の内壁面を覆うように、バリア膜を形成する第一処理室と、
   前記バリア膜を覆うように導電膜を形成する第二処理室と、
   リフロー法によって前記導電膜を溶融させる第三処理室と、
   少なくとも前記第一処理室、前記第二処理室、前記第三処理室と個別に連結され、各処理室間における被処理体の搬送機構を備えた搬送室と、を備えたことを特徴とするデバイスの製造装置。

Images