JP2004031497A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】余剰な設備投資を抑制し、かつ高い生産性を保持して、Ｃｕを主成分とする配線材を用いた多層配線構造の配線層間において、物理的、電気的に良好な接続を形成することによって、安価で信頼性の高い高集積回路となる半導体装置とその製造方法を提供する。
【解決手段】ダマシン法を用いてＣｕ６を主配線材とする多層配線構造を形成する際に、配線材の埋込みを行うまえに、低温でＴｉ５Ａ、ＴａＮ５Ｂ、Ｔａ５Ｃを順次積層した構成のバリアメタルを形成する。
【選択図】 図１
【解決手段】ダマシン法を用いてＣｕ６を主配線材とする多層配線構造を形成する際に、配線材の埋込みを行うまえに、低温でＴｉ５Ａ、ＴａＮ５Ｂ、Ｔａ５Ｃを順次積層した構成のバリアメタルを形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に信頼性の高い銅配線構造を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の配線材料にはアルミニウム（Ａｌ）もしくはＡｌ合金が広く用いられてきた。しかし、半導体装置の微細化および高速化の進行に伴い、配線における伝送遅延を改善するうえで、配線材料としてより低抵抗な銅（Ｃｕ）が用いられるようになってきた。また、Ｃｕの融点は１０８３℃でありＡｌの６６０℃に対して高く、一般にエレクトロマイグレーション（ＥＭ）耐性が高く信頼性の面でも優れていると言われている。
【０００３】
Ｃｕ配線を形成する場合には、ドライエッチングによる加工が困難であるため、一般にダマシン法が用いられている。半導体基板上に形成された絶縁膜上に溝または孔を形成した後にＣｕを埋設し、配線溝または配線間接続孔となる凹部以外の表面にある余剰なＣｕを研磨することでＣｕ配線を形成する。配線層における溝配線形成と、異なる配線層間を接続するビアプラグ層を個別に形成する手法をシングルダマシンと呼ぶのに対して、配線溝と接続孔に対して同時にＣｕを充填して形成する手法はデュアルダマシン法と呼ばれる。シングルダマシン法では、配線層を一層形成するために、プラグと配線層のそれぞれに対して配線材の成膜および余剰配線材のＣＭＰなどの工程が必要であるのに対し、デュアルダマシン法では各工程を一度ずつ行うだけでよいことから、コストと製造に要する時間を低減できる利点がある。どちらのダマシン法においても、Ｃｕを配線材として用いる際には、Ｃｕの絶縁膜中への拡散およびＣｕの腐食を防止するために、Ｃｕの周囲にバリア層を設けられる。以下に現在一般に用いられているＣｕ多層配線の製造法について図面を用いて説明する。
【０００４】
図７は、従来の多層配線形成について工程毎の断面を模式的に表わしたものである。図７ａにおいて、基板（図示せず）上に形成された絶縁膜１によって分断された配線２とカバー絶縁膜３を有する、下地となる配線層が準備される。この上に絶縁膜４を成膜し（図７ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝および配線孔を形成する（図７ｃ）。その後、導体膜であるバリア膜５を形成し（図７ｄ）、Ｃｕ６を埋め込む（図７ｅ）。次に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって配線溝もしくは配線孔以外の余剰なＣｕおよび導体バリア膜を除去し（図７ｆ）、絶縁物であるバリア膜７を成膜することで、下面および側面を導体であるバリアメタル層で、上面を絶縁膜であるバリア層で覆われたＣｕ配線構造が形成される。
【０００５】
この導体バリア層には、Ｃｕの拡散防止能力が高いこと、下地となる絶縁物およびＣｕ配線部との密着性、プロセス上の熱的安定性等の理由から、比較的高融点であるチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属およびその窒化物、またはそれらにＳｉなどを添加した３元系もしくは４元系の窒化物、もしくはそれらを積層したものが用いられる。現在一般的に用いられている構造は、Ｃｕと密着性の良いＴａをＣｕと接する上層とし、Ｔａに比してシリコン酸化膜などとの密着性に優れており、Ｃｕの拡散防止膜としての機能も高い窒化タンタル（ＴａＮ）を下層にしたＴａ／ＴａＮ積層バリア構造である。ＴａはＣｕと反応しないため、合金化による配線抵抗増大が生じない。ここで、上層のＴａは、純粋な単体Ｔａだけでなく、Ｎを１０％程度までの微量に含んだものでも良い。Ｔａ／ＴａＮ積層構造におけるＴａおよびＴａＮの各層は、Ｔａをターゲットとした反応性スパッタリングを用いて放電に用いるガスを変化させる、もしくはプラズマ発生に要する高周波出力を変化させるなどによって比較的容易に単一の成膜室で連続的に成膜することができるため、設備投資を抑制しつつ、高いスループットを得ることができる。
【０００６】
しかしながら、多層配線を形成する際においては、下層と上層の配線層が接続する部分において、下層配線層上面のＣｕと上層配線層の底に位置するバリアメタル膜のＴａＮが接触する構造となる。ＴａＮとＣｕは密着性に劣るため、電気的、物理的ストレスにより、接続部での剥離やボイド形成による信頼性劣化の問題が生じる。特許公開公報の特開２００１−２９８０８４（文献１）では、あるビア径に対して、配線幅がビア径の７倍以上のときに、ビア下およびビア中でのボイド生成による断線不良が生じ、１５０℃付近で最も加速されると報告されている。同様の問題がＰｒｏｃｅｅｄｉｎｇ ｏｆ ＩｎｔｅｒｎａｔｉｏｎａｌＲｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ ２００２、ｐ３１２−３２１（文献２）で報告されており、ビアが接続する下層配線が太幅のとき、接続部の下層配線表面でボイドが生じており、１９０℃の恒温保管で不良が最も加速するとしている。このようなストレスに起因する不良は素子微細化によりビア径がさらに縮小されたときにますます顕著になることが予想される。
【０００７】
このような問題に対して、例えば特許公開公報の特開２００１−２３９８８（文献３）においては、図８ａに示すような、Ｔｉ、ＴｉとＮの化学的組成比がＴｉ：Ｎ＝１：１に近い窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）、Ｔａを順次積層したバリア膜構造が提案されている。Ｔｉをバリア膜の最下層として用いることによって、下地および下層配線のＣｕとの密着性を確保できるとともに、上層配線中またはビア中のＣｕと接する部分をＴａとすることによって、上層配線またはビアの主配線材とバリア膜との密着性を確保できる。
【０００８】
また、図８ｂに示されるように、上記図従来１の構造のＴａ部分をＴａに比してＣＭＰが容易でバリア性の高いＴａＮを含むＴａ／ＴａＮの積層構造とすることによって、バリア性を向上しつつ、ＣＭＰを容易にすることも提案されている。また、最下層のＴｉの代わりに、組成比において化学的にＴｉが過剰である窒化チタンＴｉＮｘを用いることが可能であることも記述されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の手法においては、図８ａまたは図８ｂのバリアメタル膜の第２層５ｂにＴｉＮまたはＷＮを用いることによる設備投資を含めた製造上の問題が生ずる。近年の微細化と基板大口径化に伴って製造装置は非常に高価なものとなってきており、デバイス製造コストを低減するうえで設備投資を抑制することの重要性が高まってきている。
【００１０】
ＷＮを用いる場合には、バリアメタル膜の第１層５ａのＴｉ成膜、第３層のおよび第４層のＴａとＴａＮ成膜に加えて、ＷＮ成膜を行うための設備が必要となる。このため、設備投資が増大してしまう。
【００１１】
ＴｉＮを用いる場合、上記文献３においては、ＴｉＮ層の形成に関して反応性スパッタリング法もしくは化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法による成膜が提示されている。反応性スパッタリング法を用いた場合、Ｔｉターゲットを用いて、下層のＴｉを成膜した後に放電ガスを窒素含有のものに切り替えることによって同一の成膜室内において連続的にＴｉＮを成膜することができる。この場合は、個別の成膜室を設ける必要が無く、設備投資を抑制できる。
【００１２】
しかし、反応性スパッタリングを用いてＴｉＮにおいては、一般にターゲットのＴｉ表面が窒化される条件下で成膜を行う必要がある。この場合、成膜速度はターゲットが窒化されない場合に比べて極端に低下してしまい、スループットが悪化する。図９および図１０はそれぞれ、アルゴン（Ａｒ）と窒素（Ｎ２）ガスを用いた反応性スパッタリングにおいて、ガス中のＮ２含有率に対して比抵抗と成膜速度とプロットしたものである。５Ｐａ、７．５Ｐａ、１０Ｐａと異なる成膜圧力のいずれにおいても、Ｎ２含有率が０から増大していくに従って、比抵抗は一旦上昇した後に急激に下降して低い値となる。この比抵抗が急激に下降する点において、成膜速度も急激に低下する。ＴｉとＮの組成比はこの比抵抗と成膜速度の低い領域において、Ｔｉ：Ｎがほぼ１：１であることが確認された。Ｎ２含有率の低い、比抵抗、成膜速度の両者が高い条件下で成膜された膜は、ＴｉがＮに比べて過剰であることも確認された。
【００１３】
さらに、このＮ２含有率の高い領域において成膜を行うと、成膜対象である基板表面以外の成膜室内部においてＴｉＮの粒成長が生じるために微小なパーティクルを多数発生させやすい。上述の実験と同様にして、８インチの直径を持つ基板に対してイオン化スパッタリング装置を用いて厚さ２０ｎｍのＴｉを１０００回成膜したところ、０．２μｍ以上の大きさを持つパーティクルの増大は全く見られなかったのに対して、ＴｉＮの場合には成膜前に数個であった検出パーティクル数が１００回成膜した時点で数千個に及んだ。このパーティクル発生は対象成膜装置におけるクリーニングを含めたメンテナンス頻度の増大を招くだけでなく、基板を介して別の製造装置に転写されることによって製造ライン全体の歩留りを悪化させてしまう。このため、反応性スパッタリングによるＴｉＮ成膜においては、微細なパターンが表面上に存在する場合には特に、成膜後に基板からパーティクルを除去する洗浄工程を必要とし、製造コストが増大する。したがって、反応性スパッタリングにおいて、Ｔｉのみを成膜する場合に比べて、ＴｉＮを加えて成膜する場合には製造上の難点が多い。
【００１４】
ＣＶＤによるＴｉＮ成膜においては、上述の問題が顕在化することは確認されていない。しかし下層のＴｉをスパッタリングで成膜する場合には、新たにＣＶＤによるＴｉＮ成膜室を必要とするために設備投資が増大してしまう。下層となるＴｉ層のＣＶＤ成膜に関しては、例えば上記の文献３に提示されているようなＴｉＣｌ３を原料とするＣＶＤを用いると、下層配線におけるＣｕと塩素が反応してしまうために、電気的、物理的に良好な接続を得ることが非常に困難である。このようなハロゲン化物だけでなく、有機金属を原料とするＣＶＤにおいても、還元性をもつＮＨ３などを同時に添加したＴｉＮ成膜に比べて、単体ＴｉのＣＶＤ成膜は不純物濃度が高くなるなどの問題が多い。マリアメタルの最下層にＴｉが過剰なＴｉＮｘを、次の層にＴｉＮを同一のＣＶＤ成膜室を用いて成膜する場合には余剰な設備投資を削除することができるが、Ｔｉが過剰なＴｉＮｘは高性能なデバイス作製に適用しがたい。Ｔｉが過剰なＴｉＮｘ膜は比抵抗が高いため、配線間接続抵抗が増大してしまうからである。
【００１５】
また、文献３にも記載があるように、一般にＴｉＮは、ＣＶＤはもちろん反応性スパッタリングにおいても３００℃程度の比較的高温で成膜する必要がある。Ｃｕの埋め込み広く用いられる電解メッキにおいては電極となる薄層Ｃｕシードをスパッタリングによって形成が行われるが、ごく薄いＣｕ膜は容易に凝集するために、低温で成膜する必要がある。したがって、ＴｉＮを成膜した後にＣｕを成膜するまでに冷却が必要であり、スループットが制限されてしまう。さらに、設備投資を抑制するために最下層のＴｉと同一の成膜室を用いてＴｉＮを成膜する場合の根本的な問題として、ＴｉもＴｉＮと同じ温度で成膜されることに起因する、下層Ｃｕとの接合部における応力の問題がある。バリアメタルを成膜する直前において基板が高温にさらされた場合、Ｃｕはシリコン酸化膜などの絶縁膜に比べて熱膨張係数が大きいために膨張しようとし、絶縁膜で覆われていない開口部で最もその影響が大きい。図１１と図１２はバリアメタルの成膜温度による、Ｃｕにかかる応力の違いを模式的に表わしたものである。バリアメタル成膜室導入前において下層配線のＣｕに関して応力が緩和されているとしたとき（図１１ａ）、バリアメタルが高温で成膜される場合にはバリアメタル成膜直前においてＣｕが膨張する（図１１ｂ）。Ｃｕ埋め込み後に冷却されると、収縮によってＣｕの大きな応力が特に開口部付近に印可されてしまい（図１１ｂ）、電気的、熱的なストレスによる断線を引き起こす要因となる。これに対して、バリアメタルが低温で成膜される場合には、バリアメタル成膜開始時におけるＣｕの膨張が無いため（図１２ｂ）、Ｃｕ埋め込み後冷却されても接合部に過剰な応力が印可されない（図１２ｃ）。実際には、バリアメタル成膜前においても下層のＣｕ配線全体にかかる応力が完全に緩和されることはないが、開口部においてはＣｕの膨張・収縮を妨げるものが無いため、比較的容易にこのような応力が発生する。
【００１６】
したがって、バリアメタルの最下層は低温で成膜することが望ましいが、同一成膜室でＴｉとＴｉＮとを温度を変えて交互に成膜するためには、基板保持部の加熱・冷却に多大な時間を要してしまい、スループットが低下してしまう。また、個別の成膜室を用いる場合に設備投資が増大してしまうことは明らかである。
【００１７】
［発明の目的］
本発明は上記事情に鑑みなされたものであって、余剰な設備投資を抑制し、かつ高い生産性を保持して、Ｃｕを主成分とする配線材を用いた多層配線構造の配線層間において物理的、電気的に良好な接続を形成することによって、安価で信頼性の高い高集積回路となる半導体装置とその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体装置およびその製造方法は、ダマシン法を用いてＣｕを主配線材とする多層配線構造を形成する際に、配線材の埋込みを行うまえに、低温でＴｉ、ＴａＮ、Ｔａを順次積層した構成のバリアメタルを形成することを特徴とする。
［作用（効果をもたらすための手段の働き）］
バリアメタル最下層にＴｉを用いることによって、下地となる絶縁膜との強固な密着性を得ることができるとともに、下層配線上面のＣｕとも高い密着性を得られる。また、Ｔｉの高い還元性によって、下層のＣｕ上面において微量の不純物が存在しても、良好な電気的接続を得ることができる。バリア性に優れるＴａＮをその上に積層することによって、配線から絶縁膜へのＣｕの拡散を効果的に防止できる。また、バリアメタル最下層のＴｉとバリアメタル直上のＣｕとの反応を抑制し、配線抵抗の増大が抑制される。さらに、ＴａＮ上にＴａを成膜することによって、バリアメタル直上のＣｕと高い密着性を得ることができる。
【００１９】
また、バリア膜を構成するそれぞれの膜である単体ＴｉおよびＴａＮ，Ｔａは、スパッタリングにおいて、比較的低温で、かつ低い高周波出力で容易に高い成膜速度と良好な膜質を得ることができ、さらにパーティクルの発生を低いレベルに保つことができる。すなわち、Ｃｕの拡散を防止しつつ、バリアメタル上面のＣｕと下層配線上面のＣｕと下地となる絶縁膜の全てと高い密着性を有する積層バリアメタル層を、安価で安定に高い生産性を持って形成できる。
【００２０】
【発明の実施の形態】
［構成の説明］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
図１は本発明の実施の形態の一例である、Ｃｕを主成分とした多層配線構造の形成過程を表わす断面模式図である。半導体素子が形成された基板（図示せず）上に、絶縁膜１によって分断されたＣｕを配線材の主成分とする下層配線層が準備される。この時点における最上層には、Ｃｕの拡散を防止できる絶縁膜３が全面に成膜されている。配線部２において、バリア性を有する絶縁膜３と接する上面以外の、層間絶縁膜２と接する部分はバリアメタル（図示せず）で覆われている。この配線層上に、新たに絶縁膜４を成膜し（図１ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝および接続孔を形成する（図１ｃ）。
【００２２】
次に基板表面に対して、Ｔｉ膜５Ａを成膜する（図１ｄ）。その後、ＴａＮ膜５Ｂの成膜（図１ｅ）、Ｔａ膜５Ｃの成膜（図１ｆ）を順次行う。積層バリアメタル成膜後に、溝または孔を充填するようにＣｕ６を成膜し（図１ｇ）、余剰なＣｕ、Ｔａ、ＴａＮ、ＴｉをＣＭＰによって除去した後に（図１ｈ）、バリア絶縁膜７を基板表面全体に成膜する（図１ｉ）。以上の工程を繰り返すことによって、上部に配線を積層していくことができる（図１ｊ）。
【００２３】
図１ｃから図１ｆまでの間に形成されるＴａ／ＴａＮ／Ｔｉ積層バリアメタル膜は、絶縁膜と接する溝や孔の側面、底面において十分にＣｕの拡散が防止できる範囲で、できるだけ薄いことが望ましい。スパッタリングによってこれらの金属膜を成膜する場合は、一般に微細孔の底に近い側面が最も被覆されにくいが、この部分においてもＴａ／ＴａＮで十分に被覆されている必要がある。Ｔｉに関しても十分な被覆性が得られることが望ましいが、下層配線上面のＣｕが被覆されていれば良く、孔側壁部における必ずしも完全な被覆性は必要としない。絶縁膜と接する部分において必要とされるのは、絶縁膜へのＣｕの拡散阻止能力と絶縁膜との密着性であり、前者に関してはＣｕの拡散防止能力はＴａＮ＞Ｔａ＞Ｔｉの順であるためＴｉよりもＴａＮ、Ｔａの被覆性の方が重要であり、後者に関してはＳｉＯ２などの絶縁膜とＴａＮの密着性は十分高い。したがって、絶縁膜と接する部分においてＴｉの存在は必須ではない。
【００２４】
Ｔｉ膜の成膜に際しては、デバイスが動作する温度である室温から１５０℃程度以内の範囲で行うのが望ましく、一般に半導体デバイスの配線に用いられるＣｕ膜の熱特性において弾性変形と塑性変形の転移が生ずる２００℃から２５０℃程度の温度範囲よりも低温で行なう必要がある。下層配線のＣｕ上面と接触部分がＴａＮでなくＴｉとなることよって、該接触部におけるバリアメタル−Ｃｕ間の高い密着性が得られ、熱を含めた物理的ストレス、電気的なストレスに対する高い耐性を得てボイド形成による断線を防止することができる。
【００２５】
さらに、ＴｉＮを用いないため、全ての成膜を低温で行うことが可能であり、高温成膜における加熱と冷却に伴うスループットの低下を抑制することができ、パーティクルの発生も少ないため生産効率を高く維持することができる。
【００２６】
また、高いスループットを維持したまま、下層Ｃｕが開口部で熱膨張しない状態でバリアメタル成膜を行うことができるため、下層Ｃｕ配線にかかる応力を低減できる。
【００２７】
また、一般にバリアメタル成膜前には、化学的もしくはイオンスパッタリングなどによるＣｕ表面の清浄化が行われるが、特に孔奥部においては十分な清浄化が困難であり、例えばイオンスパッタリングでは孔底面のＣｕ表面だけでなく孔側壁もスパッタされるために絶縁膜の成分が付着するなどの影響を完全に排除することができない。ＴｉはＴａＮなどに比べて非常に高い還元性を持つため、バリアメタル成膜前に下層Ｃｕ表面に炭素、酸素等の不純物の影響を低減し、高い密着性と低い接続抵抗を得ることができる。
［実施例］
以下に本発明の具体的な実施例について図面を用いて説明する。
【００２８】
図２は、本発明の実施例における、配線構造形成の工程を表わす断面模式図である。シリコン基板（図示せず）上に１μｍのシリコン酸化膜１ａを形成し、この上に第１配線層をシングルダマシンによって形成した後に、その上部にデュアルダマシンによって第１配線層との接続層と第２配線層の形成を行った。
【００２９】
シリコン酸化膜１ａ上に、エッチングストッパとなる厚さ５０ｎｍのＳｉＮ膜１ｂと第１配線層における配線間絶縁をつかさどる、厚さ３５０ｎｍのシリコン酸化膜１ｃを成膜し（図２ｂ）、リソグラフィーとエッチングによって配線溝を形成した（図２ｃ）。その後、基板表面全面にイオン化スパッタ法によって厚ＴａＮ膜２ａおよびＴａ膜２ｂをと厚さ１００ｎｍのＣｕシード薄膜を成膜し、引き続いて電解メッキ法によってＣｕを埋め込み、窒素雰囲気下で３５０℃、３０分間の成膜後加熱処理をしてから、ＣＭＰによって余剰なＣｕ、Ｔａ、ＴａＮを除去した（図２ｄ）。この表面上全面に、プラズマＣＶＤによって厚さ５０ｎｍのＳｉＮ膜３を形成して第１配線層を形成した（図２ｅ）。
【００３０】
さらに、シリコン酸化膜４ａ、ＳｉＮ膜４ｂ、シリコン酸化膜４ｃをそれぞれ４００ｎｍ，５０ｎｍ、４００ｎｍの厚さでプラズマＣＶＤ法によって成膜し（図２ｆ）、リソグラフィーとドライエッチングによって配線溝と接続孔を形成した（図２ｇ）。このデュアルダマシンにおける溝孔加工は、ビアファーストと呼ばれる、接続孔を先に形成した後に配線溝を形成するという順で行った。すなわち、シリコン酸化膜２２条において、接続孔パターンをリソグラフィーによってレジストに形成し、これをマスクとしてドライエッチングを施した後にレジストを除去して接続孔パターンを形成する。この後、同様の工程によって配線溝パターンを形成する、という順である。
【００３１】
次に、清浄化室とＴｉ成膜室、Ｔａ／ＴａＮ成膜室、Ｃｕ成膜室を有する成膜装置を用いて、用意された配線溝と接続孔を含む基板表面全面に対して、清浄化とＴｉ、ＴａＮ、Ｔａ膜、とＣｕシード薄膜の成膜を行った。清浄化処理は、主として第１配線層中のＣｕ２ｃの接続孔部に露出した部分の清浄化を目的として、ＲＦエッチングと呼ばれる、高周波プラズマによって生成したＡｒイオンを基板表面に照射してスパッタリングを行うものである。清浄化後、Ｔｉ成膜室まで真空中で基板を搬送し、イオン化スパッタリングによって室温でＴｉ膜４Ａを成膜した（図２ｈ）。さらに、真空搬送によって、Ｔａ／ＴａＮ成膜室に基板を輸送し、ＡｒとＮ２の混合ガスを用いて反応性イオン化スパッタリングによってＴａＮ膜４Ｂを形成した（図２ｉ）。この後、同成膜室内において、Ｎ２を含む残留ガス除去の後、Ａｒ単体ガスを用いてＴａ膜４Ｃを成膜した（図２ｊ）。
【００３２】
ここまでのスパッタリングによる金属成膜は、全て室温で行った。その後、真空搬送によって、Ｃｕ成膜室に基板を輸送し、Ｃｕシード薄膜をイオン化スパッタリングによって成膜した。このＣｕシード薄膜成膜はＣｕの凝集を抑制するために、基板温度を０℃程度に冷却した環境下で行われた。積層バリアメタル膜の成膜において加熱を行わないため、続くＣｕシード薄膜の成膜までに基板冷却に要する時間はごく短くて良い。仮にＴｉＮを成膜してからＴａＮを成膜する場合には、ＴｉＮ成膜前に加熱に加えてＴｉＮ成膜後の冷却時間が必要である。さらに、Ｔｉと同じ成膜室においてＴｉＮを成膜する場合にはターゲット表面が窒化されるため、次にＴｉ成膜を行うためには一旦窒化したターゲット表面をクリーニングする必要がある。しかしながら、本発明によればＴｉＮの成膜を必要としないため、パーティクルの発生を抑制するだけでなく、高いスループットを維持しての製造が容易となる。
【００３３】
Ｃｕシード層を成膜した後は、第１配線層の形成と同様の手順で、電解メッキによってＣｕを埋め込み成膜して加熱処理を施し（図２ｋ）、ＣＭＰによって余剰なＣｕ、Ｔａ、ＴａＮを除去して（図２ｌ）。プラズマＣＶＤによって厚さ５０ｎｍのＳｉＮ膜７を形成した（図２ｍ）。さらに、カバー膜としてシリコン酸化膜８を成膜した（図２ｎ）。
【００３４】
カバー膜８にリソグラフィーとエッチングによって第２配線層との接合部を開口した後に、Ｔｉ、ＴｉＮ、Ａｌを順次スパッタリングによって成膜して、リソグラフィーとエッチングによってＡｌ／ＴｉＮ／Ｔｉ積層膜を電気測定用パッドパターンに加工した。
【００３５】
図３は、上記の手順で作製した試料において、第２配線層の配線幅が１０μｍのパターンにおける配線抵抗の測定結果である。ＴａＮ、Ｔａをそれぞれ２０ｎｍ、計４０ｎｍ成膜した試料に対して、Ｔｉを２０ｎｍ挿入した試料では、配線抵抗が５％程度上昇した。この配線抵抗増大分は、２０ｎｍのＴｉ挿入の代わりに、Ｔａ、ＴａＮの膜厚をそれぞれ１０ｎｍ、計２０ｎｍ増大した場合の値と一致した。また、ＴａＮ、Ｔａの成膜厚さをそれぞれ１５ｎｍとしてＴｉを１０ｎｍ挿入し、バリアメタルの総膜厚を４０ｎｍとした場合の配線抵抗は、Ｔｉの挿入無しでＴａＮ、Ｔａをそれぞれ２０ｎｍ、計４０ｎｍ成膜したものと一致した。これらの結果から、ＴａＮの下にＴｉを挿入した場合の配線抵抗上昇は単純に配線中のバリアメタル割合の増大分であり、バリアメタル最下層におけるＴｉ挿入はそのバリアメタル直上における主配線材に対して抵抗変化を及ぼす化学的もしくは結晶的な影響を与えないことが確認された。
【００３６】
図４は、接続孔径が０．２μｍであるチェーン数１０万個のビアチェーンにおける、Ｔｉ無しの場合を１としたときの、Ｔｉ成膜厚さとビア抵抗の比との関係である。Ｔｉ成膜厚さが１０ｎｍ以上では、ほぼ３０％のビア抵抗の低減が見られた。積層バリアメタル膜を構成するＴｉおよびＴａＮ、Ｔａの比抵抗は主配線材であるＣｕに比べて２０倍以上も高いため、ビア抵抗がバリアメタル自身の抵抗のみによってほぼ規定されるとすれば、Ｔｉ膜厚の増大による積層バリアメタルの膜厚増大は単調にビア抵抗を増加させるはずである。しかしながら、本実施例におけるＴｉ成膜厚さが２０ｎｍ以下の範囲内ではＴｉ膜厚増大によるビア抵抗の顕著な増加は見られなかった。この結果は、Ｔｉが挿入されることによってバリアメタル成膜前における下層Ｃｕ配線上面の不純物の影響が低減したためと考えられる。下層Ｃｕの表面は接続孔開口後バリアメタル成膜装置に導入される前には大気にさらされるため、大気中の酸素、炭素などの不純物が付着している。この不純物は、バリアメタル成膜装置中においてＲＦエッチングなどの清浄化を行うことである程度除去されるが、完全に取り去ることは難しい。さらに、本実施例でも用いた一般的なＲＦエッチングにおいては、清浄化対象である接続孔底のＣｕ表面だけをスパッタリングすることはできず、接続孔側面や基板表面も同時にスパッタリングされるために絶縁膜表面に付着した不純物および絶縁膜を構成する元素が下層Ｃｕ表面に付着することは避けられない。また、Ｔｉを用いない場合には、対象であるＣｕ表面上にＴａＮが窒素を含む雰囲気下で成膜されるが、このときＣｕへＮが混入する。ＴｉはＴａＮに比べて非常に還元性が高く、極微量のＣやＯ、Ｎなどの不純物が存在しても膜中に取り込む形で低抵抗の接合を形成することが知られており、従来Ｓｉ基板上に形成された半導体デバイスと上部配線との結合するコンタクトホール部分にＴｉが用いられてきた要因の一つである。一方Ｔｉを挿入しない場合、ＴａＮ／Ｃｕ界面には不純物が残存したままでであり、良好な接続が得られにくい。また、めっきによるＣｕ埋め込み後の加熱処理温度を４００℃とした場合にも、同様の結果が得られた。これらのビア抵抗のＴｉ厚さ依存性から、４００℃以下程度の温度においては下層のＣｕに対してＴｉが過剰な拡散・反応を起こさない、すなわちＴｉ／Ｃｕ界面における合金化等の影響は接続抵抗を増大させる方向に顕著な影響を及ぼさず、むしろ抵抗の低い良好な接続が得られることが確認された。
【００３７】
図５は、第１配線層および第２配線層の配線幅が１０μｍで接続孔の径が０．２μｍである、チェーン数１００００個のビアチェーンパターンにおいて、１５０℃で１０００時間保管した後の不良率をプロットしたものである。Ｔｉ無しでは不良が見られるのに対し、Ｔｉ膜厚を２０ｎｍ以上とした場合には不良が全く発生しなかった。Ｔｉ膜厚が５ｎｍのときは、Ｔｉ無しに比べて不良率は若干低減したが、不良を完全に抑制するには至らなかった。試料断面を集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）によって加工して、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｏｎ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｏｒｏｓｃｏｐｙ：ＴＥＭ）によって観察したところ、Ｔｉ無しの試料において、接続孔底部ＴａＮ直下の下層Ｃｕ部に空隙（ボイド）が生じていることが確認された。また、接続孔底におけるＴｉ膜厚は、成膜厚さ１０ｎｍのときに８ｎｍ程度以下であり、成膜厚さ１０ｎｍのときにはＴｉ膜が不連続となっていることが確認された。表面の平坦部におけるに成膜厚さよりも、凹部における膜厚が少ないのは、スパッタリングによる成膜種の付着係数が高く、ほぼ１であるためである。イオン化スパッタリングは、基板の垂直方向に対する直進性と再スパッタリングの効果が高いため、従来のスパッタリング法による成膜に比べて段差被覆性に優れるものの、凹部での被覆率は表面平坦部よりも薄くなる。
【００３８】
本試験において観測された不良は、文献１および２に記述されるストレスマイグレーションによるものである。埋め込み成膜後の加熱処理、またはＣＭＰ後のカバー絶縁膜１９の成膜時に膨張したＣｕは、低温に冷却されることによって収縮しようとする。本実験における配線周囲の絶縁膜の熱膨張係数はＣｕよりも小さいため、Ｃｕよりも体積収縮率が小さい。したがって、室温および１５０℃における保管中にＣｕは周囲の絶縁膜によって引っ張られた状態となっており、ボイドを形成することで体積を減じてストレスを緩和しようとする。ここで、ＣｕとＴａＮとの界面は密着性が弱いために、Ｃｕが容易に移動してボイドが形成されやすい。Ｔｉを挿入してバリアメタル／Ｃｕ界面での密着性を向上することによって、ストレスマイグレーションに起因したボイド形成による不良を抑制できることが確認された。また、ＴｉがＣｕと過剰な反応を起こさず、Ｔｉ膜として残存していることも確認された。上記および下記の、Ｔｉ成膜厚さがある程度以上で効果が一定となる結果からも、下層Ｃｕと反応もしくは下層Ｃｕ中へ拡散するＴｉの絶対量は、接続孔底部に成膜された量に比べて少ないことを示しており、同部分において連続膜となりうる被覆性が重要であることを示唆している。すなわち、必要なＴｉの絶対量は比較的少なくても良いが、下層Ｃｕの開口された部分を十分被覆することが望ましい。
【００３９】
図６は、第１配線層および第２配線層の配線幅が０．３μｍで接続孔の径が０．２μｍであるパターンを用いて、エレクトロマイグレーション耐性を調べた結果である。２ｍＡの一定電流を第１配線層から接続孔を通じて第２配線層に向かって印可、すなわち電子を第２配線層から接続孔を通じて第１配線層へと流し続けて、接続が不良となるまでの寿命の平均をＴｉ挿入が無い場合を１としてプロットしたものである。上述のビア抵抗やストレスマイグレーションに関する傾向と一致する形で、Ｔｉ成膜厚さが１０ｎｍ以上で寿命が増大しており、Ｔｉ挿入によってエレクトロマイグレーション耐性が向上することが確認された。電流印可試験によって接続不良になった部分をＦＩＢによって加工し、断面を観察したところ、第１配線層のＣｕが接続孔のバリアメタル下で欠落して断線を生じており、Ｔｉ挿入によってこの部分のＣｕマイグレーションが抑制されたと考えられる。
【００４０】
以上述べたように、本発明によれば、バリアメタル膜の最下層にＴｉを用いて下層Ｃｕと物理的・電気的に良好な接続を形成することによって低抵抗でマイグレーション耐性の高い配線構造を形成できる。また、パーティクル発生を抑制して高い生産性を保持しての作製が可能であり、高性能なデバイスを低コストで製造することができる。
【００４１】
また、本発明は、上記実施の形態および実施例に限定されず、本発明の技術思想の範囲内において各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は、上記実施の形態および実施例に限定されず、本発明を実施するうえで好的な数、位置、形状にできる。なお、各図において、同一構成要素には同一符号を付している。
【００４２】
例えば、本発明は、ダマシン法においてバリアメタルおよび主配線材の成膜前に行われる、配線溝および接続孔の形成方法によらずに適用可能である。例えば、本実施の形態の例においては、デュアルダマシンにおける配線層と接続孔層との間にエッチングストッパ層を用いているが、配線溝と接続孔を目的の形状に加工できれば、例えば接続層の絶縁膜４，エッチングストッパ膜５，配線層の絶縁膜６を個別とせずに単一の膜で形成してもよい。また、上記の絶縁膜４、５、６の個々のそれぞれについても、単一でなく複数の絶縁膜で構成することも可能である。実施例においては、絶縁膜としてシリコン酸化膜とシリコン窒化膜を提示したが、ＳｉＣや誘電率の低い他の絶縁膜に関しても適用可能である。また、本例では、デュアルダマシン法における配線構造形成について述べたが、シングルダマシン法においても同様に適用することができる。さらに、本発明は、配線材がＣｕ単体である必要はなく、Ｃｕを主成分とする合金、すなわちＣｕの含有率が９０％以上である配線に関しても適用できる。同様に、積層バリアメタル膜を形成する金属に関しても必ずしも単体である必要はなく、ＴａＮに関してもＴａ、Ｎ以外の元素が含まれていても良い。積層バリアメタルのうち上部のＣｕと接するＴａ／ＴａＮ部分に関しては、Ｃｕに対する拡散防止能力を有し、かつＣｕとの密着性が高いものであれば別の組成をもつ単一膜、または積層膜でもよい。例えばＴａの代わりにＷを用いた場合、Ｗ／ＷＮという構成が可能である。ＴａとＷの両者を用いることも可能であり、例えばＴａとＷは原子番号が非常に近く、スパッタリング率が同程度であることを利用して、ＴａＷ合金ターゲットを用いてＴａＷ／ＴａＷＮというような構成を使用しても良い。また、必ずしも各層でＴａとＮの比率が固定されたＴａとＴａＮのような組み合わせでなくてもよく、Ｃｕ配線に接する方向、すなわち基板の上部方向に向かって連続的に窒素含有率が低下するような構成も可能である。バリアメタルの最下層であるＴｉ膜に関しても、Ｔｉ含有率が高いことが望ましいが、Ｔｉが１０％程度以上含まれるものであればＣｕとの密着性を向上して、本発明の効果を得ることが可能である。Ｔｉと同じく、周期律表において４Ａ族に属する元素、もしくは４Ｂ族に属する元素に関しても、同様の効果が期待できる。また、本実施例においては、Ｃｕの埋め込み成膜において、スパッタリングによる薄層シード形成後のめっき埋め込みを提示したが、成膜手法はこの通りである必要はなく、例えばＣＶＤによるＣｕ成膜を用いてもよい。ＣｕのＣＶＤにおいては、現在ではルイス塩基Ｌとヘキサフルオロアセチルアセトネートを配位子とした一価の有機金属化合物が原料として用いられる。最も代表的なものは、ルイス塩基としてトリメチルビニルシランを用いたもので、２００℃程度の温度で良質のＣｕが成膜可能である。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、余剰な設備投資を抑制し、かつ高い生産性を保持して、Ｃｕを主成分とする配線材を用いた多層配線構造の配線層間において物理的、電気的に良好な接続を形成することができ、安価で信頼性の高い高集積回路となる半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例における半導体装置の製造工程の断面模式図。
【図２】本発明の実施例における半導体装置の製造工程断面図。
【図３】本発明の実施例における、積層バリアメタルの構成による配線抵抗の違いを説明するグラフ。
【図４】本発明の実施例による効果を説明するためのグラフ。
【図５】本発明の実施例による効果を説明するためのグラフ。
【図６】本発明の実施例による効果を説明するためのグラフ。
【図７】従来の半導体装置の製造工程の断面模式図。
【図８】従来の半導体装置の製造工程の断面模式図。
【図９】従来の技術における問題点を説明するためのグラフ。
【図１０】従来の技術における問題点を説明するためのグラフ。
【図１１】従来の技術における問題点を説明するための製造工程断面図。
【図１２】従来の技術における問題点を説明するための製造工程断面図。
【符号の説明】
１ 絶縁膜
２ Ｃｕ配線またはＣｕ合金配線
２ａ ＴａＮ膜
２ｂ Ｔａ膜
２ｃ ＣｕまたはＣｕ合金
３ バリア絶縁膜
４ 絶縁膜
４ａ 絶縁膜
４ｂ 絶縁膜
４ｃ 絶縁膜
５ バリアメタル
５ａ Ｔｉまたはｘ＜１であるＴｉＮｘ
５ｂ ＴｉＮまたはＷＮ
５ｃ ＴａＮ
５ｄ Ｔａ
５Ａ Ｔｉ
５Ｂ ＴａＮ
５Ｃ Ｔａ
６ ＣｕまたはＣｕ合金
７ バリア絶縁膜
８ 絶縁膜
【発明の属する技術分野】
本発明は、半導体装置に関し、特に信頼性の高い銅配線構造を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の配線材料にはアルミニウム（Ａｌ）もしくはＡｌ合金が広く用いられてきた。しかし、半導体装置の微細化および高速化の進行に伴い、配線における伝送遅延を改善するうえで、配線材料としてより低抵抗な銅（Ｃｕ）が用いられるようになってきた。また、Ｃｕの融点は１０８３℃でありＡｌの６６０℃に対して高く、一般にエレクトロマイグレーション（ＥＭ）耐性が高く信頼性の面でも優れていると言われている。
【０００３】
Ｃｕ配線を形成する場合には、ドライエッチングによる加工が困難であるため、一般にダマシン法が用いられている。半導体基板上に形成された絶縁膜上に溝または孔を形成した後にＣｕを埋設し、配線溝または配線間接続孔となる凹部以外の表面にある余剰なＣｕを研磨することでＣｕ配線を形成する。配線層における溝配線形成と、異なる配線層間を接続するビアプラグ層を個別に形成する手法をシングルダマシンと呼ぶのに対して、配線溝と接続孔に対して同時にＣｕを充填して形成する手法はデュアルダマシン法と呼ばれる。シングルダマシン法では、配線層を一層形成するために、プラグと配線層のそれぞれに対して配線材の成膜および余剰配線材のＣＭＰなどの工程が必要であるのに対し、デュアルダマシン法では各工程を一度ずつ行うだけでよいことから、コストと製造に要する時間を低減できる利点がある。どちらのダマシン法においても、Ｃｕを配線材として用いる際には、Ｃｕの絶縁膜中への拡散およびＣｕの腐食を防止するために、Ｃｕの周囲にバリア層を設けられる。以下に現在一般に用いられているＣｕ多層配線の製造法について図面を用いて説明する。
【０００４】
図７は、従来の多層配線形成について工程毎の断面を模式的に表わしたものである。図７ａにおいて、基板（図示せず）上に形成された絶縁膜１によって分断された配線２とカバー絶縁膜３を有する、下地となる配線層が準備される。この上に絶縁膜４を成膜し（図７ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝および配線孔を形成する（図７ｃ）。その後、導体膜であるバリア膜５を形成し（図７ｄ）、Ｃｕ６を埋め込む（図７ｅ）。次に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって配線溝もしくは配線孔以外の余剰なＣｕおよび導体バリア膜を除去し（図７ｆ）、絶縁物であるバリア膜７を成膜することで、下面および側面を導体であるバリアメタル層で、上面を絶縁膜であるバリア層で覆われたＣｕ配線構造が形成される。
【０００５】
この導体バリア層には、Ｃｕの拡散防止能力が高いこと、下地となる絶縁物およびＣｕ配線部との密着性、プロセス上の熱的安定性等の理由から、比較的高融点であるチタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）などの金属およびその窒化物、またはそれらにＳｉなどを添加した３元系もしくは４元系の窒化物、もしくはそれらを積層したものが用いられる。現在一般的に用いられている構造は、Ｃｕと密着性の良いＴａをＣｕと接する上層とし、Ｔａに比してシリコン酸化膜などとの密着性に優れており、Ｃｕの拡散防止膜としての機能も高い窒化タンタル（ＴａＮ）を下層にしたＴａ／ＴａＮ積層バリア構造である。ＴａはＣｕと反応しないため、合金化による配線抵抗増大が生じない。ここで、上層のＴａは、純粋な単体Ｔａだけでなく、Ｎを１０％程度までの微量に含んだものでも良い。Ｔａ／ＴａＮ積層構造におけるＴａおよびＴａＮの各層は、Ｔａをターゲットとした反応性スパッタリングを用いて放電に用いるガスを変化させる、もしくはプラズマ発生に要する高周波出力を変化させるなどによって比較的容易に単一の成膜室で連続的に成膜することができるため、設備投資を抑制しつつ、高いスループットを得ることができる。
【０００６】
しかしながら、多層配線を形成する際においては、下層と上層の配線層が接続する部分において、下層配線層上面のＣｕと上層配線層の底に位置するバリアメタル膜のＴａＮが接触する構造となる。ＴａＮとＣｕは密着性に劣るため、電気的、物理的ストレスにより、接続部での剥離やボイド形成による信頼性劣化の問題が生じる。特許公開公報の特開２００１−２９８０８４（文献１）では、あるビア径に対して、配線幅がビア径の７倍以上のときに、ビア下およびビア中でのボイド生成による断線不良が生じ、１５０℃付近で最も加速されると報告されている。同様の問題がＰｒｏｃｅｅｄｉｎｇ ｏｆ ＩｎｔｅｒｎａｔｉｏｎａｌＲｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ ２００２、ｐ３１２−３２１（文献２）で報告されており、ビアが接続する下層配線が太幅のとき、接続部の下層配線表面でボイドが生じており、１９０℃の恒温保管で不良が最も加速するとしている。このようなストレスに起因する不良は素子微細化によりビア径がさらに縮小されたときにますます顕著になることが予想される。
【０００７】
このような問題に対して、例えば特許公開公報の特開２００１−２３９８８（文献３）においては、図８ａに示すような、Ｔｉ、ＴｉとＮの化学的組成比がＴｉ：Ｎ＝１：１に近い窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）、Ｔａを順次積層したバリア膜構造が提案されている。Ｔｉをバリア膜の最下層として用いることによって、下地および下層配線のＣｕとの密着性を確保できるとともに、上層配線中またはビア中のＣｕと接する部分をＴａとすることによって、上層配線またはビアの主配線材とバリア膜との密着性を確保できる。
【０００８】
また、図８ｂに示されるように、上記図従来１の構造のＴａ部分をＴａに比してＣＭＰが容易でバリア性の高いＴａＮを含むＴａ／ＴａＮの積層構造とすることによって、バリア性を向上しつつ、ＣＭＰを容易にすることも提案されている。また、最下層のＴｉの代わりに、組成比において化学的にＴｉが過剰である窒化チタンＴｉＮｘを用いることが可能であることも記述されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記の手法においては、図８ａまたは図８ｂのバリアメタル膜の第２層５ｂにＴｉＮまたはＷＮを用いることによる設備投資を含めた製造上の問題が生ずる。近年の微細化と基板大口径化に伴って製造装置は非常に高価なものとなってきており、デバイス製造コストを低減するうえで設備投資を抑制することの重要性が高まってきている。
【００１０】
ＷＮを用いる場合には、バリアメタル膜の第１層５ａのＴｉ成膜、第３層のおよび第４層のＴａとＴａＮ成膜に加えて、ＷＮ成膜を行うための設備が必要となる。このため、設備投資が増大してしまう。
【００１１】
ＴｉＮを用いる場合、上記文献３においては、ＴｉＮ層の形成に関して反応性スパッタリング法もしくは化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法による成膜が提示されている。反応性スパッタリング法を用いた場合、Ｔｉターゲットを用いて、下層のＴｉを成膜した後に放電ガスを窒素含有のものに切り替えることによって同一の成膜室内において連続的にＴｉＮを成膜することができる。この場合は、個別の成膜室を設ける必要が無く、設備投資を抑制できる。
【００１２】
しかし、反応性スパッタリングを用いてＴｉＮにおいては、一般にターゲットのＴｉ表面が窒化される条件下で成膜を行う必要がある。この場合、成膜速度はターゲットが窒化されない場合に比べて極端に低下してしまい、スループットが悪化する。図９および図１０はそれぞれ、アルゴン（Ａｒ）と窒素（Ｎ２）ガスを用いた反応性スパッタリングにおいて、ガス中のＮ２含有率に対して比抵抗と成膜速度とプロットしたものである。５Ｐａ、７．５Ｐａ、１０Ｐａと異なる成膜圧力のいずれにおいても、Ｎ２含有率が０から増大していくに従って、比抵抗は一旦上昇した後に急激に下降して低い値となる。この比抵抗が急激に下降する点において、成膜速度も急激に低下する。ＴｉとＮの組成比はこの比抵抗と成膜速度の低い領域において、Ｔｉ：Ｎがほぼ１：１であることが確認された。Ｎ２含有率の低い、比抵抗、成膜速度の両者が高い条件下で成膜された膜は、ＴｉがＮに比べて過剰であることも確認された。
【００１３】
さらに、このＮ２含有率の高い領域において成膜を行うと、成膜対象である基板表面以外の成膜室内部においてＴｉＮの粒成長が生じるために微小なパーティクルを多数発生させやすい。上述の実験と同様にして、８インチの直径を持つ基板に対してイオン化スパッタリング装置を用いて厚さ２０ｎｍのＴｉを１０００回成膜したところ、０．２μｍ以上の大きさを持つパーティクルの増大は全く見られなかったのに対して、ＴｉＮの場合には成膜前に数個であった検出パーティクル数が１００回成膜した時点で数千個に及んだ。このパーティクル発生は対象成膜装置におけるクリーニングを含めたメンテナンス頻度の増大を招くだけでなく、基板を介して別の製造装置に転写されることによって製造ライン全体の歩留りを悪化させてしまう。このため、反応性スパッタリングによるＴｉＮ成膜においては、微細なパターンが表面上に存在する場合には特に、成膜後に基板からパーティクルを除去する洗浄工程を必要とし、製造コストが増大する。したがって、反応性スパッタリングにおいて、Ｔｉのみを成膜する場合に比べて、ＴｉＮを加えて成膜する場合には製造上の難点が多い。
【００１４】
ＣＶＤによるＴｉＮ成膜においては、上述の問題が顕在化することは確認されていない。しかし下層のＴｉをスパッタリングで成膜する場合には、新たにＣＶＤによるＴｉＮ成膜室を必要とするために設備投資が増大してしまう。下層となるＴｉ層のＣＶＤ成膜に関しては、例えば上記の文献３に提示されているようなＴｉＣｌ３を原料とするＣＶＤを用いると、下層配線におけるＣｕと塩素が反応してしまうために、電気的、物理的に良好な接続を得ることが非常に困難である。このようなハロゲン化物だけでなく、有機金属を原料とするＣＶＤにおいても、還元性をもつＮＨ３などを同時に添加したＴｉＮ成膜に比べて、単体ＴｉのＣＶＤ成膜は不純物濃度が高くなるなどの問題が多い。マリアメタルの最下層にＴｉが過剰なＴｉＮｘを、次の層にＴｉＮを同一のＣＶＤ成膜室を用いて成膜する場合には余剰な設備投資を削除することができるが、Ｔｉが過剰なＴｉＮｘは高性能なデバイス作製に適用しがたい。Ｔｉが過剰なＴｉＮｘ膜は比抵抗が高いため、配線間接続抵抗が増大してしまうからである。
【００１５】
また、文献３にも記載があるように、一般にＴｉＮは、ＣＶＤはもちろん反応性スパッタリングにおいても３００℃程度の比較的高温で成膜する必要がある。Ｃｕの埋め込み広く用いられる電解メッキにおいては電極となる薄層Ｃｕシードをスパッタリングによって形成が行われるが、ごく薄いＣｕ膜は容易に凝集するために、低温で成膜する必要がある。したがって、ＴｉＮを成膜した後にＣｕを成膜するまでに冷却が必要であり、スループットが制限されてしまう。さらに、設備投資を抑制するために最下層のＴｉと同一の成膜室を用いてＴｉＮを成膜する場合の根本的な問題として、ＴｉもＴｉＮと同じ温度で成膜されることに起因する、下層Ｃｕとの接合部における応力の問題がある。バリアメタルを成膜する直前において基板が高温にさらされた場合、Ｃｕはシリコン酸化膜などの絶縁膜に比べて熱膨張係数が大きいために膨張しようとし、絶縁膜で覆われていない開口部で最もその影響が大きい。図１１と図１２はバリアメタルの成膜温度による、Ｃｕにかかる応力の違いを模式的に表わしたものである。バリアメタル成膜室導入前において下層配線のＣｕに関して応力が緩和されているとしたとき（図１１ａ）、バリアメタルが高温で成膜される場合にはバリアメタル成膜直前においてＣｕが膨張する（図１１ｂ）。Ｃｕ埋め込み後に冷却されると、収縮によってＣｕの大きな応力が特に開口部付近に印可されてしまい（図１１ｂ）、電気的、熱的なストレスによる断線を引き起こす要因となる。これに対して、バリアメタルが低温で成膜される場合には、バリアメタル成膜開始時におけるＣｕの膨張が無いため（図１２ｂ）、Ｃｕ埋め込み後冷却されても接合部に過剰な応力が印可されない（図１２ｃ）。実際には、バリアメタル成膜前においても下層のＣｕ配線全体にかかる応力が完全に緩和されることはないが、開口部においてはＣｕの膨張・収縮を妨げるものが無いため、比較的容易にこのような応力が発生する。
【００１６】
したがって、バリアメタルの最下層は低温で成膜することが望ましいが、同一成膜室でＴｉとＴｉＮとを温度を変えて交互に成膜するためには、基板保持部の加熱・冷却に多大な時間を要してしまい、スループットが低下してしまう。また、個別の成膜室を用いる場合に設備投資が増大してしまうことは明らかである。
【００１７】
［発明の目的］
本発明は上記事情に鑑みなされたものであって、余剰な設備投資を抑制し、かつ高い生産性を保持して、Ｃｕを主成分とする配線材を用いた多層配線構造の配線層間において物理的、電気的に良好な接続を形成することによって、安価で信頼性の高い高集積回路となる半導体装置とその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の半導体装置およびその製造方法は、ダマシン法を用いてＣｕを主配線材とする多層配線構造を形成する際に、配線材の埋込みを行うまえに、低温でＴｉ、ＴａＮ、Ｔａを順次積層した構成のバリアメタルを形成することを特徴とする。
［作用（効果をもたらすための手段の働き）］
バリアメタル最下層にＴｉを用いることによって、下地となる絶縁膜との強固な密着性を得ることができるとともに、下層配線上面のＣｕとも高い密着性を得られる。また、Ｔｉの高い還元性によって、下層のＣｕ上面において微量の不純物が存在しても、良好な電気的接続を得ることができる。バリア性に優れるＴａＮをその上に積層することによって、配線から絶縁膜へのＣｕの拡散を効果的に防止できる。また、バリアメタル最下層のＴｉとバリアメタル直上のＣｕとの反応を抑制し、配線抵抗の増大が抑制される。さらに、ＴａＮ上にＴａを成膜することによって、バリアメタル直上のＣｕと高い密着性を得ることができる。
【００１９】
また、バリア膜を構成するそれぞれの膜である単体ＴｉおよびＴａＮ，Ｔａは、スパッタリングにおいて、比較的低温で、かつ低い高周波出力で容易に高い成膜速度と良好な膜質を得ることができ、さらにパーティクルの発生を低いレベルに保つことができる。すなわち、Ｃｕの拡散を防止しつつ、バリアメタル上面のＣｕと下層配線上面のＣｕと下地となる絶縁膜の全てと高い密着性を有する積層バリアメタル層を、安価で安定に高い生産性を持って形成できる。
【００２０】
【発明の実施の形態】
［構成の説明］
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
図１は本発明の実施の形態の一例である、Ｃｕを主成分とした多層配線構造の形成過程を表わす断面模式図である。半導体素子が形成された基板（図示せず）上に、絶縁膜１によって分断されたＣｕを配線材の主成分とする下層配線層が準備される。この時点における最上層には、Ｃｕの拡散を防止できる絶縁膜３が全面に成膜されている。配線部２において、バリア性を有する絶縁膜３と接する上面以外の、層間絶縁膜２と接する部分はバリアメタル（図示せず）で覆われている。この配線層上に、新たに絶縁膜４を成膜し（図１ｂ）、その後リソグラフィーと異方性エッチングによって、絶縁膜中に配線溝および接続孔を形成する（図１ｃ）。
【００２２】
次に基板表面に対して、Ｔｉ膜５Ａを成膜する（図１ｄ）。その後、ＴａＮ膜５Ｂの成膜（図１ｅ）、Ｔａ膜５Ｃの成膜（図１ｆ）を順次行う。積層バリアメタル成膜後に、溝または孔を充填するようにＣｕ６を成膜し（図１ｇ）、余剰なＣｕ、Ｔａ、ＴａＮ、ＴｉをＣＭＰによって除去した後に（図１ｈ）、バリア絶縁膜７を基板表面全体に成膜する（図１ｉ）。以上の工程を繰り返すことによって、上部に配線を積層していくことができる（図１ｊ）。
【００２３】
図１ｃから図１ｆまでの間に形成されるＴａ／ＴａＮ／Ｔｉ積層バリアメタル膜は、絶縁膜と接する溝や孔の側面、底面において十分にＣｕの拡散が防止できる範囲で、できるだけ薄いことが望ましい。スパッタリングによってこれらの金属膜を成膜する場合は、一般に微細孔の底に近い側面が最も被覆されにくいが、この部分においてもＴａ／ＴａＮで十分に被覆されている必要がある。Ｔｉに関しても十分な被覆性が得られることが望ましいが、下層配線上面のＣｕが被覆されていれば良く、孔側壁部における必ずしも完全な被覆性は必要としない。絶縁膜と接する部分において必要とされるのは、絶縁膜へのＣｕの拡散阻止能力と絶縁膜との密着性であり、前者に関してはＣｕの拡散防止能力はＴａＮ＞Ｔａ＞Ｔｉの順であるためＴｉよりもＴａＮ、Ｔａの被覆性の方が重要であり、後者に関してはＳｉＯ２などの絶縁膜とＴａＮの密着性は十分高い。したがって、絶縁膜と接する部分においてＴｉの存在は必須ではない。
【００２４】
Ｔｉ膜の成膜に際しては、デバイスが動作する温度である室温から１５０℃程度以内の範囲で行うのが望ましく、一般に半導体デバイスの配線に用いられるＣｕ膜の熱特性において弾性変形と塑性変形の転移が生ずる２００℃から２５０℃程度の温度範囲よりも低温で行なう必要がある。下層配線のＣｕ上面と接触部分がＴａＮでなくＴｉとなることよって、該接触部におけるバリアメタル−Ｃｕ間の高い密着性が得られ、熱を含めた物理的ストレス、電気的なストレスに対する高い耐性を得てボイド形成による断線を防止することができる。
【００２５】
さらに、ＴｉＮを用いないため、全ての成膜を低温で行うことが可能であり、高温成膜における加熱と冷却に伴うスループットの低下を抑制することができ、パーティクルの発生も少ないため生産効率を高く維持することができる。
【００２６】
また、高いスループットを維持したまま、下層Ｃｕが開口部で熱膨張しない状態でバリアメタル成膜を行うことができるため、下層Ｃｕ配線にかかる応力を低減できる。
【００２７】
また、一般にバリアメタル成膜前には、化学的もしくはイオンスパッタリングなどによるＣｕ表面の清浄化が行われるが、特に孔奥部においては十分な清浄化が困難であり、例えばイオンスパッタリングでは孔底面のＣｕ表面だけでなく孔側壁もスパッタされるために絶縁膜の成分が付着するなどの影響を完全に排除することができない。ＴｉはＴａＮなどに比べて非常に高い還元性を持つため、バリアメタル成膜前に下層Ｃｕ表面に炭素、酸素等の不純物の影響を低減し、高い密着性と低い接続抵抗を得ることができる。
［実施例］
以下に本発明の具体的な実施例について図面を用いて説明する。
【００２８】
図２は、本発明の実施例における、配線構造形成の工程を表わす断面模式図である。シリコン基板（図示せず）上に１μｍのシリコン酸化膜１ａを形成し、この上に第１配線層をシングルダマシンによって形成した後に、その上部にデュアルダマシンによって第１配線層との接続層と第２配線層の形成を行った。
【００２９】
シリコン酸化膜１ａ上に、エッチングストッパとなる厚さ５０ｎｍのＳｉＮ膜１ｂと第１配線層における配線間絶縁をつかさどる、厚さ３５０ｎｍのシリコン酸化膜１ｃを成膜し（図２ｂ）、リソグラフィーとエッチングによって配線溝を形成した（図２ｃ）。その後、基板表面全面にイオン化スパッタ法によって厚ＴａＮ膜２ａおよびＴａ膜２ｂをと厚さ１００ｎｍのＣｕシード薄膜を成膜し、引き続いて電解メッキ法によってＣｕを埋め込み、窒素雰囲気下で３５０℃、３０分間の成膜後加熱処理をしてから、ＣＭＰによって余剰なＣｕ、Ｔａ、ＴａＮを除去した（図２ｄ）。この表面上全面に、プラズマＣＶＤによって厚さ５０ｎｍのＳｉＮ膜３を形成して第１配線層を形成した（図２ｅ）。
【００３０】
さらに、シリコン酸化膜４ａ、ＳｉＮ膜４ｂ、シリコン酸化膜４ｃをそれぞれ４００ｎｍ，５０ｎｍ、４００ｎｍの厚さでプラズマＣＶＤ法によって成膜し（図２ｆ）、リソグラフィーとドライエッチングによって配線溝と接続孔を形成した（図２ｇ）。このデュアルダマシンにおける溝孔加工は、ビアファーストと呼ばれる、接続孔を先に形成した後に配線溝を形成するという順で行った。すなわち、シリコン酸化膜２２条において、接続孔パターンをリソグラフィーによってレジストに形成し、これをマスクとしてドライエッチングを施した後にレジストを除去して接続孔パターンを形成する。この後、同様の工程によって配線溝パターンを形成する、という順である。
【００３１】
次に、清浄化室とＴｉ成膜室、Ｔａ／ＴａＮ成膜室、Ｃｕ成膜室を有する成膜装置を用いて、用意された配線溝と接続孔を含む基板表面全面に対して、清浄化とＴｉ、ＴａＮ、Ｔａ膜、とＣｕシード薄膜の成膜を行った。清浄化処理は、主として第１配線層中のＣｕ２ｃの接続孔部に露出した部分の清浄化を目的として、ＲＦエッチングと呼ばれる、高周波プラズマによって生成したＡｒイオンを基板表面に照射してスパッタリングを行うものである。清浄化後、Ｔｉ成膜室まで真空中で基板を搬送し、イオン化スパッタリングによって室温でＴｉ膜４Ａを成膜した（図２ｈ）。さらに、真空搬送によって、Ｔａ／ＴａＮ成膜室に基板を輸送し、ＡｒとＮ２の混合ガスを用いて反応性イオン化スパッタリングによってＴａＮ膜４Ｂを形成した（図２ｉ）。この後、同成膜室内において、Ｎ２を含む残留ガス除去の後、Ａｒ単体ガスを用いてＴａ膜４Ｃを成膜した（図２ｊ）。
【００３２】
ここまでのスパッタリングによる金属成膜は、全て室温で行った。その後、真空搬送によって、Ｃｕ成膜室に基板を輸送し、Ｃｕシード薄膜をイオン化スパッタリングによって成膜した。このＣｕシード薄膜成膜はＣｕの凝集を抑制するために、基板温度を０℃程度に冷却した環境下で行われた。積層バリアメタル膜の成膜において加熱を行わないため、続くＣｕシード薄膜の成膜までに基板冷却に要する時間はごく短くて良い。仮にＴｉＮを成膜してからＴａＮを成膜する場合には、ＴｉＮ成膜前に加熱に加えてＴｉＮ成膜後の冷却時間が必要である。さらに、Ｔｉと同じ成膜室においてＴｉＮを成膜する場合にはターゲット表面が窒化されるため、次にＴｉ成膜を行うためには一旦窒化したターゲット表面をクリーニングする必要がある。しかしながら、本発明によればＴｉＮの成膜を必要としないため、パーティクルの発生を抑制するだけでなく、高いスループットを維持しての製造が容易となる。
【００３３】
Ｃｕシード層を成膜した後は、第１配線層の形成と同様の手順で、電解メッキによってＣｕを埋め込み成膜して加熱処理を施し（図２ｋ）、ＣＭＰによって余剰なＣｕ、Ｔａ、ＴａＮを除去して（図２ｌ）。プラズマＣＶＤによって厚さ５０ｎｍのＳｉＮ膜７を形成した（図２ｍ）。さらに、カバー膜としてシリコン酸化膜８を成膜した（図２ｎ）。
【００３４】
カバー膜８にリソグラフィーとエッチングによって第２配線層との接合部を開口した後に、Ｔｉ、ＴｉＮ、Ａｌを順次スパッタリングによって成膜して、リソグラフィーとエッチングによってＡｌ／ＴｉＮ／Ｔｉ積層膜を電気測定用パッドパターンに加工した。
【００３５】
図３は、上記の手順で作製した試料において、第２配線層の配線幅が１０μｍのパターンにおける配線抵抗の測定結果である。ＴａＮ、Ｔａをそれぞれ２０ｎｍ、計４０ｎｍ成膜した試料に対して、Ｔｉを２０ｎｍ挿入した試料では、配線抵抗が５％程度上昇した。この配線抵抗増大分は、２０ｎｍのＴｉ挿入の代わりに、Ｔａ、ＴａＮの膜厚をそれぞれ１０ｎｍ、計２０ｎｍ増大した場合の値と一致した。また、ＴａＮ、Ｔａの成膜厚さをそれぞれ１５ｎｍとしてＴｉを１０ｎｍ挿入し、バリアメタルの総膜厚を４０ｎｍとした場合の配線抵抗は、Ｔｉの挿入無しでＴａＮ、Ｔａをそれぞれ２０ｎｍ、計４０ｎｍ成膜したものと一致した。これらの結果から、ＴａＮの下にＴｉを挿入した場合の配線抵抗上昇は単純に配線中のバリアメタル割合の増大分であり、バリアメタル最下層におけるＴｉ挿入はそのバリアメタル直上における主配線材に対して抵抗変化を及ぼす化学的もしくは結晶的な影響を与えないことが確認された。
【００３６】
図４は、接続孔径が０．２μｍであるチェーン数１０万個のビアチェーンにおける、Ｔｉ無しの場合を１としたときの、Ｔｉ成膜厚さとビア抵抗の比との関係である。Ｔｉ成膜厚さが１０ｎｍ以上では、ほぼ３０％のビア抵抗の低減が見られた。積層バリアメタル膜を構成するＴｉおよびＴａＮ、Ｔａの比抵抗は主配線材であるＣｕに比べて２０倍以上も高いため、ビア抵抗がバリアメタル自身の抵抗のみによってほぼ規定されるとすれば、Ｔｉ膜厚の増大による積層バリアメタルの膜厚増大は単調にビア抵抗を増加させるはずである。しかしながら、本実施例におけるＴｉ成膜厚さが２０ｎｍ以下の範囲内ではＴｉ膜厚増大によるビア抵抗の顕著な増加は見られなかった。この結果は、Ｔｉが挿入されることによってバリアメタル成膜前における下層Ｃｕ配線上面の不純物の影響が低減したためと考えられる。下層Ｃｕの表面は接続孔開口後バリアメタル成膜装置に導入される前には大気にさらされるため、大気中の酸素、炭素などの不純物が付着している。この不純物は、バリアメタル成膜装置中においてＲＦエッチングなどの清浄化を行うことである程度除去されるが、完全に取り去ることは難しい。さらに、本実施例でも用いた一般的なＲＦエッチングにおいては、清浄化対象である接続孔底のＣｕ表面だけをスパッタリングすることはできず、接続孔側面や基板表面も同時にスパッタリングされるために絶縁膜表面に付着した不純物および絶縁膜を構成する元素が下層Ｃｕ表面に付着することは避けられない。また、Ｔｉを用いない場合には、対象であるＣｕ表面上にＴａＮが窒素を含む雰囲気下で成膜されるが、このときＣｕへＮが混入する。ＴｉはＴａＮに比べて非常に還元性が高く、極微量のＣやＯ、Ｎなどの不純物が存在しても膜中に取り込む形で低抵抗の接合を形成することが知られており、従来Ｓｉ基板上に形成された半導体デバイスと上部配線との結合するコンタクトホール部分にＴｉが用いられてきた要因の一つである。一方Ｔｉを挿入しない場合、ＴａＮ／Ｃｕ界面には不純物が残存したままでであり、良好な接続が得られにくい。また、めっきによるＣｕ埋め込み後の加熱処理温度を４００℃とした場合にも、同様の結果が得られた。これらのビア抵抗のＴｉ厚さ依存性から、４００℃以下程度の温度においては下層のＣｕに対してＴｉが過剰な拡散・反応を起こさない、すなわちＴｉ／Ｃｕ界面における合金化等の影響は接続抵抗を増大させる方向に顕著な影響を及ぼさず、むしろ抵抗の低い良好な接続が得られることが確認された。
【００３７】
図５は、第１配線層および第２配線層の配線幅が１０μｍで接続孔の径が０．２μｍである、チェーン数１００００個のビアチェーンパターンにおいて、１５０℃で１０００時間保管した後の不良率をプロットしたものである。Ｔｉ無しでは不良が見られるのに対し、Ｔｉ膜厚を２０ｎｍ以上とした場合には不良が全く発生しなかった。Ｔｉ膜厚が５ｎｍのときは、Ｔｉ無しに比べて不良率は若干低減したが、不良を完全に抑制するには至らなかった。試料断面を集束イオンビーム（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ：ＦＩＢ）によって加工して、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｏｎ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｏｒｏｓｃｏｐｙ：ＴＥＭ）によって観察したところ、Ｔｉ無しの試料において、接続孔底部ＴａＮ直下の下層Ｃｕ部に空隙（ボイド）が生じていることが確認された。また、接続孔底におけるＴｉ膜厚は、成膜厚さ１０ｎｍのときに８ｎｍ程度以下であり、成膜厚さ１０ｎｍのときにはＴｉ膜が不連続となっていることが確認された。表面の平坦部におけるに成膜厚さよりも、凹部における膜厚が少ないのは、スパッタリングによる成膜種の付着係数が高く、ほぼ１であるためである。イオン化スパッタリングは、基板の垂直方向に対する直進性と再スパッタリングの効果が高いため、従来のスパッタリング法による成膜に比べて段差被覆性に優れるものの、凹部での被覆率は表面平坦部よりも薄くなる。
【００３８】
本試験において観測された不良は、文献１および２に記述されるストレスマイグレーションによるものである。埋め込み成膜後の加熱処理、またはＣＭＰ後のカバー絶縁膜１９の成膜時に膨張したＣｕは、低温に冷却されることによって収縮しようとする。本実験における配線周囲の絶縁膜の熱膨張係数はＣｕよりも小さいため、Ｃｕよりも体積収縮率が小さい。したがって、室温および１５０℃における保管中にＣｕは周囲の絶縁膜によって引っ張られた状態となっており、ボイドを形成することで体積を減じてストレスを緩和しようとする。ここで、ＣｕとＴａＮとの界面は密着性が弱いために、Ｃｕが容易に移動してボイドが形成されやすい。Ｔｉを挿入してバリアメタル／Ｃｕ界面での密着性を向上することによって、ストレスマイグレーションに起因したボイド形成による不良を抑制できることが確認された。また、ＴｉがＣｕと過剰な反応を起こさず、Ｔｉ膜として残存していることも確認された。上記および下記の、Ｔｉ成膜厚さがある程度以上で効果が一定となる結果からも、下層Ｃｕと反応もしくは下層Ｃｕ中へ拡散するＴｉの絶対量は、接続孔底部に成膜された量に比べて少ないことを示しており、同部分において連続膜となりうる被覆性が重要であることを示唆している。すなわち、必要なＴｉの絶対量は比較的少なくても良いが、下層Ｃｕの開口された部分を十分被覆することが望ましい。
【００３９】
図６は、第１配線層および第２配線層の配線幅が０．３μｍで接続孔の径が０．２μｍであるパターンを用いて、エレクトロマイグレーション耐性を調べた結果である。２ｍＡの一定電流を第１配線層から接続孔を通じて第２配線層に向かって印可、すなわち電子を第２配線層から接続孔を通じて第１配線層へと流し続けて、接続が不良となるまでの寿命の平均をＴｉ挿入が無い場合を１としてプロットしたものである。上述のビア抵抗やストレスマイグレーションに関する傾向と一致する形で、Ｔｉ成膜厚さが１０ｎｍ以上で寿命が増大しており、Ｔｉ挿入によってエレクトロマイグレーション耐性が向上することが確認された。電流印可試験によって接続不良になった部分をＦＩＢによって加工し、断面を観察したところ、第１配線層のＣｕが接続孔のバリアメタル下で欠落して断線を生じており、Ｔｉ挿入によってこの部分のＣｕマイグレーションが抑制されたと考えられる。
【００４０】
以上述べたように、本発明によれば、バリアメタル膜の最下層にＴｉを用いて下層Ｃｕと物理的・電気的に良好な接続を形成することによって低抵抗でマイグレーション耐性の高い配線構造を形成できる。また、パーティクル発生を抑制して高い生産性を保持しての作製が可能であり、高性能なデバイスを低コストで製造することができる。
【００４１】
また、本発明は、上記実施の形態および実施例に限定されず、本発明の技術思想の範囲内において各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は、上記実施の形態および実施例に限定されず、本発明を実施するうえで好的な数、位置、形状にできる。なお、各図において、同一構成要素には同一符号を付している。
【００４２】
例えば、本発明は、ダマシン法においてバリアメタルおよび主配線材の成膜前に行われる、配線溝および接続孔の形成方法によらずに適用可能である。例えば、本実施の形態の例においては、デュアルダマシンにおける配線層と接続孔層との間にエッチングストッパ層を用いているが、配線溝と接続孔を目的の形状に加工できれば、例えば接続層の絶縁膜４，エッチングストッパ膜５，配線層の絶縁膜６を個別とせずに単一の膜で形成してもよい。また、上記の絶縁膜４、５、６の個々のそれぞれについても、単一でなく複数の絶縁膜で構成することも可能である。実施例においては、絶縁膜としてシリコン酸化膜とシリコン窒化膜を提示したが、ＳｉＣや誘電率の低い他の絶縁膜に関しても適用可能である。また、本例では、デュアルダマシン法における配線構造形成について述べたが、シングルダマシン法においても同様に適用することができる。さらに、本発明は、配線材がＣｕ単体である必要はなく、Ｃｕを主成分とする合金、すなわちＣｕの含有率が９０％以上である配線に関しても適用できる。同様に、積層バリアメタル膜を形成する金属に関しても必ずしも単体である必要はなく、ＴａＮに関してもＴａ、Ｎ以外の元素が含まれていても良い。積層バリアメタルのうち上部のＣｕと接するＴａ／ＴａＮ部分に関しては、Ｃｕに対する拡散防止能力を有し、かつＣｕとの密着性が高いものであれば別の組成をもつ単一膜、または積層膜でもよい。例えばＴａの代わりにＷを用いた場合、Ｗ／ＷＮという構成が可能である。ＴａとＷの両者を用いることも可能であり、例えばＴａとＷは原子番号が非常に近く、スパッタリング率が同程度であることを利用して、ＴａＷ合金ターゲットを用いてＴａＷ／ＴａＷＮというような構成を使用しても良い。また、必ずしも各層でＴａとＮの比率が固定されたＴａとＴａＮのような組み合わせでなくてもよく、Ｃｕ配線に接する方向、すなわち基板の上部方向に向かって連続的に窒素含有率が低下するような構成も可能である。バリアメタルの最下層であるＴｉ膜に関しても、Ｔｉ含有率が高いことが望ましいが、Ｔｉが１０％程度以上含まれるものであればＣｕとの密着性を向上して、本発明の効果を得ることが可能である。Ｔｉと同じく、周期律表において４Ａ族に属する元素、もしくは４Ｂ族に属する元素に関しても、同様の効果が期待できる。また、本実施例においては、Ｃｕの埋め込み成膜において、スパッタリングによる薄層シード形成後のめっき埋め込みを提示したが、成膜手法はこの通りである必要はなく、例えばＣＶＤによるＣｕ成膜を用いてもよい。ＣｕのＣＶＤにおいては、現在ではルイス塩基Ｌとヘキサフルオロアセチルアセトネートを配位子とした一価の有機金属化合物が原料として用いられる。最も代表的なものは、ルイス塩基としてトリメチルビニルシランを用いたもので、２００℃程度の温度で良質のＣｕが成膜可能である。
【００４３】
【発明の効果】
以上説明したように、本発明によれば、余剰な設備投資を抑制し、かつ高い生産性を保持して、Ｃｕを主成分とする配線材を用いた多層配線構造の配線層間において物理的、電気的に良好な接続を形成することができ、安価で信頼性の高い高集積回路となる半導体装置とその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例における半導体装置の製造工程の断面模式図。
【図２】本発明の実施例における半導体装置の製造工程断面図。
【図３】本発明の実施例における、積層バリアメタルの構成による配線抵抗の違いを説明するグラフ。
【図４】本発明の実施例による効果を説明するためのグラフ。
【図５】本発明の実施例による効果を説明するためのグラフ。
【図６】本発明の実施例による効果を説明するためのグラフ。
【図７】従来の半導体装置の製造工程の断面模式図。
【図８】従来の半導体装置の製造工程の断面模式図。
【図９】従来の技術における問題点を説明するためのグラフ。
【図１０】従来の技術における問題点を説明するためのグラフ。
【図１１】従来の技術における問題点を説明するための製造工程断面図。
【図１２】従来の技術における問題点を説明するための製造工程断面図。
【符号の説明】
１ 絶縁膜
２ Ｃｕ配線またはＣｕ合金配線
２ａ ＴａＮ膜
２ｂ Ｔａ膜
２ｃ ＣｕまたはＣｕ合金
３ バリア絶縁膜
４ 絶縁膜
４ａ 絶縁膜
４ｂ 絶縁膜
４ｃ 絶縁膜
５ バリアメタル
５ａ Ｔｉまたはｘ＜１であるＴｉＮｘ
５ｂ ＴｉＮまたはＷＮ
５ｃ ＴａＮ
５ｄ Ｔａ
５Ａ Ｔｉ
５Ｂ ＴａＮ
５Ｃ Ｔａ
６ ＣｕまたはＣｕ合金
７ バリア絶縁膜
８ 絶縁膜
Claims (17)
- 半導体素子が形成された基板上に、絶縁体膜に溝もしくは孔を形成した後に配線材となる導体を充填して、該絶縁体膜より前に形成される下部の導体部分と電気的に接合する部位を含有する配線層を有し、該溝もしくは孔を充填する配線材の主材料における銅の含有率が９０％である半導体装置の製造方法において、
該溝または孔への主配線材の充填前に、４Ａ族もしくは４Ｂ族の元素を主成分とする第１の導電膜をあらかじめ下部の導体部の上面に２５０℃以下の温度で形成する工程を有することを特徴とする半導体装置の製造方法。 - 前記第１の導電膜の主成分がチタンであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１の導電膜がスパッタリングによって形成されることを特徴とする請求項１または２のいずれかに記載の半導体装置の製造方法。
- 前記第１の導電膜上に、該主配線材の充填前に、銅を含まない第２の導電膜を２５０℃以下の温度で形成する工程を具備することを特徴とする請求項１及至３のいずれかに記載の半導体装置の製造方法。
- 前記第２の導電膜が、窒素を含有することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記第２の導電膜における窒素の含有率が、該主配線材に接する部分で最大でないことを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第２の導電膜が、窒素の含有率の高い層を成膜した後に、窒素の含有率の低い層を成膜することで形成される積層膜であることを特徴とする請求項５または６のいずれかに記載の半導体装置の製造方法。
- 前記第２の導電膜における窒素以外の主成分がタンタルであることを特徴とする請求項５及至７のいずれかに記載の半導体装置の製造方法。
- 前記第２の導電膜における窒素以外の主成分がタングステンであることを特徴とする請求項５及至７のいずれかに記載の半導体装置の製造方法。
- 前記第２の導電膜における窒素以外の主成分が、タンタルとタングステンの２種であることを特徴とする請求項５及至７のいずれかに記載の半導体装置の製造方法。
- 半導体素子が形成された基板上に、絶縁膜中の溝もしくは孔に配線材が充填され、下部の導体部分と電気的に接合する部位を含有する配線層を有し、該溝もしくは孔を充填する配線材の主材料における銅の含有率が９０％である半導体装置において、
該接合部における下部導体部の上面に、４Ａ族もしくは４Ｂ族の元素を主成分とする第１の導電膜と、銅以外の金属と窒素を含有する第２の導電膜が配置され、該第２の導電膜における窒素の含有率が、上部の主配線材に接する部分で最大でないことを特徴とする半導体装置。 - 前記第２の導電膜が、窒素の含有率の高い層の上に窒素の含有率の低い層を積層した構成であることを特徴とする請求項１１に記載の半導体装置。
- 前記第１の導電膜の主成分元素がチタンであることを特徴とする請求項１１または１２に記載の半導体装置。
- 前記第２の導電膜における窒素以外の主成分がタンタルであることを特徴とする請求項１１至及１３に記載の半導体装置。
- 前記第２の導電膜における窒素以外の主成分がタンタルであることを特徴とする請求項１１至及１３に記載の半導体装置。
- 前記第２の導電膜における窒素以外の主成分がタングステンであることを特徴とする請求項１１至及１３に記載の半導体装置。
- 前記第２の導電膜における窒素以外の主成分がタンタルとタングステンの２種であることを特徴とする請求項１１至及１３に記載の半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002183027A JP2004031497A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置およびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2002183027A JP2004031497A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031497A true JP2004031497A (ja) | 2004-01-29 |
Family
ID=31179359
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002183027A Withdrawn JP2004031497A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置およびその製造方法 |
Country Status (1)
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| JP (1) | JP2004031497A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2002-06-24 JP JP2002183027A patent/JP2004031497A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |