JP5921696B2 - スルー基板ビアの形成方法 - Google Patents

スルー基板ビアの形成方法 Download PDF

Info

Publication number
JP5921696B2
JP5921696B2 JP2014533547A JP2014533547A JP5921696B2 JP 5921696 B2 JP5921696 B2 JP 5921696B2 JP 2014533547 A JP2014533547 A JP 2014533547A JP 2014533547 A JP2014533547 A JP 2014533547A JP 5921696 B2 JP5921696 B2 JP 5921696B2
Authority
JP
Japan
Prior art keywords
copper
substrate
substrate via
metal lining
lining
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014533547A
Other languages
English (en)
Other versions
JP2014528180A (ja
Inventor
ジー． イングランド，ルーク
ジー． イングランド，ルーク
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2014528180A publication Critical patent/JP2014528180A/ja
Application granted granted Critical
Publication of JP5921696B2 publication Critical patent/JP5921696B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • C25D5/50—After-treatment of electroplated surfaces by heat-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/48—After-treatment of electroplated surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1194—Thermal treatment leading to a different chemical state of a material, e.g. annealing for stress-relief, aging

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Physical Vapour Deposition (AREA)

Description

本明細書で開示される実施形態は、スルー基板ビアの形成方法に関する。
スルー基板ビアは、集積回路を含む基板を完全に通過する垂直電気接続である。スルー基板ビアは、３Ｄ集積回路における３Ｄパッケージを作成するために使用され、パッケージ・オン・パッケージなどの他の技術に対する改良である。なぜなら、スルー基板ビアの密度は、実質的により高い可能性があるからである。スルー基板ビアは、マルチチップ電子回路の複雑性および全体の寸法を顕著に縮小する内部配線によって垂直に配列された電子デバイスの相互接続を提供する。
通常のスルー基板ビアプロセスは、基板の厚さの全てではなく大部分を通る、スルー基板ビア開口の形成を含む。薄い誘電性層は、その後、スルー基板ビア開口の電気的に絶縁性の側壁に配置される。（複数の）接着および／もしくは拡散バリア材料は、誘電性層を裏打ちするためにその後配置される。スルー基板ビア開口は、その後、導電性材料で充填される。基板材料は、ビア開口が、ビア開口内の導電性材料を露出するために形成された基板の反対側から除去される。
一つの望ましい導電性スルー基板ビア材料は、電着によって配置された銅元素である。銅は、スルー基板ビア開口内のシード層を最初に配置するステップと、その後、電気めっき液から銅元素を電着させるステップによって形成されてもよい。例示的な銅電気めっき液は、銅イオンの源として硫酸銅を、導電性を制御するために硫酸を、抑制分子の核生成用に塩化銅を含む。
現在の銅元素充填で構成されたスルー基板ビア構造は、ライナーおよび銅が基板の裏面を通って露出された後、誘電体ビアライナーに対して応力緩和損傷を示す。銅充填金属は、基板内に束縛される間、高い応力下にある。しかしながら、銅および誘電体が基板の裏面から露出されて突出するとき、銅は束縛されなくなり、応力の緩和および銅構造の隆起部に対する平衡かつより低い応力状態をもたらす。銅が膨張するにつれて、誘電体ビアライナーにひびが入る傾向があり、それによって、基板を短絡させる銅マイグレーション用の経路を生成する。
本発明の一実施形態に従うプロセスにおける基板断片の断面図である。 図１の後の処理段階における図１の基板断片の図である。 図２の後の処理段階における図２の基板断片の図である。 図３の後の処理段階における図３の基板断片の図である。 図４の後の処理段階における図４の基板断片の図である。 図５の後の処理段階における図５の基板断片の図である。 本発明の一実施形態に従う、プロセスにおける基板断片の断面図である。 本発明の一実施形態に従う、プロセスにおける基板断片の断面図である。 図８の後の処理段階における図８の基板断片の図である。 図９の後の処理段階における図９の基板断片の図である。 図１０の後の処理段階における図１０の基板断片の図である。 図１１の後の処理段階における図１１の基板断片の図である。
本発明の実施形態は、スルー基板ビアの形成方法を包含し、基板内に形成されるスルー基板ビア開口の残存体積を充填するために、銅および銅以外の少なくとも一つの元素を別々に電着させるステップを含む。電着された銅および少なくとも一つの他の元素は、合金を含む導電性スルー基板ビア構造の形成で使用される、銅および少なくとも一つの他の元素の合金を形成するためにアニール（焼きなまし）される。最初の例示的実施形態は、図１−図６を参照して記述される。
図１に関連して、基板断片１０は、反対側面１６および１８を有する基板材料１２を含む。材料１２は、複数の材料、領域、層および作製されたまたは作製プロセス中の集積回路の一部を構成する構造を有する不均質なものでありうる。簡便性のために、本明細書では、基板側面１６は、基板１２の第一側面と称され、基板側面１８は、基板１２の第二側面と称される。
スルー基板ビア開口２０は、基板１２内へ形成される。一実施形態においては、開口２０は、基板１２を部分的に通って伸長し、第一の基板側面１６から形成される。或いは、スルー基板ビア開口２０は、基板材料１２を完全に通って伸長し、および／もしくは、第二の基板側面１６から形成されてもよい。それとは関係なく、スルー基板ビア開口２０は、化学的および／もしくは物理的手段によって形成されてもよく、化学エッチング、穿孔、レーザアブレーションがその幾つかの例である。基板材料１２は、シリコンを含んでもよい。スルー基板ビアは、スルーシリコンビア（ＴＳＶ）として本技術分野で称されることもある。本文書においては、“スルー基板ビア”は、スルーシリコンビアを包含するか、またはスルーシリコンビアを総称し、スルー基板ビアは、材料のうちのいずれかがシリコンであるか否かに関わらず、基板材料を通って伸長する導電性ビアを含む。
図２に関連して、スルー基板ビア開口２０の側壁は、誘電体２２で裏打ちされる。これらは、均質であってもよいし、不均質であってもよく、二酸化シリコンおよび／もしくはシリコン窒化物が実施例である。導電性シード材料ライニング２４は、スルー基板ビア開口２０内の誘電体２２上に横方向に形成される。これらは均質であってもよいし、不均質であってもよく、銅が一実施例である。（図示されていない）（複数の）銅拡散バリア材料は、導電性シード材料２４と誘電体２２との間に提供されてもよい。これらは均質であってもよいし、不均質であってもよく、タンタル、タンタル／タングステン、窒化タンタル、もしくは銅マイグレーションに対するバリアとして機能することが可能な他の材料である。拡散バリア材料は、誘電性であってもよいし、導電性であってもよく、導電性である場合、シード材料２４の構成部分として機能してもよい。
図３に関連して、金属ライニング２６は、銅もしくは銅以外の元素を電着させることによって其々のスルー基板ビア開口２０内に形成される。使用される電着技術は、任意の既存の技術であるか、または、（複数の）開発中の電着技術である可能性がある。基板１０は、金属ライニング２６がスルー基板ビア開口２０内の分離された金属ライニングとして（即ち、任意の分離された開口２０間で連続しないように）電着されるように、（図示されていないが）予めマスクされる。金属ライニング２６は、均質であってもよいし、不均質であってもよく、銅以外の一つ以上の元素を含み、元素および／もしくは合金形式であってもよい。銅以外の例示的な元素は、亜鉛、錫、ニッケルを含む。それとは関係なく、一実施形態においては、金属ライニング２６は、其々のスルー基板ビア開口２０内の外側開放間隙２７を形成するものとして考えられてもよい。
図４に関連して、銅もしくは他の元素のうちの他方２８は、間隙２７を充填するために電着される。
図５に関連して、電着された銅および少なくとも一つの他の元素は、銅および少なくとも一つの他の元素の合金３０を形成するためにアニールされる。（図示されていない）シード材料２４は、（示されるような）合金３０の一部を本質的に形成してもよい。合金３０は均質であってもよいし、不均質であってもよい。合金は（複数の）他の元素よりも多い銅か、もしくは少ない銅を有してもよい。亜鉛が別の元素である一実施形態においては、合金は、亜鉛よりも銅をより多く有する。例えば、亜鉛は、約０．５％から２５％の重量で存在し、これは、銅亜鉛位相図におけるα位相範囲を目標とし、金属はお互いに固溶体である。合金内の銅および他の元素の量は、スルー基板ビア開口２０内の電着された材料２６および２８の量によって決定されてもよい。銅以外の（複数の）金属のアニール前の開始厚さは、目標にされた最終的な合金組成を達成するために、ビア開口直径を有するように変化されてもよい。例えば、より多い銅を有する大直径のビア開口は、より小直径のビア開口と比較して、目標にされた合金組成を達成するためにアニールの前に、より厚い他の（複数の）元素の層を使用してもよい。
一実施形態においては、アニールは、不活性雰囲気中で実施される。アニールが約０．５時間から約３時間、約１５０℃から４５０℃の温度で実施される一実施形態においては、たとえ非常に少ない時間でも十分なアニールが生じる可能性がある。大気圧、低大気圧、大気圧よりも高い圧力が使用されてもよい。アニールは、合金を形成する目的用の専用アニールであってもよいし、基板の他の熱処理と組み合わせて生じてもよい。
図６に関連して、基板材料１２は、第二の基板側面１８から除去され、第二の基板側面１８から合金３０を含む導電性スルー基板ビア構造３２を露出させ、突出させる。当該除去は、任意の適切な技術によって実施され、本発明の実施形態に不可欠ではない。材料３０、２４、および２２は、示されるように、基板側面１６から除去されてもよい。（図示されていない）その後の処理は、所望の構造および回路を完成させるために生じ、例えば、基板側面１８から突出する少なくともいくらかの誘電性材料２２が除去される。
銅は、まず電着されて、間隙を充填するために他の一つ以上の元素が電着されてもよい。或いは、他の一つ以上の元素がまず電着されて、間隙を充填するために銅が電着されてもよい。一実施形態においては、示されるように、外側開放間隙および充填された間隙は、スルー基板ビア開口２０内に放射状に中心に配置されてもよい。一実施形態においては、スルー基板ビア開口２０内の全ての導電性材料は、合金の外側に放射状に存在しうる（図示されていない）任意の導電性銅拡散バリア材料がなければ、かつ、充填された間隙がスルー基板ビア開口内に放射状に中心に配置されるか否かに関わらず、合金３０で本質的に構成される。
第一に電着された材料２６および第二に電着された材料２８は、（図示されていない）同一の横方向の厚さであってもよいし、（図示されていない）異なる横方向の厚さであってもよい。異なる厚さである場合、いずれかが他方よりも厚くてもよい。例えば、図４の実施形態は、第一に電着された材料２６を第二に電着された材料２８よりも薄くなるように示す。より大量の銅が望まれる理想的一実施形態においては、電着された銅は、他の電着された（複数の）材料よりも横方向に厚い。それとは関係なく、図７は、第二に電着された材料２８ａよりもより大きな横方向の厚さに第一に電着された材料２６ａが配置された別の実施形態の基板断片１０ａを示す。記述された第一の実施形態と類似する参照番号が適切な場合に使用され、幾つかの構造的相違は、添え字“ａ”で示される。
別々の電着は、銅および他の唯一つの元素、または銅および銅以外の複数の元素に対するものであってもよい。一実施形態においては、合金は、本質的に銅および亜鉛、銅および錫、もしくは銅およびニッケルで構成される。
別々の電着が銅および唯一つの他の元素に対するものか否かに関わらず、電着の合計回数は、二回もしくは二回以上であってもよい。上記の図４および図７の実施形態は、アニールを実施する前に、スルー基板ビア開口２０の残存体積を充填する二回だけの電着を示す。合計二回以上の電着を含む別の実施形態は、続いて、基板断片１０ｂに関連して、図８―図１２を参照して記述される。上述された実施形態と類似する参照番号が適切な場合に使用され、幾つかの構造的相違は、添え字“ｂ”もしくは異なる参照番号で示される。
図８に関連して、第一の金属ライニング２６ｂは、其々のスルー基板ビア開口２０内の銅もしくは銅以外の元素のうちの一つを電着させるステップによって形成される。第一の金属ライニング２６ｂは、其々のスルー基板ビア開口２０の側壁上に形成される導電性シード材料２４の内側に横方向に形成され、其々のスルー基板ビア開口２０の側壁上に形成される導電性シード材料２４に直接相対して形成されてもよい。本文書においては、所定の材料もしくは構造のお互いに対する少なくともいくらかの物理的接触が存在するときに、材料もしくは構造は、他の材料もしくは構造と“直接相対して（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”いる。対照的に、“ｏｖｅｒ”は、（複数の）中間材料もしくは構造が所定の材料もしくは構造とお互いに物理的接触がない構造と同様に、“ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ”を包含する。第一の金属ライニング２６ｂは、其々のスルー基板ビア開口２０内の第一の外側開放間隙４０（例えば、第一の実施形態における間隙２７／２７ａと同一であってもよい）を形成する。
図９に関連して、第二の金属ライニング２８ｂは、銅もしくは他の元素のうちの他方を電着させるステップによって、其々のスルー基板ビア開口２０内に形成される。第二の金属ライニング２８ｂは、第一の金属ライニング２６ｂの内側に横方向に形成され、第一の金属ライニング２６ｂに直接相対し、其々のスルー基板ビア開口２０内に第二の外側開放間隙４２を形成する。第二の金属ライニング２８ｂおよび第一の金属ライニング２６ｂは、（図示されていない）同一の厚さであってもよいし、（図示されていない）異なる厚さであってもよく、いずれかは、他方よりも厚くなるように処理することができる。それとは関係なく、第二の間隙４２は、最終的に電着された金属で充填される。基板はその後、アニールされ、合金を含む導電性スルー基板ビア構造を形成するうえで最終的に使用される、少なくとも銅および他の金属を含む合金を形成する。これらは、さらなる一回の電着もしくは一回以上のさらなる電着を実施するステップによって生じてもよい。
例えば、図１０に関連して、一実施形態においては、第一の金属ライニング２６ｂの銅もしくは他の元素のうちの一つは、其々のスルー基板ビア開口２０内の第三の金属ライニング４４を形成するために電着される。第三の金属ライニング４４は、第二の金属ライニング２８ｂの内側に横方向に形成され、第二の金属ライニング２８ｂに直接相対し、其々のスルー基板ビア開口２０内の第三の外側開放間隙４６を形成する。第三の金属ライニング４４は、第一の金属ライニング２６ｂおよび第二の金属ライニング２８ｂとは別の金属を含んでもよい。あるいは、第三の金属ライニング４４は、第一の金属ライニング２６ｂおよび／もしくは第二の金属ライニング２８ｂのうちの一つ以上と同一の金属を含んでもよい。第三の金属ライニング４４および第二の金属ライニング２８ｂは、（図示されていない）同一の厚さであってもよいし、（図示されていない）異なる厚さであってもよいし、ライニング４４は、第一の金属ライニング２６と（図示されていない）同一の厚さであってもよいし、（図示されていない）異なる厚さであってもよい。それとは関係なく、第三の間隙４６は、最終的に電着された材料で充填される。これらは、さらなる一回の電着もしくは一回以上のさらなる電着を実施するステップによって生じてもよい。
例えば、図１１に関連して、一実施形態においては、銅もしくは他の元素のうちの他方は、其々のスルー基板ビア開口２０内の第四の金属ライニング４８を形成するために電着される。第四の金属ライニング４８は、第三の金属ライニング４４の内側に横方向に形成され、第三の金属ライニング４４に直接相対し、其々のスルー基板ビア開口２０内の第四の外側開放間隙５０を形成する。第四の金属ライニング４８は、第一の金属ライニング２６ｂ、第二の金属ライニング２８ｂおよび第三の金属ライニング４４とは別の金属を含んでもよい。あるいは、第四の金属ライニング４８は、第一の金属ライニング２６ｂ、第二の金属ライニング２８ｂおよび／もしくは第三の金属ライニング４４のうちの一つ以上と同一の金属を含んでもよい。第四の金属ライニング４８および第三の金属ライニング４４は、（図示されていない）同一の厚さであってもよいし、（図示されていない）異なる厚さであってよいし、ライニング４８は、第一の金属ライニング２６と（図示されていない）同一の厚さであってもよいし、（図示されていない）異なる厚さであってもよい。それとは関係なく、第四の間隙５０は、最終的には、電着された材料で充填される。これらは、例えば、銅もしくは銅以外の元素のうちの一つのさらなる一回の電着として、図１２に示されるように、さらなる一回の電着もしくはさらなる一回以上の電着を実施するステップによって生じてもよい。別のおよび／もしくはさらなる属性およびその後の処理は、上述されたように生じてもよい。
一実施形態においては、銅以外の唯一つの他の元素が使用され、一実施形態においては、合金は、本質的に同および当該他の元素で構成される。
上述された各実施形態は、スルー基板ビアの形成方法の実施例にすぎない。当該方法は、銅および少なくとも一つの銅以外の元素を別々に電着させるステップを含み、基板内に形成されたスルー基板ビア開口の残存体積を充填する。電着された銅および少なくとも一つの他の元素はアニールされ、合金を含む導電性スルー基板ビア構造を最終的に形成する銅および少なくとも一つの元素の合金を形成する。二回以上の電着が実施され、別々の電着のうちの第一の電着は銅に対するものであるか、別々の電着のうちの第一の電着は銅以外の元素に対するものである。それとは関係なく、本発明の実施形態は、別々の電着のうちの銅に対する最後の電着を包含するか、別々の電着のうちの銅以外の元素に対する最後の電着を含む。
［結論］
幾つかの実施形態においては、スルー基板ビアの形成方法は、基板内に形成されるスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップを含む。電着された銅および少なくとも一つの他の元素はアニールされ、合金を含む導電性スルー基板ビア構造を形成するうえで使用される銅および少なくとも一つの他の元素の合金を形成する。
幾つかの実施形態においては、スルー基板ビアの形成方法は、基板の第一側面から基板を部分的に通るスルー基板ビア開口を形成するステップを含む。スルー基板ビア開口の側壁は、誘電体で裏打ちされる。導電性シード材料は、スルー基板ビア開口内の誘電体上に横方向に裏打ちされる。銅および銅以外の少なくとも一つの元素は、別々に電着され、スルー基板ビア開口の残存体積を充填する。電着された銅および少なくとも一つの他の元素は、アニールされ、銅および少なくとも一つの他の元素の合金を形成する。アニールの後、基板材料は、基板の第一の側面とは逆の第二の側面から除去され、基板の第二の側面から合金を含む導電性スルー基板ビア構造を露出し、突出させる。
幾つかの実施形態においては、スルー基板ビアの形成方法は、銅もしくは銅以外の元素のうちの一つを電着させるステップを含み、基板内に形成された其々のスルー基板ビア開口内の金属ライニングを形成する。金属ライニングは、其々のスルー基板ビア開口内の外側開放間隙を形成する。銅もしくはある元素のうちの他方は間隙を充填するために電着される。電着された銅および元素はアニールされて、合金を含む導電性スルー基板ビア構造を形成するうえで使用される銅および元素の合金を形成する。
幾つかの実施形態においては、スルー基板ビアの形成方法は、銅もしくは銅以外の元素のうちの一つを電着させるステップを含み、基板内に形成される其々のスルー基板ビア開口内の第一の金属ライニングを形成する。第一の金属ライニングは、其々のスルー基板ビア開口の側壁上に形成される導電性シード材料の内側に横方向に形成され、其々のスルー基板ビア開口の側壁上に形成される導電性シード材料に直接相対する。第一の金属ライニングは、其々のスルーシリコンビア開口内の第一の外側開放間隙を形成する。銅もしくは他の元素のうちの他方は、電着されて、其々のスルー基板ビア開口内の第二の金属ライニングを形成する。第二の金属ライニングは、第一の金属ライニングの内側に横方向に形成され、第一の金属ライニングに直接相対する。第二の金属ライニングは、其々のスルー基板ビア開口内の第二の外側開放間隙を形成する。第二の間隙は、電着された金属で充填される。基板はアニールされて、合金を含む導電性スルー基板ビア構造を形成するうえで使用される、少なくとも銅および他の元素を含む合金を形成する。
法規の遵守において、本明細書で開示された本発明の主題は、構造的および方法論的特性に関して、多少具体的に、言語で記述されてきた。しかしながら、請求項は、示され、記述された具体的な特性に限定されるべきではないことを理解されたい。なぜなら、本明細書で開示された手段は、例示的な実施形態を含むからである。したがって、請求項は、文字通り表されたものとして全範囲が提供され、均等物の教理に従って適切に解釈されるべきである。

Claims (18)

  1. 複数のスルー基板ビアを形成する方法であって、
    基板内に形成される複数のスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップであって、前記銅もしくは前記少なくとも一つの銅以外の元素のうちの一方と他方とを交互に電着させる第一、第二、第三ステップと、
    前記銅および前記少なくとも一つの銅以外の元素の合金を形成するために、前記電着された銅および前記少なくとも一つの銅以外の元素をアニールするステップと、
    を含む、ことを特徴とする方法。
  2. 前記合金は均質である、ことを特徴とする請求項１に記載の方法。
  3. 前記少なくとも一つの銅以外の元素は、錫もしくは亜鉛のうちの少なくとも一つを含む、ことを特徴とする請求項１に記載の方法。
  4. 複数のスルー基板ビアを形成する方法であって、
    前記基板の第一面から基板を部分的に通る複数のスルー基板ビア開口を形成するステップと、
    誘電体で、前記複数のスルー基板ビア開口の複数の側壁を裏打ちするステップと、
    前記複数のスルー基板ビア開口内の前記誘電体上に、導電性シード材料を横方向に裏打ちするステップと、
    前記複数のスルー基板ビア開口の残存体積を充填するために、銅および少なくとも一つの銅以外の元素を別々に電着させるステップであって、前記銅もしくは前記少なくとも一つの銅以外の元素のうちの一方と他方とを交互に電着させる第一、第二、第三ステップと、
    前記銅および前記少なくとも一つの銅以外の元素の合金を形成するために、前記電着された銅および前記少なくとも一つの銅以外の元素をアニールするステップと、
    前記アニールするステップの後、前記基板の第二面から前記合金を含む複数の導電性スルー基板ビア構造を露出させ、突出させるために、前記第一面とは逆の前記基板の前記第二面から基板材料を除去するステップと、
    を含む、ことを特徴とする方法。
  5. 前記シード材料は銅を含む、ことを特徴とする請求項４に記載の方法。
  6. 前記複数のスルー基板ビア開口内の前記導電性シード材料を提供するステップの前に、前記複数のスルー基板ビア開口内の前記誘電体上に拡散バリア材料を裏打ちするステップを含む、ことを特徴とする請求項４に記載の方法。
  7. 前記別々に電着させるステップのうちの前記第一ステップは、銅に対するものである、ことを特徴とする請求項４に記載の方法。
  8. 前記別々に電着させるステップのうちの前記第一ステップは、銅以外の元素に対するものである、ことを特徴とする請求項４に記載の方法。
  9. 前記別々に電着させるステップのうちの最終ステップは、銅に対するものである、ことを特徴とする請求項４に記載の方法。
  10. 前記別々に電着させるステップのうちの最終ステップは、銅以外の元素に対するものである、ことを特徴とする請求項４に記載の方法。
  11. 前記少なくとも一つの銅以外の元素は、錫もしくは亜鉛のうちの少なくとも一つを含む、ことを特徴とする請求項４に記載の方法。
  12. 複数のスルー基板ビアを形成する方法であって、
    基板内に形成された其々のスルー基板ビア開口内の第一の金属ライニングを形成するために、銅もしくは銅以外の一元素のうちの一方を電着させるステップであって、前記第一の金属ライニングは、前記其々のスルー基板ビア開口内の複数の側壁上に形成された導電性シード材料の内側に横方向に形成され、前記導電性シード材料に直接接し、前記第一の金属ライニングは、前記其々のスルー基板ビア開口内の第一の外側解放間隙を形成する、ステップと、
    前記其々のスルー基板ビア開口内の第二の金属ライニングを形成するために、前記銅もしくは銅以外の一元素のうちの他方を電着させるステップであって、前記第二の金属ライニングは、前記第一の金属ライニングの内側に横方向に形成され、前記第一の金属ライニングと直接接し、前記第二の金属ライニングは、前記其々のスルー基板ビア開口内の第二の外側解放間隙を形成する、ステップと、
    電着された金属で前記複数の第二の間隙を充填するステップと、
    少なくとも銅および前記銅以外の一元素を含む合金を形成するために前記基板をアニールするステップと、
    前記合金を含む複数の導電性スルー基板ビア構造を形成するステップと、
    を含み、
    前記複数の第二の間隙を充填するステップは、前記其々のスルー基板ビア開口内の第三の金属ライニングを形成するために、前記銅もしくは銅以外の一元素のうちの一方を電着させるステップを含む、ことを特徴とする方法。
  13. 前記第三の金属ライニングは、前記第二の金属ライニングの内側に横方向に形成され、前記第二の金属ライニングに直接接し、前記第三の金属ライニングは、前記其々のスルー基板ビア開口内の第三の外側解放間隙を形成し、
    前記複数の第二の間隙を充填するステップは、電着された金属で前記複数の第三の間隙を充填するステップをさらに含む、ことを特徴とする請求項１２に記載の方法。
  14. 前記複数の第三の間隙を充填するステップは、
    前記其々のスルー基板ビア開口内の第四の金属ライニングを形成するために、前記銅もしくは銅以外の一元素のうちの他方を電着させるステップであって、前記第四の金属ライニングは、前記第三の金属ライニングの内側に横方向に形成され、前記第三の金属ライニングに直接接し、前記第四の金属ライニングは、前記其々のスルー基板ビア開口内の第四の外側解放間隙を形成する、ステップと、
    電着された金属で前記複数の第四の間隙を充填するステップと、
    を含む、ことを特徴とする請求項１３に記載の方法。
  15. 前記複数の第二の間隙を充填するステップは銅を電着させるステップを含む、ことを特徴とする請求項１２に記載の方法。
  16. 前記複数の第二の間隙を充填するステップは一元素を電着させるステップを含む、ことを特徴とする請求項１２に記載の方法。
  17. 前記電着された一元素よりも横方向に厚くなるように、前記銅を電着させるステップを含む、ことを特徴とする請求項１２に記載の方法。
  18. 前記銅以外の一元素は、錫もしくは亜鉛のうちの少なくとも一つを含む、ことを特徴とする請求項１２に記載の方法。
JP2014533547A 2011-09-28 2012-09-05 スルー基板ビアの形成方法 Active JP5921696B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/247,769 2011-09-28
US13/247,769 US20130075268A1 (en) 2011-09-28 2011-09-28 Methods of Forming Through-Substrate Vias
PCT/US2012/053792 WO2013048685A1 (en) 2011-09-28 2012-09-05 Methods of forming through-substrate vias

Publications (2)

Publication Number Publication Date
JP2014528180A JP2014528180A (ja) 2014-10-23
JP5921696B2 true JP5921696B2 (ja) 2016-05-24

Family

ID=47910054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014533547A Active JP5921696B2 (ja) 2011-09-28 2012-09-05 スルー基板ビアの形成方法

Country Status (7)

Country Link
US (1) US20130075268A1 (ja)
EP (1) EP2761646B1 (ja)
JP (1) JP5921696B2 (ja)
KR (1) KR101611108B1 (ja)
CN (1) CN103797566B (ja)
TW (1) TWI469258B (ja)
WO (1) WO2013048685A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305865B2 (en) * 2013-10-31 2016-04-05 Micron Technology, Inc. Devices, systems and methods for manufacturing through-substrate vias and front-side structures
CN106163104A (zh) * 2016-08-30 2016-11-23 江门全合精密电子有限公司 一种采用防漏锡过孔的印刷电路板及其制作方法
US10770440B2 (en) * 2017-03-15 2020-09-08 Globalfoundries Inc. Micro-LED display assembly
US10699954B2 (en) 2018-04-19 2020-06-30 Teledyne Scientific & Imaging, Llc Through-substrate vias formed by bottom-up electroplating
CN111163582B (zh) * 2020-01-02 2022-01-25 上海航天电子通讯设备研究所 一种基于激光纳米加工技术的垂直互连基板及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2859158A (en) * 1957-01-31 1958-11-04 Glenn R Schaer Method of making a nickel-chromium diffusion alloy
US5158653A (en) * 1988-09-26 1992-10-27 Lashmore David S Method for production of predetermined concentration graded alloys
US5162295A (en) * 1989-04-10 1992-11-10 Allied-Signal Inc. Superconducting ceramics by sequential electrodeposition of metals, followed by oxidation
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
US6440289B1 (en) * 1999-04-02 2002-08-27 Advanced Micro Devices, Inc. Method for improving seed layer electroplating for semiconductor
US6358848B1 (en) * 2000-11-30 2002-03-19 Advanced Micro Devices, Inc. Method of reducing electromigration in copper lines by forming an interim layer of calcium-doped copper seed layer in a chemical solution and semiconductor device thereby formed
JP2005501412A (ja) * 2001-08-23 2005-01-13 エーシーエム リサーチ，インコーポレイティド 電解研磨法において金属の窪みを低減するダミー構造物
US6660633B1 (en) * 2002-02-26 2003-12-09 Advanced Micro Devices, Inc. Method of reducing electromigration in a copper line by electroplating an interim copper-zinc alloy thin film on a copper surface and a semiconductor device thereby formed
WO2003085713A1 (en) * 2002-04-03 2003-10-16 Applied Materials, Inc. Homogeneous copper-tin alloy plating for enhancement of electro-migration resistance in interconnects
JP4052868B2 (ja) * 2002-04-26 2008-02-27 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2003328184A (ja) * 2002-05-16 2003-11-19 Ebara Corp 微細回路配線形成方法およびこれに用いる装置
US6979642B1 (en) * 2002-07-31 2005-12-27 Advanced Micro Devices, Inc. Method of self-annealing conductive lines that separates grain size effects from alloy mobility
JP3646720B2 (ja) * 2003-06-19 2005-05-11 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP4155154B2 (ja) * 2003-10-15 2008-09-24 セイコーエプソン株式会社 半導体装置、回路基板、及び電子機器
US7049170B2 (en) 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
DE102005014748B4 (de) * 2005-03-31 2007-02-08 Advanced Micro Devices, Inc., Sunnyvale Technik zum elektrochemischen Abscheiden einer Legierung mit chemischer Ordnung
KR100675280B1 (ko) * 2005-06-22 2007-01-29 삼성전자주식회사 반도체소자의 선택적 구리 합금 배선 및 그 형성방법
US7368379B2 (en) * 2005-08-04 2008-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer interconnect structure for semiconductor devices
US7473634B2 (en) * 2006-09-28 2009-01-06 Tokyo Electron Limited Method for integrated substrate processing in copper metallization
JP4961185B2 (ja) * 2006-09-28 2012-06-27 株式会社日立製作所 半導体装置の製造方法
KR100871382B1 (ko) * 2007-06-26 2008-12-02 주식회사 하이닉스반도체 관통 실리콘 비아 스택 패키지 및 그의 제조 방법
US7833895B2 (en) * 2008-05-12 2010-11-16 Texas Instruments Incorporated TSVS having chemically exposed TSV tips for integrated circuit devices
EP2286449A1 (en) * 2008-05-30 2011-02-23 Nxp B.V. Thermo-mechanical stress in semiconductor wafers
US7776741B2 (en) * 2008-08-18 2010-08-17 Novellus Systems, Inc. Process for through silicon via filing
CN102947931A (zh) * 2010-03-03 2013-02-27 佐治亚技术研究公司 无机中介片上的贯通封装过孔（tpv）结构及其加工方法

Also Published As

Publication number Publication date
JP2014528180A (ja) 2014-10-23
EP2761646B1 (en) 2018-02-28
TW201320243A (zh) 2013-05-16
EP2761646A1 (en) 2014-08-06
CN103797566A (zh) 2014-05-14
CN103797566B (zh) 2018-06-15
TWI469258B (zh) 2015-01-11
US20130075268A1 (en) 2013-03-28
KR20140070604A (ko) 2014-06-10
EP2761646A4 (en) 2015-08-12
WO2013048685A1 (en) 2013-04-04
KR101611108B1 (ko) 2016-04-08

Similar Documents

Publication Publication Date Title
JP5921696B2 (ja) スルー基板ビアの形成方法
CN100481380C (zh) 半导体元件中内连线结构的制造方法
TWI276187B (en) Semiconductor device and manufacturing method thereof
TW591747B (en) Method of fabricating semiconductor device
TWI502646B (zh) 鈷金屬障壁層
JP2007250907A (ja) 半導体装置およびその製造方法
US9330975B2 (en) Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
US20130319734A1 (en) Package substrate and method of manufacturing the same
TW201201323A (en) Forming through-silicon-vias for multi-wafer integrated circuits
US9514981B1 (en) Interconnect structure
JP2005158930A (ja) 半導体装置およびその製造方法
CN210015853U (zh) 半导体互连结构
JP2013106015A (ja) 半導体装置、及びその製造方法
KR20220115542A (ko) 실리콘 관통 비아, 가드 링을 갖는 소자 및 그 제조 방법
US9093505B2 (en) Integrated circuit chip and fabrication method
TW201110299A (en) Multilayer semiconductor device and method for manufacturing multilayer semiconductor device
JP2009302570A (ja) 半導体装置の製造方法
JP2020084321A (ja) 両側銅めっき層と窒化アルミニウム基板の界面応力蓄積を低減する方法
CN111769072A (zh) 半导体互连结构及其制造方法
KR101204275B1 (ko) 열응력 완화형 관통전극 형성방법 및 열응력 완화형 관통전극
CN117476582B (zh) 一种碳化硅通孔结构及其制备方法
CN104241146B (zh) 金属垫的形成方法及半导体结构
US20130178059A1 (en) Manufacturing method and manufacturing apparatus of device
JP2008066328A (ja) 配線膜の形成方法
CN111005043A (zh) 电镀铜工艺方法及包括其形成的铜互连层的半导体器件

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140515

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150430

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160412

R150 Certificate of patent or registration of utility model

Ref document number: 5921696

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250