CN100481380C - 半导体元件中内连线结构的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 239000000463 material Substances 0.000 claims abstract description 60
- 239000010949 copper Substances 0.000 claims abstract description 52
- 229910052802 copper Inorganic materials 0.000 claims abstract description 52
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 50
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 173
- 229910000906 Bronze Inorganic materials 0.000 claims description 23
- 239000010974 bronze Substances 0.000 claims description 23
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- 239000002002 slurry Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 abstract description 10
- 238000009713 electroplating Methods 0.000 abstract description 8
- 244000208734 Pisonia aculeata Species 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 239000011800 void material Substances 0.000 abstract 1
- 230000002262 irrigation Effects 0.000 description 14
- 238000003973 irrigation Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000006835 compression Effects 0.000 description 6
- 238000007906 compression Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000004070 electrodeposition Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 1
- 240000004859 Gamochaeta purpurea Species 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical class CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- CODVACFVSVNQPY-UHFFFAOYSA-N [Co].[C] Chemical compound [Co].[C] CODVACFVSVNQPY-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229920002521 macromolecule Polymers 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 230000010415 tropism Effects 0.000 description 1
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/10—Electroplating with more than one layer of the same or of different metals
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- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
- C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
- C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
- C25D5/60—Electroplating characterised by the structure or texture of the layers
- C25D5/615—Microstructure of the layers, e.g. mixed structure
- C25D5/617—Crystalline layers
-
- C—CHEMISTRY; METALLURGY
- C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
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- C25D7/00—Electroplating characterised by the article coated
- C25D7/12—Semiconductors
- C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明是有关于一种半导体元件中内连线结构的制造方法。内连线结构是具有一或多个应力释放层的多层结构。在实施例中，应力释放层是设置于电镀铜层或其他导电材料之间。应力释放层可抵消导电材料所引起的应力并有助于防止或减少产生拉回孔洞。使用电镀铜层的内连线结构，可藉由短暂地减少电镀电流来形成应力释放层，使得介于其他铜层间的铜薄膜具有较大的晶粒尺寸。较大晶粒尺寸的铜典型上比较小晶粒尺寸的铜具有较大的压缩应力。应力释放层的形成材料亦可选自于其他材料，如自行离子化电浆-铜、钽、碳化硅及其类似物。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别是涉及一种在半导体元件中电性耦合两个或多个导电层的内连线结构的制造方法。
背景技术
现在集成电路的最小特征尺寸，如场效晶体管的通道长度，已达到深次微米的范围，因此需要不断地提升这些电路在速度及耗电量方面的表现。个别电路元件的尺寸越来越小，而在集成电路中导电内连线的可用面积也不断地减少。因此，必须减少内连线以补偿每一晶片中所减少的可用面积以及所增加的电路元件数目。
通常来说，集成电路包括电子元件例如为形成于基材上的晶体管、电容及其类似物。接着在电子元件上形成一个或多个金属层，以提供电子元件间的连线及与外部元件间的连线。这些金属层典型的包括一内层介电层，此内层介电层中通常使用单或双金属镶嵌制程来形成中介窗及内连线。
如上所述，半导体工业趋向于微型化或缩小集成电路尺寸，以提供更小的集成电路并改进其效能，例如增快速度及降低耗电量等。集成电路中导电线路的材料过去常使用铝及铝合金，而由于铜较铝具有较佳的电性特性，因此目前趋势是使用铜来作为导线材料，如此可降低电阻、提高导电度且具有较高的熔点。
半导体元件的导电线材料及绝缘材料的改变，已对其制程步骤产生新的挑战。图1是绘示晶圆100的一部分具有理想内连线结构。请参照图1所示，通常晶圆100包括基材110。此基材110可具有形成于其上的电子元件，如晶体管、电容或其他类似物等，或是包含金属层。蚀刻中止层112形成于此基材110上，且介电层114则形成于蚀刻中止层112上。沟渠116及中介窗118是穿过介电层114及蚀刻中止层112而形成。沟渠116及中介窗118典型上是以阻障/黏着层120作为其衬垫，且此阻障/黏着层120例如为氮化钽。接着，将导电材料如铜填充于沟渠116及中介窗118中，
图2是绘示常发生于图1的常见内连线结构中的问题。特别是当导电材料被填充于沟渠116及中介窗118时可能会产生拉伸应力，造成导电材料拉离中介窗底部并产生拉回孔洞210。拉回孔洞210可能会增加介于内连线结构及下方电子元件间的接触电阻，甚至使元件失去作用。这是当使用铜为导电材料填充沟渠116及中介窗118时特别会产生的问题。
因此，需要一种允许使用例如铜等低电阻材料并可防止或减少产生拉回孔洞的内连线结构。
由此可见，上述现有的半导体元件中内连线结构的制造方法在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决现有半导体元件中内连线结构的制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件中内连线结构的制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件中内连线结构的制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的半导体元件中内连线结构的制造方法，能够改进一般现有的半导体元件中内连线结构的制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体元件中内连线结构的制造方法存在的缺陷，而提供一种改良的内连线结构及内连线结构的制造方法，所要解决的技术问题是使其能解决或防止上述相关问题的产生，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件中内连线结构的制造方法，包括：提供一基材，该基材具有一介电层形成于该基材上；形成一开孔于该介电层中；形成复数个导电层于该开孔中；以及形成一或多个应力释放层，各个应力释放层是设置于两导电层之间的。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件中内连线结构的制造方法，其中所述的应力释放层呈现一应力特性，该应力特性相反于一个或多个该些导电层。
前述的半导体元件中内连线结构的制造方法，其中所述的应力释放层是选自于由自行离子化电浆铜、钽以及碳化硅所组成的群组。
前述的半导体元件中内连线结构的制造方法，其中所述的各个应力释放层厚度小于
前述的半导体元件中内连线结构的制造方法.其中所述的形成复数个导电层包括电镀一个或多个铜层。
本发明的目的及解决其技术问题还采用以下技术万案来实现。依据本发明提出的一种半导体元件中内连线结构的制造方法，包括提供一基材，该基材具有一介电层形成于该基材上；形成一开孔于该介电层中：以一第一电流电镀至少一第一铜层于该开孔中；以一第二电流电镀至少一第一应力释放层于该第一铜层之上，该第二电流是小于该第一电流；以及以一第三电流电镀至少一第二铜层于该第一应力释放层之上，该第三电流是大于该第二电流。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件中内连线结构的制造方法，其中所述的第二电流小于40mA/cm2。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件中内连线结构的制造方法，包括：提供一基材，该基材具有一介电层形成于该基材上；形成一开孔于该介电层中；形成复数个铜层于该开孔中；以及形成一个或多个铜应力释放层，各个铜应力释放层设置于两铜层间，且各个铜应力释放层的晶粒尺寸是超过或约等于0.5μm。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的半导体元件中内连线结构的制造方法，其中至少一应力释放层厚度小于
前述的半导体元件中内连线结构的制造方法，其中形成复数个铜层包括电镀一个或多个铜层。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
依照本发明一较佳实施例，半导体元件包括基材及形成于基材上的介电层。此介电层中形成至少一开孔，例如中介窗或沟渠。形成复数个导电层，且至少一应力释放层形成于其中两个导电层之间。阻障/黏着层可形成于介电层及导电层之间。
应力释放层可抵消导电层所引起的应力。举例来说，若导电层包括会产生拉伸应力的铜导电层，则其应力释放层较佳地是产生压缩应力，以抵销铜导电层的拉伸应力。
依照本发明一较佳实施例，导电层包括电镀铜。在此实施例中，可藉由降低电镀铜的电流而形成具有较大晶粒尺寸的铜层，来形成应力释放层。在一较佳实施例中，此电镀电流降低至小于40mA/cm2。
依照本发明一较佳实施例，应力释放层可包括其他材料，例如自行离子化电浆-铜、钽、碳化硅或其类似物。
借由上述技术方案，本发明半导体元件中内连线结构的制造方法至少具有下列优点：
能够制成一种允许使用例如铜等低电阻材料并可防止或减少产生拉回孔洞的内连线结构。
综上所述，本发明特殊的半导体元件中内连线结构的制造方法，能够制成一种允许使用例如铜等低电阻材料并可防止或减少产生拉回孔洞的内连线结构。其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体元件中内连线结构的制造方法具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示习知理想内连线结构的晶片的横剖面图。
图2是绘示习知一种晶片的拉回孔洞的横剖面图。
图3-6是绘示依照本发明一较佳实施例的晶片形成内连线结构方法的横剖面图。
图7是绘示依照本发明一较佳实施例的内连线结构的直流电镀电流与时间图。
100：晶圆 110：基材
112：蚀刻中止层 114：介电层
116：沟渠 118：中介窗
120：阻障/黏着层 210：拉回孔洞
300：工作元件 310：半导体基材
312：介电层 314：蚀刻中止层
320：沟渠 322：中介窗
410：阻障/黏着层 510：导电层
520：第一铜层 530：第二铜层
540：第一应力释放层 550：第三铜层
560：第二应力释放层 570：第四铜层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体元件中内连线结构的制造方法其具体实施方式、制造方法、步骤、特征及其功效，详细说明如后。
本发明有关于一种内连线结构，可防止或减少常在半导体元件中产生的拉回孔洞。本发明内容是描述铜内连线及金属化层，较佳实施例是用于可能发生拉回孔洞的内连线结构或半导体元件的制造中，对干因其材料之间具有不同物理特性(如应力、膨胀、收缩或其他类似特性)，而可能产生孔洞或其他非预期结构/电性特性的内连线结构或其他半导体元件，本发明的较佳实施例亦十分有用。在此所描述的实施例亦有利于其他未提及的集成电路内连线的应用。因此，以下特定实施例仅是用以说明本发明的制造或应用方法，并非用以限定本发明的范围。
图3至图6是绘示本发明一较佳实施例的横剖面图，其中具有一多层内连线结构。请参阅图3中所示，首先提供一工作元件300。此工作元件300包括在半导体基材310上形成一介电层312。在实施例中，基材310是块状硅基材或其他材料，如锗、硅锗合金或其类似物。或者，基材310可为在绝缘层上覆半导体(SOI)的基材、或为在蓝宝石上覆硅(silicon-on-sapphire；SOS)的基材、或为多层结构，例如形成于块状硅层上的锗化硅层或其类似物。亦可使用其他基材材料。此外，基材310可包括未绘示于图中的主动元件、电路、介电层、金属化层或其他类似物。
介电层312可包括介电常数(K)小于或约等于4.0的介电材料。可使用合适材料来形成介电层312，例如氧化硅、二氧化硅、类钻碳膜、氟化硅玻璃、含氧碳化硅(SiOxCy)、旋涂式玻璃、旋涂式高分子、碳化硅材料的相关化合物、复合物、组合物或其他类似物。介电层312可包含复数个层，且其中包括一或多个蚀刻中止层。
可使用任何合适的习知方法来形成介电层。在本发明的一实施例中，介电层312包括一氧化物，其可藉由化学气相沉积技术来形成。此技术所使用四乙基正硅酸盐及氧气作为先驱物。介电层312的较佳厚度是介于
至
较合适的厚度是介于
至
亦可使用其他厚度及材料来形成介电层。
蚀刻中止层314可形成于介电层312及基材310之间。蚀刻中止层314的材料较佳地是与介电层312的材料具有不同的化学性质，使得可使用对介电层312及蚀刻中止层314间具有高蚀刻选择率的蚀刻剂来进行蚀刻制程。举例来说，若介电层312的材料为氧化硅或低介电常数材料，则蚀刻中止层314的材料可为氮化硅、碳化硅或其他类似物。亦可使用其他材料来形成蚀刻中止层。
一开孔，例如沟渠320及中介窗322，是形成于介电层312以及蚀刻中止层314中。可藉由微影技术以及单/双金属镶嵌法制程，来形成沟渠320或中介窗322。一般而言，微影技术是根据所需图案来曝光光阻材料。然后，显影此光阻材料以移除部分光阻材料，从而根据所需图案暴露出位于下方的材料。剩余的光阻材料可保护其下方的材料免受后续制程步骤的作用，例如，用来在介电层312及蚀刻中止层314中形成沟渠320及中介窗322的蚀刻制程。蚀刻制程可为干式或湿式，等向性或非等向性的蚀刻制程，较佳选择为非等向性干式蚀刻制程。在沟渠320及中介窗322形成于介电层312及蚀刻中止层314中后，若有剩余光阻则移除之。可重复进行上述制程步骤并配合使用不同光罩来完成双金属镶嵌法制程。亦可利用其他制程，如电子束微影或其他类似制程，来形成沟渠320及中介窗322。
图3是仅用以说明双金属镶嵌法的制程。本发明的其他实施例亦可使用其他制程，例如单金属镶嵌法制程。
图4是依照本发明的一较佳实施例，绘示工作元件300沿表面形成阻障/黏着层410后的示意图。阻障/黏着层410可由一或多个黏着层及/或阻障层的导电材料形成，例如为钛、氮化钛、钽、氮化钽或其他类似物。在一实施例中，阻障/黏着层410是为藉由化学气相沉积技术所形成的氮化钽薄层。在另一较佳实施例中，阻障/黏着层410为藉由化学气相沉积技术所形成的氮化钽薄层及钽薄层。阻障/黏着层410的较佳厚度是介于
至
图5是绘示依照本发明的一较佳实施例，图4中的工作元件300的导电层510是被形成以填充于沟渠320及中介窗322(图3)中。较佳地，导电层510可包括一多层结构，其具有一或多层来抵消原本存在的应力特性。如上所述，铜内连线通常存在拉伸应力，可能使铜拉离中介窗底部而形成拉回孔洞。改善此情况的较佳方法是沉积具有压缩应力的一或多层，以抵消铜内连线的拉伸应力。据此，可防止或减少上述的拉回孔洞问题。
图5是依照本发明利用铜内连线的一较佳实施例，绘示导电层510具有第一铜层520、第二铜层530、第一应力释放层540、第三铜层550、第二应力释放层560及第四铜层570的示意图。为能清楚说明，图示仅显示四层铜层及两应力释放层，亦可依照本方法使用不同数目的导电层及应力释放层，以及不同的导电材料。此实施例仅用以说明如何形成一或多个应力释放层，以较少成本的模式合并进现有的制程中。
图7是绘示此较佳实施例的导电层510可由一电镀制程形成。习知的电镀制程包括将工作元件300浸入一含铜溶液中，并提供不同电镀电压。电流将使铜粒子黏着于工作元件，因此将铜层镀于工作元件。制程的起始步骤是典型沉积一铜种晶层于工作元件上，此未绘示于图中。
在典型的电镀步骤中。直流电流是随铜层厚度变厚而逐步地增加。依照本发明的实施例，短暂地减少直流电流以形成铜层薄膜。使用较小直流电流所沉积的铜层比使用较大电流所沉积的铜层具有较大的晶粒尺寸。较大晶粒尺寸的铜层具有压缩应力，因此可防止或减少拉回孔洞的形成。第一应力释放层540及第二应力释放层560，其较佳晶粒尺寸是大于或约等于0.5μm。
图7举例说明逐步增加的直流电流，在起始5秒内，以电流约2安培来沉积第一铜层520，其厚度约等于123A。接着30秒，直流电流增加至约3安培来沉积第二铜层530，其厚度约等于
其后5秒，降低直流电流至约2安培来沉积一铜层，来作为第一应力释放层540。第一应力释放层540的较佳厚度是小于
接下来20秒，直流电流增加至约等于7.5安培来沉积第三铜层530，其厚度约
接下来5秒，视情况而定，直流电流可降低至约2安培来形成第二应力释放层560。电镀第四铜层时则可将直流电流增加至15安培，其电镀时间约21至24秒。
图7中所示的直流电镀电流、厚度及时间仅为本发明的较佳实施例所提供的示例。实际的电流、时间及厚度是由其他相关的事项来决定，例如元件尺寸、电镀面积、铜电镀液的浓度或其他类似物。然而，在较佳实施例中，用以形成第一应力释放层540及第二应力释放层560的直流电镀电流是降低至约小于40mA/cm2。
在另一较佳实施例中，第一应力释放层540及/或第二应力释放层560可由电镀铜之外的材料来形成。例如第一应力释放层540及/或第二应力释放层560可选自于自行离子化电浆铜、钽、碳化硅或其他类似物。当内连线材料是使用具有拉伸应力特性(如铜)时，应力释放层较佳可选用具有压缩应力的材料，用来抵消铜材料具有的拉伸应力。类似的情况，若使用具有压缩应力的材料，则应力释放层的较佳是选用具有拉伸应力的材料，来抵消内连线结构的压缩应力。
图6是依照本发明的一较佳实施例，绘示图5的工作元件300经过一平坦化制程后的示意图。执行平坦化制程(例如化学机械平坦化制程)，可使表面平坦并移除形成阻障/黏着层410及导电层510时多余的材料。亦可选择在平坦化制程之前或之后进行退火。较佳地是，以氮气及5％氢气混合进行退火步骤，其温度约为150℃至250℃，时间约为20秒至120秒。最后，可使用其他标准制造步骤来完成工作元件300的制造。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改，等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (10)
1.一种半导体元件中内连线结构的制造方法，其特征在于其包括以下步骤：
提供一基材，该基材具有一介电层形成于该基材上；
形成一开孔于该介电层中；
形成复数个导电层于该开孔中，形成该些导电层的步骤包括：
形成一第一金属层，使该第一金属层具有一第一晶粒尺寸；
形成一或多个应力释放第二金属层，位于该第一金属层之上，使该第二金属层具有一第二晶粒尺寸；以及
形成一第三金属层，位于该第二金属层之上，使该第三金属层具有一第三晶粒尺寸，其中该第一晶粒尺寸和该第三晶粒尺寸同时大于或同时小于该第二晶粒尺寸。
2.根据权利要求1所述的半导体元件中内连线结构的制造方法，其特征在于其中该些第二金属层呈现一应力特性，该应力特性是相反于该第一金属层和第三金属层。
3.根据权利要求1所述的半导体元件中内连线结构的制造方法，其特征在于其中该些第二金属层是自行离子化电浆铜或钽。
4.根据权利要求1所述的半导体元件中内连线结构的制造方法，其特征在于其中第二金属层厚度小于
5.根据权利要求1所述的半导体元件中内连线结构的制造方法，其特征在于其中该第一金属层或该第三金属层的形成层包括电镀一个或多个铜层。
6.一种半导体元件中内连线结构的制造方法，其特征在于其包括以下步骤：
提供一基材，该基材具有一介电层形成于该基材上；形成一开孔于该介电层中；
以一第一电流电镀至少一第一铜层于该开孔中；
以一第二电流电镀至少一第一应力释放层于该第一铜层之上，该第二电流小于该第一电流；以及
以一第三电流电镀至少一第二铜层于该第一应力释放层之上，该第三电流是大于该第二电流。
7.根据权利要求6所述的半导体元件中内连线结构的制造方法，其特征在于其中该第二电流小于40mA/cm2。
8.一种半导体元件中内连线结构的制造方法，其特征在于其包括以下步骤：
提供一基材，该基材具有一介电层形成于该基材上；
形成一开孔于该介电层中；
形成复数个铜层于该开孔中；以及
形成一个或多个铜应力释放层，各个铜应力释放层设置于两铜层间，且两铜层的晶粒尺寸同时小于或同时大于各个铜应力释放层的晶粒尺寸，其中各个铜应力释放层的晶粒尺寸是超过或等于0.5μm。
9.根据权利要求8所述的半导体元件中内连线结构的制造方法，其特征在于其中至少一应力释放层厚度小于
10.根据权利要求8所述的半导体元件中内连线结构的制造方法，其特征在于其中形成复数个铜层包括电镀多个铜层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/197,009 | 2005-08-04 | ||
| US11/197,009 US7368379B2 (en) | 2005-08-04 | 2005-08-04 | Multi-layer interconnect structure for semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1909206A CN1909206A (zh) | 2007-02-07 |
| CN100481380C true CN100481380C (zh) | 2009-04-22 |
Family
ID=37700252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006100019592A Active CN100481380C (zh) | 2005-08-04 | 2006-01-23 | 半导体元件中内连线结构的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7368379B2 (zh) |
| CN (1) | CN100481380C (zh) |
| TW (1) | TWI269404B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8178436B2 (en) * | 2006-12-21 | 2012-05-15 | Intel Corporation | Adhesion and electromigration performance at an interface between a dielectric and metal |
| KR100877107B1 (ko) | 2007-06-28 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
| US8039303B2 (en) | 2008-06-11 | 2011-10-18 | Stats Chippac, Ltd. | Method of forming stress relief layer between die and interconnect structure |
| CN101740481B (zh) * | 2008-11-18 | 2012-02-29 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件中互连线形成方法 |
| JP5553504B2 (ja) * | 2008-12-26 | 2014-07-16 | キヤノン株式会社 | 半導体装置の製造方法及び半導体装置 |
| TWI570820B (zh) * | 2009-06-09 | 2017-02-11 | 史達晶片有限公司 | 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法 |
| US8354736B2 (en) * | 2010-01-14 | 2013-01-15 | Synopsys, Inc. | Reclaiming usable integrated circuit chip area near through-silicon vias |
| US9130017B2 (en) * | 2011-08-29 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming interconnect structures of integrated circuits |
| US20130075268A1 (en) * | 2011-09-28 | 2013-03-28 | Micron Technology, Inc. | Methods of Forming Through-Substrate Vias |
| KR101932727B1 (ko) | 2012-05-07 | 2018-12-27 | 삼성전자주식회사 | 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법 |
| CN103943550B (zh) * | 2013-01-18 | 2016-07-27 | 中芯国际集成电路制造(上海)有限公司 | 顶层金属互连层的制造方法 |
| CN104347548A (zh) * | 2013-08-02 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104347482B (zh) * | 2013-08-02 | 2018-02-06 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| US8980746B2 (en) * | 2013-08-13 | 2015-03-17 | Lam Research Corporation | Adhesion layer for through silicon via metallization |
| CN104465563B (zh) * | 2013-09-23 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 硅通孔填充结构以及硅通孔的填充方法 |
| US9917027B2 (en) * | 2015-12-30 | 2018-03-13 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with aluminum via structures and methods for fabricating the same |
| CN105870054B (zh) * | 2016-06-06 | 2019-05-10 | 上海华虹宏力半导体制造有限公司 | 硅通孔结构及其形成方法 |
| KR101818655B1 (ko) * | 2016-10-20 | 2018-01-17 | 한국생산기술연구원 | 실리콘 관통전극의 무결함 충전방법 및 충전방법에 사용되는 구리 도금액 |
| CN108321503B (zh) * | 2017-01-16 | 2020-05-15 | 群创光电股份有限公司 | 液晶天线装置 |
| CN109244053B (zh) * | 2018-09-17 | 2020-04-14 | 上海交通大学 | 一种提高tsv热机械可靠性的复合结构及其制造方法 |
| CN110021556B (zh) * | 2019-05-22 | 2021-07-02 | 长江存储科技有限责任公司 | 半导体器件及其形成方法 |
| US11532548B2 (en) | 2020-02-19 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nitrogen plasma treatment for improving interface between etch stop layer and copper interconnect |
| CN114496350B (zh) * | 2020-10-23 | 2024-05-03 | 荣耀终端有限公司 | 一种电极、电子器件和装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4620986A (en) * | 1984-11-09 | 1986-11-04 | Intel Corporation | MOS rear end processing |
| US6946716B2 (en) * | 1995-12-29 | 2005-09-20 | International Business Machines Corporation | Electroplated interconnection structures on integrated circuit chips |
| US6340633B1 (en) * | 1999-03-26 | 2002-01-22 | Advanced Micro Devices, Inc. | Method for ramped current density plating of semiconductor vias and trenches |
| US6368965B1 (en) * | 1999-03-26 | 2002-04-09 | Advanced Micro Devices, Inc. | Method for low stress plating of semiconductor vias and channels |
| US7247558B2 (en) * | 2004-12-03 | 2007-07-24 | Novellus Systems, Inc. | Method and system for electroprocessing conductive layers |
-
2005
- 2005-08-04 US US11/197,009 patent/US7368379B2/en active Active
-
2006
- 2006-01-18 TW TW095101950A patent/TWI269404B/zh active
- 2006-01-23 CN CNB2006100019592A patent/CN100481380C/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US7368379B2 (en) | 2008-05-06 |
| US20070034517A1 (en) | 2007-02-15 |
| CN1909206A (zh) | 2007-02-07 |
| TWI269404B (en) | 2006-12-21 |
| TW200707639A (en) | 2007-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |