CN102044478A - 金属插塞制作方法 - Google Patents

金属插塞制作方法 Download PDF

Info

Publication number
CN102044478A
CN102044478A CN 200910197111 CN200910197111A CN102044478A CN 102044478 A CN102044478 A CN 102044478A CN 200910197111 CN200910197111 CN 200910197111 CN 200910197111 A CN200910197111 A CN 200910197111A CN 102044478 A CN102044478 A CN 102044478A
Authority
CN
China
Prior art keywords
layer
copper
metal layer
copper metal
annealing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 200910197111
Other languages
English (en)
Other versions
CN102044478B (zh
Inventor
聂佳相
刘盛
杨瑞鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN 200910197111 priority Critical patent/CN102044478B/zh
Publication of CN102044478A publication Critical patent/CN102044478A/zh
Application granted granted Critical
Publication of CN102044478B publication Critical patent/CN102044478B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Abstract

一种金属插塞制作方法，包括：提供用于制造集成电路的硅片，在硅片上形成介电层；依序进行光刻，蚀刻等工艺形成设计所需的沟槽；在介电层和沟槽上形成阻挡层和种子层；在种子层上电镀形成第一铜金属层；第一次退火；在第一铜金属层上电镀形成第二铜金属层；第二次退火；平坦化第一铜金属层和第二铜金属层，形成金属插塞。本发明避免了由于在退火过程中，所述空洞迁移到沟槽内侧，使得金属插塞表面存在空洞而使得铜电路传送信号时出现断路影响器件性能可靠性和良率的问题。

Description

金属插塞制作方法
技术领域
本发明涉及集成电路的金属插塞制作方法。
背景技术
IC制造业转到铜金属化对所有芯片制造商来说都只是刚刚起步。首先，高性能微处理器和快速静态存储器正在转向铜工艺。因为铜有具有较低的电阻率(铜的电阻率为1.69μΩ·cm)和较高的抗电迁移性(可增加约两个数量级)，故铜是深亚微米和纳米集成电路多层互连线的一种首选材料。
采用电化学电镀铜金属层具有成本低，形成速度较快的优点。电化学电镀铜金属的基本原理是将具有导电表面的硅片沉浸在硫酸铜溶液中，这个溶液包含需要被淀积的铜。硅片和种子层作为带负电荷的平板或阴极电连接到外电源。固体铜块沉浸在溶液中并构成带正电荷的阳极。电流从铜阳极进入溶液到达硅片。当电流流动时，在硅片表面发生化学反应以淀积铜金属。电镀过程中，金属铜离子在硅片表面阴极被还原成金属铜结晶粒子，同时在铜阳极发生氧化反应，以此平衡阴极电流。这个反应维持了溶液中的电中和。
如图1A所示，在已形成铜互连层1的硅片上使用化学气相沉积上形成介电层2；如图1B所示，依序进行光刻，蚀刻等工艺形成设计所需的沟槽3；如图1C，采用物理气相沉积在硅片上形成阻挡层4和种子层5；如图1D，将硅片浸入硫酸铜溶液，由于电镀化学反应，在种子层表面形成铜金属层6；铜金属层6中的相邻的铜结晶粒子7存在间隙，所以如果铜结晶粒子7排列过于疏散会增加铜金属层的电阻率而严重影响器件的性能，此外后续工艺需要采用化学机械研磨来平坦化多余的铜金属层，为了能够控制铜金属层的硬度所以目前采用退火工艺将上述问题解决，如图1E所示，将硅片进行退火，由于铜金属层的温度膨胀系数比其它所述介电层、阻挡层和种子层的要大，所以在退火结束硅片冷却到常温后，使得铜金属层6快速收缩较快而其它所述介电层2、阻挡层4和种子层5收缩较慢，形成了弯曲的硅片表面；如图1F所示，由于退火过程中相邻铜结晶粒子合并形成一个更大的金属结晶粒子8地同时也将原有的铜结晶粒子的间隙合并在一起形成空洞9，而弯曲的硅片表面使得铜金属层6获得的比退火之前更大的应力并将所述空洞9迁移到铜金属层与种子层的交接处；当采用化学机械研磨平坦化多余的铜金属层6后形成金属插塞10，如图1G所示，当空洞9迁移到沟槽内侧时，平坦化后的金属插塞存在空洞9而使得铜电路传送信号时出现断路这种影响器件性能可靠性和良率的问题。
发明内容
本发明解决的问题是由于铜金属层的退火过程中温度膨胀系数大于硅片中其它层而受到较大应力，使得空洞迁移到沟槽内侧影响器件性能和良率。
本发明提供了一种金属插塞制作方法，其特征在于，包括：提供已形成铜电路互连层的硅片，在铜电路互连层上形成介电层；依序进行光刻，蚀刻等工艺形成设计所需的沟槽；在介电层和沟槽上形成阻挡层和种子层；在种子层上电镀形成第一铜金属层；第一次退火；在第一铜金属层上电镀形成第二铜金属层；第二次退火；平坦化第一铜金属层和第二铜金属层，形成金属插塞。
优选的，所述第一铜金属层形成的厚度为1000～3000埃。
优选的，所述第二铜金属层形成的厚度为3000～4000埃。
优选的，所述平坦化是指采用化学机械研磨去除第二铜金属层以及部分第一铜金属层、种子层和阻挡层。
优选的，所述阻挡层的材料采用氮化钽、氮化钛、钛或钽中的一种或者混合物。
优选的，所述种子层的材料为籽晶铜。
优选的，所述退火的目标温度为100～300摄氏度，退火时间为20～80秒。
由于采用了上述技术方案，与现有技术相比，本发明避免了由于在退火过程中，所述空洞迁移到沟槽内侧，使得金属插塞表面存在空洞而使得铜电路传送信号时出现断路或漏电流这种影响器件性能可靠性和良率的问题。
附图说明
图1A到1G为现有的铜金属层电子化学镀膜的结构示意图；
图2为本发明的铜金属层电子化学镀膜的流程图；
图3A到3H为本发明的铜金属层电子化学镀膜的结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。
包括如下步骤S200：提供已形成铜电路互连层的硅片，在铜电路互连层上形成介电层；S201：依序进行光刻，蚀刻等工艺形成设计所需的沟槽；S202，在介电层和沟槽上形成阻挡层和种子层；S203，在种子层上电镀第一铜金属层；S204，第一次退火；S205，在第一铜金属层上电镀第二铜金属层；S206，第二次退火；S207，平坦化第一铜金属层和第二铜金属层，形成金属插塞。
步骤S200，提供已形成铜电路互连层的硅片，在铜电路互连层上形成介电层。
如图3A所示，在铜电路互连层301上采用物理气相沉积形成介电层302。所述介电层采用氧化硅为材料，厚度为2500～3500埃。
步骤S201，依序进行光刻，蚀刻等工艺形成设计所需的沟槽。
如图3B所示，在介电层覆盖一层光刻胶，曝光和显影后刻蚀介电层302出露铜互连层301，形成沟槽303。
步骤S202，在介电层和沟槽内形成阻挡层和种子层。
如图3C，在介电层和沟槽303内采用物理气相沉积的方法形成阻挡层304和种子层305。阻挡层304可以采用氮化钽、氮化钛、钛或钽中的一种或者混合物，防止金属原子扩散到其它层中(形成阻挡层为现有常见工艺，本发明不特别指出)；而种子层305是为了在电化学镀膜(ECP)中工艺中起到导电的作用，该工艺将高价铜离子还原成铜原子，所以种子层305采用籽晶铜为材料。
S203，在种子层上电镀第一铜金属层。
如图3D所示，在将覆盖种子层305的硅片浸入硫酸铜电镀溶液，并将硅片接地后，硫酸铜溶液中的铜原子还原形成铜结晶粒子307，形成第一铜金属层306，所述第一铜金属层306完全填充所述的沟槽303。第一铜金属层306在介电层上形成的厚度1000～3000埃，为现有的铜金属层镀膜厚度薄一半。
S204，第一次退火。
如图3E所示，将硅片放入炉管中进行退火，相邻的铜结晶粒子307合并形成较大的铜结晶粒子307a，而由于相邻的铜结晶粒子307合并后铜结晶粒子307之间的间隙将产生空洞。由于第一铜金属层306为现有的铜金属层镀膜厚度的一半，第一铜金属层306温度冷却而受到的应力大大减少，第一空洞308将迁移到第一金属层306的表面上而不是迁移到所述沟槽303内。第一次退火的目标温度为100～300摄氏度，退火时间为20～80秒。
S205，在第一铜金属层上电镀第二铜金属层。
如图3F所示，为了便于后序工艺中化学机械研磨的研磨速率和高度控制，在第一铜金属层306上电镀第二铜金属层310，铜金属层的高度同样需要做到现有的铜金属层的镀膜厚度。由于第一铜金属层306已经形成，所以第一空洞308不会再次迁移。第二铜金属层310的镀膜的厚度为3000～4000埃，退火时间为20～80秒。
S206，第二次退火。
如图3G所示，对于硅片进行第二次退火，使得第二铜金属层310形成，第二铜金属层310的第二空洞309将会迁移到第一铜金属层306与第二铜金属层310交界处。第二次退火的目标温度为100～300摄氏度，退火时间为20～80秒。
S207，平坦化第一铜金属层和第二铜金属层，形成金属插塞。
如图3H，平坦化去除介电层302上的第二铜金属层310、第一铜金属层306、种子层305以及阻挡层304，形成金属插塞310。由于第一空洞308与第二空洞309都迁移到第一铜金属层306与第二铜金属层309交界处，所以平坦化金属层后上述空洞同时被去除掉。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (7)

1.一种金属插塞制作方法，其特征在于，包括：提供已形成铜电路互连层的硅片，在铜电路互连层上形成介电层；
依序进行光刻，蚀刻工艺形成设计所需的沟槽；
在介电层和沟槽上形成阻挡层和种子层；
在种子层上电镀形成第一铜金属层；
第一次退火；
在第一铜金属层上电镀形成第二铜金属层；
第二次退火；
平坦化第一铜金属层和第二铜金属层，形成金属插塞。
2.根据权利要求1所述的金属插塞制作方法，其特征在于，所述第一铜金属层形成的厚度为1000～3000埃，电镀材料为硫酸铜溶液。
3.根据权利要求1所述的金属插塞制作方法，其特征在于，所述第二铜金属层形成的厚度为3000～4000埃，电镀材料为硫酸铜溶液。
4.根据权利要求1所述的金属插塞制作方法，其特征在于，所述平坦化是指采用化学机械研磨去除第二铜金属层以及部分第一铜金属层、种子层和阻挡层。
5.根据权利要求1所述的金属插塞制作方法，其特征在于，所述阻挡层的材料采用氮化钽、氮化钛、钛或钽中的一种或者混合物。
6.根据权利要求1所述的金属插塞制作方法，其特征在于，所述种子层的材料为籽晶铜。
7.根据权利要求1所述的金属插塞制作方法，其特征在于，所述第一次退火以及第二次退火的目标温度为100～300摄氏度，退火时间为20～80秒。
CN 200910197111 2009-10-13 2009-10-13 金属插塞制作方法 Active CN102044478B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 200910197111 CN102044478B (zh) 2009-10-13 2009-10-13 金属插塞制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 200910197111 CN102044478B (zh) 2009-10-13 2009-10-13 金属插塞制作方法

Publications (2)

Publication Number Publication Date
CN102044478A true CN102044478A (zh) 2011-05-04
CN102044478B CN102044478B (zh) 2013-01-30

Family

ID=43910490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910197111 Active CN102044478B (zh) 2009-10-13 2009-10-13 金属插塞制作方法

Country Status (1)

Country Link
CN (1) CN102044478B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465494A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(上海)有限公司 硅通孔的形成方法
CN104988545A (zh) * 2015-06-30 2015-10-21 苏州华日金菱机械有限公司 一种电镀铜的工艺
CN112786568A (zh) * 2021-01-22 2021-05-11 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104465494A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(上海)有限公司 硅通孔的形成方法
CN104988545A (zh) * 2015-06-30 2015-10-21 苏州华日金菱机械有限公司 一种电镀铜的工艺
CN112786568A (zh) * 2021-01-22 2021-05-11 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组
CN112786568B (zh) * 2021-01-22 2024-03-15 上海华虹宏力半导体制造有限公司 一种半导体对准结构、制造方法及其掩膜版组

Also Published As

Publication number Publication date
CN102044478B (zh) 2013-01-30

Similar Documents

Publication Publication Date Title
CN100481380C (zh) 半导体元件中内连线结构的制造方法
CN105336670B (zh) 半导体结构及其形成方法
TW441015B (en) Dual-damascene interconnect structures and methods for fabricating same
US6387805B2 (en) Copper alloy seed layer for copper metallization
CN101188223B (zh) 互连结构及其形成方法
CN102222643B (zh) 集成电路制作过程中冗余金属填充的方法及半导体器件
TWI463606B (zh) 於積體電路設備上形成銅基導電結構之方法
US20120190188A1 (en) Method for filling a gap
US9349636B2 (en) Interconnect wires including relatively low resistivity cores
CN104253108A (zh) 互连结构及其形成方法
CN106328583B (zh) Cvd金属晶种层
CN102044478B (zh) 金属插塞制作方法
US7268075B2 (en) Method to reduce the copper line roughness for increased electrical conductivity of narrow interconnects (<100nm)
US20090085145A1 (en) Semiconductor structure comprising an electrically conductive feature and method of forming a semiconductor structure
CN102044477A (zh) 金属插塞的制作方法
CN102856249A (zh) 一种降低铜的化学机械抛光形成表面蝶形凹陷的方法
JP2005044910A (ja) 配線形成方法及び配線形成装置
US6784104B2 (en) Method for improved cu electroplating in integrated circuit fabrication
CN108735797B (zh) 半导体结构及其形成方法
JP2000150515A (ja) 半導体装置の製造方法
US8268726B2 (en) Method for fabricating semiconductor device
CN103871842A (zh) 一种降低铝焊板突起的方法
CN102124553A (zh) 包含要求金属层与衬底之间的电压阈值的工艺的用于制造集成电子电路的工艺
CN104112702A (zh) 在半导体制造中降低超低k介电层损伤的方法
CN111005043B (zh) 电镀铜工艺方法及包括其形成的铜互连层的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant