CN112786568B - 一种半导体对准结构、制造方法及其掩膜版组 - Google Patents
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Abstract
本发明提供的一种半导体对准结构、制造方法及其掩膜版组，其制造方法通过在第一介质层中的第一通孔中形成第一插塞，第一插塞覆盖第一通孔的内壁，且第一插塞的厚度小于所述第一通孔的深度；在第一介质层和第一插塞上形成第一金属层，第一金属层的厚度以及第一插塞的厚度之和小于第一通孔的深度，使得所述第二插塞的底部是与介质层刻蚀选择比高的第一金属层，不易在第二插塞的边缘下陷而形成沟槽，避免了平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体对准结构、制造方法及其掩膜版组。
背景技术
目前在集成电路制作过程中，一个完整的芯片通常都需要经过数十次以上的光刻，通常除了第一次光刻以外，其余层的光刻均是以前面层所留下的图形进行对准。在现有技术中，通常利用EGA(Enhance Global Alignment，增强全局对位)对对位标记进行识别，并且要求对位标记具有较好的信号对比度。
一般的，可以利用形成的台阶、沟槽等作为光刻制程中的对准标记。评价对准标记的好坏有两个重要标准：其一、对准标记在工艺制程中具有稳定而良好的标记形貌；其二、利用对准标记进行对准时能够探测到较强的信号。对于不同工艺节点下的集成电路工艺，上述对位标记的信号对比度也会有所差别。
以EF90(90纳米嵌入式闪存工艺平台)为例，如图1所示，在衬底10上依次形成第一金属层11和层间介质层(ILD)12，并在层间介质层12中形成导电插塞(CT)13，之后再以插塞13处的凹槽为对位标记形成图形化的第二金属层14。由于负载效应的关系，在用于EGA识别的对位标记处的层间介质层12厚度较薄，因此在层间介质层12中的通孔中填充金属材料形成插塞13时，通孔很容易被填满，这就导致对位标记的对准信号微弱，进而导致第二金属层14和插塞13对准时出现偏差。
为解决上述问题，发明人研究了一种新的EGA布局版图，如图2所示，去除了第一金属层11，并加厚的介质层12的厚度，直接在衬底10上形成插塞13。由于所述介质层12为二氧化硅，这就使得刻蚀时存在微沟道效应，因此以这种方式制作出的芯片中，虽然通孔在填充了金属材料形成插塞13后不会被填平，具有一定的凹陷深度，如此便提高了对位标记的对准信号。但是形成的插塞13在形成第二金属层14之后，导致插塞13的底部侧边比中间下凹的程度更深，即在插塞13底部形成有小的沟渠，使得插塞13底部的平坦度差于其它芯片制作工艺平台在同一位置形成的插塞底部的平坦度。
发明内容
本发明的目的在于提供一种半导体对准结构、制造方法及其掩膜版组，以解决在保证插塞对位标记准确度的情况下如何提高插塞底部平坦度的问题。
为解决上述技术问题，本发明提供一种半导体对准结构的制造方法，所述半导体对准结构的制造方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成有第一介质层；
刻蚀所述第一介质层，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底的表面；
在所述第一通孔中形成第一插塞，所述第一插塞覆盖所述第一通孔的内壁，且所述第一插塞的厚度小于所述第一通孔的深度；
在所述第一介质层和所述第一插塞上形成第一金属层，所述第一金属层的厚度以及第一插塞的厚度之和小于所述第一通孔的深度；
在所述第一金属层上形成第二介质层，并在所述第二介质层中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层的表面；以及
在所述第二通孔中形成第二插塞，所述第二插塞覆盖所述第二通孔的内壁，且所述第二插塞的厚度小于所述第二通孔的深度。
可选的，所述第一通孔的孔径为4μm～8μm。
可选的，所述第一插塞的厚度为
可选的，所述第一插塞的材料为钨，所述第二插塞的材料为钨。
可选的，所述第一金属层的厚度为
可选的，所述第一介质层的厚度为所述第二介质层的厚度为
可选的，所述第二通孔的孔径为1μm～3μm。
可选的，所述第二插塞的厚度为
另一方面，本发明还提供了一种半导体对准结构，利用上述所述的半导体对准结构的制造方法制造，包括半导体衬底、第一介质层、第一插塞、第一金属层、第二介质层和第二插塞，所述第一介质层和第一插塞形成于所述半导体衬底上；所述第一金属层位于所述第一介质层上，且覆盖所述第一插塞的内壁；所述第二插塞位于所述第一插塞上方的第一金属层的表面，所述第二插塞在所述半导体衬底上的投影位于所述第一插塞在所述半导体衬底上的投影的内部，且所述第二插塞的底部与所述第一金属层的表面相接触。
再一方面，本发明还提供了一种掩膜版组，应用于如上所述的半导体对准结构的制造方法中，包括：
第一介质掩膜版，所述第一介质掩膜版具有第一窗口，用于在刻蚀所述第一介质层时定义出形成第一通孔的区域；
第二介质掩膜版，所述第二介质掩膜版具有第二窗口，用于在刻蚀所述第二介质层时定义出形成第二通孔的区域；以及
其中，所述第二窗口的孔径不大于所述第一窗口的孔径。
与现有技术相比存在以下有益效果：
本发明提供的一种半导体对准结构、制造方法及其掩膜版组，其制造方法包括以下步骤：提供一半导体衬底，在所述半导体衬底上形成有第一介质层；刻蚀所述第一介质层，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底的表面；在所述第一通孔中形成第一插塞，所述第一插塞覆盖所述第一通孔的内壁，且所述第一插塞的厚度小于所述第一通孔的深度；在所述第一介质层和所述第一插塞上形成第一金属层，所述第一金属层的厚度以及第一插塞的厚度之和小于所述第一通孔的深度；在所述第一金属层上形成第二介质层，并在所述第二介质层中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层的表面；以及在所述第二通孔中形成第二插塞，所述第二插塞覆盖所述第二通孔的内壁，且所述第二插塞的厚度小于所述第二通孔的深度。本发明通过在第二插塞下形成第一金属层，使得在后续的刻蚀中，所述第二插塞的底部是与介质层刻蚀选择比高的第一金属层，不易在第二插塞的边缘下陷而形成沟槽，避免了平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。
附图说明
图1为现有技术中EGA布局版图的结构示意图；
图2为去掉第一金属层的EGA布局版图的结构示意图；
图3为本发明一实施例提供的一种半导体对准结构的制造方法的流程图；
图4a-4f为本发明一实施例提供的半导体对准结构的制造方法中各步骤对应的半导体对准结构的结构示意图。
附图标记说明如下：
图1和图2中：
10-衬底；11-第一金属层；12-层间介质层；13-插塞；14-第二金属层；
图4a-4f中：
100-半导体衬底；
210-第一介质层；220-第二介质层；
310-第一插塞；320-第一金属层；330-第二插塞。
具体实施方式
以下将对本发明的一种半导体对准结构、制造方法及其掩膜版组作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3为本实施例提供的一种半导体对准结构的制造方法的流程图。如图3所示，本实施例提供了一种半导体对准结构的制造方法，包括以下步骤：
步骤S10：提供一半导体衬底，在所述半导体衬底上形成有第一介质层；
步骤S20：刻蚀所述第一介质层，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底的表面；
步骤S30：在所述第一通孔中形成第一插塞，所述第一插塞覆盖所述第一通孔的内壁，且所述第一插塞的厚度小于所述第一通孔的深度；
步骤S40：在所述第一介质层和所述第一插塞上形成第一金属层，所述第一金属层的厚度以及第一插塞的厚度之和小于所述第一通孔的深度；
步骤S50：在所述第一金属层上形成第二介质层，并在所述第二介质层中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层的表面；以及
步骤S60：在所述第二通孔中形成第二插塞，所述第二插塞覆盖所述第二通孔的内壁，且所述第二插塞的厚度小于所述第二通孔的深度。
下面结合图3-4f对本实施例所公开的一种半导体对准结构的制造方法进行更详细的介绍。
如图4a所示，首先执行步骤S10，提供一半导体衬底100，在所述半导体衬底100上形成有第一介质层210。
在本实施例中，所述半导体衬底100可为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，详细的，所述半导体衬底100例如是绝缘体上硅(silicon-on-insulator，SOI)基底、体硅(bulk silicon)基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。
所述第一介质层210覆盖所述半导体衬底100的表面，且所述第一介质层210可以为氧化硅、掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层等。在本实施例中，所述第一介质层210为二氧化硅层。形成所述第一介质层210的方法可以为化学气相沉积或等离子体强化学气相沉积。形成的所述第一介质层210的厚度为例如可以为/>或/>等。
如图4b所示，接着执行步骤S20，刻蚀所述第一介质层210，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底100的表面。具体的，利用第一介质掩膜版定义出形成所述第一通孔的区域。所述第一通孔的孔径为4μm～8μm。
如图4c所示，接着执行步骤S30，在所述第一通孔中形成第一插塞310，所述第一插塞310覆盖所述第一通孔的内壁(底壁和侧壁)，且所述第一插塞310的厚度小于所述第一通孔的深度。所述第一插塞310的材料可以为金属，具体的可以为钨。所述第一插塞的厚度例如是例如可以为/>或/>
如图4d所示，接着执行步骤S40，在所述第一介质层210和所述第一插塞310上形成第一金属层320，位于所述第一通孔中的第一金属层320的厚度以及第一插塞310的厚度之和小于所述第一通孔的深度。
其中，所述第一金属层320的厚度例如是例如可以为/>或/>
所述第一金属层320位于第一插塞310上方，且位于第二插塞330的下方，使得后续刻蚀工艺中，介质层对第一金属层320的刻蚀选择比较高，且刻蚀停止在第一金属层320的表面，避免了平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。
如图4e所示，接着执行步骤S50，在所述第一金属层320上形成第二介质层220，并在所述第二介质层220中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层320的表面。
具体的，
首先，通过化学气相沉积或等离子体强化学气相沉积在所述第一金属层320上形成第二介质层220。所述第二介质层220的材质可以为氧化硅、掺氟的氧化硅、掺碳的氧化硅、或者利用液态的胶状氧化硅基材料形成的多孔介质层等。在本实施例中，所述第二介质层220的材质与第一介质层210的材质相同。形成的所述第二介质层的厚度为例如可以为/>或/>
接着，利用第二介质掩膜版定义出形成所述第二通孔的区域，并对所述第二介质层220进行刻蚀，以形成第二通孔。其中，所述第二通孔的孔径为1μm～3μm。所述第二通孔在所述半导体衬底100上的投影位于所述第一通孔在所述半导体衬底100上的投影的内部，即所述第二通孔暴露出所述第一通孔上方的第一金属层320的表面，优选的，所述第一通孔和第二通孔的形状相同，所述第二通孔位于所述第一通孔的中心位置，且所述第二通孔的开口位于所述第一通孔的开口的上方(也就是说，部分深度的所述第二通孔位于所述第一通孔中)，以使得后续形成的所述第二插塞330的至少部分暴露在所述第一通孔的上方。
如图4f所示，接着执行步骤S60，在所述第二通孔中形成第二插塞330，所述第二插塞330覆盖所述第二通孔的内壁，且所述第二插塞330的厚度小于所述第二通孔的深度。
具体的，利用金属材料填充所述第二通孔，以形成第二插塞330，所述第二插塞330覆盖所述第二通孔的侧壁和底壁，并在所述第二通孔内形成凹腔。在本实施例中，所述第二插塞330也为钨插塞。所述第二插塞330的厚度例如是例如可以为或/>
利用以上方式制造的半导体对准结构，包括半导体衬底100、第一介质层210、第一插塞310、第一金属层320、第二介质层220和第二插塞330，所述第一介质层210和第一插塞310形成于所述半导体衬底100上；所述第一金属层320位于所述第一介质层210上，且覆盖所述第一插塞310的内壁；所述第二插塞330位于所述第一插塞310上方的第一金属层320的表面，所述第二插塞330在所述半导体衬底100上的投影位于所述第一插塞310在所述半导体衬底100上的投影的内部，且所述第二插塞330的底部与所述第一金属层320的表面相接触。本实施例提供的半导体对准结构，由于第一金属层320位于所述第二插塞330的底部，使得第二插塞330边缘不出现下陷而形成沟槽，避免了平坦度差的问题，提高了对位标记的准确度。
在本实施了提供的半导体对准结构的制造方法中，对于各步骤中的刻蚀工艺利用了不同的掩膜版来实现，这些掩膜版构成一掩膜版组。具体的，所述掩膜版组包括：
第一介质掩膜版，所述第一介质掩膜版具有第一窗口，用于在刻蚀所述第一介质层时定义出形成第一通孔的区域；
第二介质掩膜版，所述第二介质掩膜版具有第二窗口，用于在刻蚀所述第二介质层时定义出形成第二通孔的区域；
其中，所述第二窗口的孔径不大于所述第一窗口的孔径。本实施例采用了较少的掩膜版实现了本实施例的半导体对准结构的制造方法，降低了工艺成本。
综上所述，本发明提供的一种半导体对准结构、制造方法及其掩膜版组，其制造方法包括以下步骤：提供一半导体衬底，在所述半导体衬底上形成有第一介质层；刻蚀所述第一介质层，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底的表面；在所述第一通孔中形成第一插塞，所述第一插塞覆盖所述第一通孔的内壁，且所述第一插塞的厚度小于所述第一通孔的深度；在所述第一介质层和所述第一插塞上形成第一金属层，所述第一金属层的厚度以及第一插塞的厚度之和小于所述第一通孔的深度；在所述第一金属层上形成第二介质层，并在所述第二介质层中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层的表面；以及在所述第二通孔中形成第二插塞，所述第二插塞覆盖所述第二通孔的内壁，且所述第二插塞的厚度小于所述第二通孔的深度。本发明通过在第一金属层上形成第二插塞，使得所述第二插塞的底部是与介质层刻蚀选择比高的第一金属层，不易在第二插塞的边缘下陷而形成沟槽，避免了平坦度差的问题，且由于形成了第二插塞，提高了对位标记的准确度。
此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种半导体对准结构的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成有第一介质层；
刻蚀所述第一介质层，以形成第一通孔，所述第一通孔的底部暴露出所述半导体衬底的表面；
在所述第一通孔中形成第一插塞，所述第一插塞覆盖所述第一通孔的内壁，且所述第一插塞的厚度小于所述第一通孔的深度；
在所述第一介质层和所述第一插塞上形成第一金属层，所述第一金属层的厚度以及第一插塞的厚度之和小于所述第一通孔的深度；
在所述第一金属层上形成第二介质层，并在所述第二介质层中形成第二通孔，所述第二通孔暴露出所述第一通孔上方的第一金属层的表面，避免在后续形成的第二插塞的边缘下陷而形成沟槽，避免了平坦度差的问题；以及
在所述第二通孔中形成第二插塞，所述第二插塞覆盖所述第二通孔的内壁，且所述第二插塞的厚度小于所述第二通孔的深度。
2.如权利要求1所述的半导体对准结构的制造方法，其特征在于，所述第一通孔的孔径为4μm ~8μm。
3.如权利要求2所述的半导体对准结构的制造方法，其特征在于，所述第一插塞的厚度为1500 Å ~2500 Å。
4.如权利要求3所述的半导体对准结构的制造方法，其特征在于，所述第一插塞的材料为钨，所述第二插塞的材料为钨。
5.如权利要求1~4中任一项所述的半导体对准结构的制造方法，其特征在于，所述第一金属层的厚度为1000Å~2000Å。
6.如权利要求1~4中任一项所述的半导体对准结构的制造方法，其特征在于，所述第一介质层的厚度为4000~5000Å，所述第二介质层的厚度为3000Å~4000Å。
7.如权利要求1~4中任一项所述的半导体对准结构的制造方法，其特征在于，所述第二通孔的孔径为1μm ~3μm。
8.如权利要求1~4中任一项所述的半导体对准结构的制造方法，其特征在于，所述第二插塞的厚度为1500 Å ~2500 Å。
9.一种半导体对准结构，利用如权利要求1~8任一项所述的半导体对准结构的制造方法制造，其特征在于，包括半导体衬底、第一介质层、第一插塞、第一金属层、第二介质层和第二插塞，所述第一介质层和第一插塞形成于所述半导体衬底上；所述第一金属层位于所述第一介质层上，且覆盖所述第一插塞的内壁；所述第二插塞位于所述第一插塞上方的第一金属层的表面，避免第二插塞的边缘下陷而形成沟槽，避免了平坦度差的问题，所述第二插塞在所述半导体衬底上的投影位于所述第一插塞在所述半导体衬底上的投影的内部，且所述第二插塞的底部与所述第一金属层的表面相接触。
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