CN1469434A - 接触孔的形成方法 - Google Patents
接触孔的形成方法 Download PDFInfo
- Publication number
- CN1469434A CN1469434A CNA021261288A CN02126128A CN1469434A CN 1469434 A CN1469434 A CN 1469434A CN A021261288 A CNA021261288 A CN A021261288A CN 02126128 A CN02126128 A CN 02126128A CN 1469434 A CN1469434 A CN 1469434A
- Authority
- CN
- China
- Prior art keywords
- mentioned
- conductive structure
- contact hole
- layer
- formation method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种接触孔的形成方法。首先，提供一半导体衬底，其表面设有依序相邻的第一、第二、第三、以及第四栅极导电结构，其中第二与第三栅极导电结构位于一有源区域内。接着，顺应性形成一金属线层于第二与第三栅极导电结构之间的衬底表面。接着，形成一具有平坦表面的内层介电材料层于衬底的整个表面上，以覆盖金属线层，并填满第一与第二栅极导电结构的空隙、第三与第四栅极导电结构的空隙。最后，形成一第一接触孔、一第二接触孔以及一第三接触孔于上述内层介电层内，其中第一接触孔曝露出第一栅极导电结构的顶部，第二接触孔曝露出金属线层的表面，第三接触孔曝露出第四栅极导电结构的外侧衬底表面。
Description
技术领域
本发明涉及一种半导体工艺，特别涉及一种接触孔的形成方法。
背景技术
现今的内存产品包括：渠沟式DRAM、堆栈式DRAM、FLASH内存。其制作上，为了达到缩小芯片尺寸的目的，在传统的半导体工艺中会采用自对准接触(selfaligned contact，SAC)工艺，可以有效地定义并缩短相邻的栅极导电结构的间距。
图1A至图1F显示现有的SAC工艺剖面示意图。
首先，请参照图1A，提供一P型硅衬底10，包含有：多个浅槽隔离(shallow trench isolation，STI)区12，用来隔绝相邻的有源区域(active area，AA)；一栅极绝缘层14，形成于衬底10表面上；多个栅极导电结构161～164，形成于栅极绝缘层14表面上，其中每一栅极导电结构161～164字线是由一多晶硅层17、一硅化钨层18以及一氮化硅覆盖层19所构成；以及多个N-型离子注入区20，分别形成于相邻的栅极导电结构161～164的硅衬底10表面上。
接着，请参照图1B，先在多晶硅层17与硅化钨层18的侧壁上长成一氧化硅隔衬22，再于整个栅极导电结构161～164侧壁上形成一氮化硅隔衬24，然后利用栅极导电结构161～164与氮化硅隔衬24作为掩膜，于N-型离子注入区20的曝露区域内形成一N+型离子注入区26。其中，N+型离子注入区26用来作为一源/漏极区，而N-型离子注入区20则是用来作为一轻掺杂漏极(lightly doped drain，LDD)。
接着，请参照图1C，先于硅衬底10的整个表面上沉积一氮氧化硅(SiON)衬垫层(linear)28，再利用沉积与化学机械抛光(chemical mechanicalpolishing；CMP)工艺，于氮氧化硅衬垫层28上形成一具有平坦表面的内层介电材料(inter-layer dielectric；ILD)层30，以填满相邻的栅极导电结构161～164的间隙。ILD层30的材料可选用硼磷硅酸盐玻璃(boro-phsphosilicate glass)(BPSG)、高密度等离子体(high density plasma)(HDP)氧化硅或四乙基原硅酸酯(tetraethylorthosilicate)(TEOS)或是其组合材料。
随后，请参照图1D，先于ILD层30上形成一具有位线接触孔图案的第一光致抗蚀剂层31，再将栅极导电结构162、163之间的ILD层30、氮氧化硅衬垫层28去除，以形成一位线接触孔32，可曝露出N+型离子注入区26。
接着，请参照图1E，将第一光致抗蚀剂层31去除之后，先沉积一第一导电层，再利用回刻工艺将位线接触孔32内的第一导电层蚀刻至一预定高度，则残留的第一导电层可作为一位线接触插塞34。
最后，请参照图1F，先于衬底10表面上形成一具有内联机接触孔图案的第二光致抗蚀剂层35，再将预定区域的ILD层30、氮氧化硅衬垫层28与氮化硅覆盖层19去除，以形成一第一内联机接触孔36以及一第二内联机接触孔38。其中，第一内联机接触孔36形成于栅极导电结构161上方，可曝露出硅化钨层18表面，且第二内联机接触孔38则形成于栅极导电结构164的一侧，可曝露出N+型离子注入区26。除去第二光致抗蚀剂层35后，便完成第一接触孔36、第二接触孔38与位线接触孔32的制作。
然而，使用SAC工艺具有以下几个缺点：第一，当STI区12与有源区域AA的高低差(step height)太大，光刻工艺产生对不准问题、CMP工艺无法提供ILD层30适当的厚度或极佳的平坦性时，则会影响接触孔的蚀刻轮廓，进而导致后续内联机结构的问题，如：位线与字线之间的短路，或者位线接触孔瞎窗，尤其在设计准则(design rule)愈来愈微缩时。第二，在进行位线接触孔32的SAC蚀刻时，由于ILD层30与氮氧化硅衬垫层28之间的蚀刻选择比不够大，亦即蚀刻停止能力不足，因此容易在浅槽隔离区12中产生裂缝(seam)问题，进而导致位线接触插塞34与衬底10之间产生结漏电(junction leakage)现象。第三，SAC工艺需要制作较厚的氮化硅覆盖层19，这会增加工艺的热预算，进而降低产品的电性能(如：Vt、Idsat、Ioff)。第四，若要进一步缩小组件的设计，会遭遇到更困难的光刻蚀刻问题。第五，在SAC工艺中，仅能使用氮化硅或氮氧化硅材料来制作覆盖层19与隔衬24，这会增加工艺材料的使用限制，而且会使多晶硅层17的漏电问题恶化。
发明内容
因此，本发明提出一种接触孔的制作方法，以解决现有SAC工艺所产生的缺点。
本发明的目的在于提供一种接触孔的形成方法，于SAC蚀刻时具有优选的选择比。
本发明的另一目的在于提供一种接触孔的形成方法，可同时形成位线接触孔(contact to bit line；CB)、栅极接触孔(contact to gate；CG)以及漏极接触孔(contact to diffusion；CD)，以简化工艺。
为实现上述目的，本发明提出一种接触孔的形成方法，此方法的步骤主要包括：
首先，提供一半导体衬底，其表面上设有依序相邻的一第一栅极导电结构、一第二栅极导电结构、一第三栅极导电结构以及一第四栅极导电结构，其中上述第二栅极导电结构与上述第三栅极导电结构位于一有源区域内。接着，顺应性形成一介电衬垫层于上述衬底表面。接着，去除上述第二栅极导电结构与上述第三栅极导电结构之间的部分衬垫层，以曝露出上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面。然后，顺应性形成一金属线层于上述衬底表面，其中上述金属线层可为多晶硅(poly-silicon)或氮化钛(TiN)。接着，除去部分上述金属线层，留下上述第二栅极导电结构与上述第三栅极导电结构之间的上述金属线层。接着，形成一具有平坦表面的内层介电材料层于上述衬底的整个表面上，以覆盖上述金属线层，并填满上述第一栅极导电结构与上述第二栅极导电结构的空隙、上述第三栅极导电结构与上述第四栅极导电结构的空隙。最后，形成一第一接触孔、一第二接触孔以及一第三接触孔于上述内层介电层内，其中上述第一接触孔曝露出上述第一栅极导电结构的顶部，上述第二接触孔曝露出上述金属线层的表面，上述第三接触孔曝露出上述第四栅极导电结构的外侧衬底表面。
如前所述，上述半导体衬底内还包含多个浅槽隔离区域，分别设置于上述第一栅极导电结构与上述第二栅极导电结构之间、上述第三栅极导电结构与上述第四栅极导电结构之间，用以定义上述有源区域。并且，每一栅极导电结构由一栅极层以及一覆盖层所构成，其中上述覆盖层由以下任一种材料所构成：氮化硅、氮氧化硅以及氧化硅。
如前所述，上述内层介电材料层由以下至少一种材料所构成：硼磷硅酸盐玻璃(boro-phspho silicate glass)(BPSG)、高密度等离子体(high densityplasma)(HDP)氧化硅或四乙基原硅酸酯(tetraethylorthosilicate)(TEOS)。每一栅极导电结构的侧壁上形成有一隔衬，且上述隔衬由以下至少一种材料所构成：氮化硅、氮氧化硅或氧化硅。
如前所述，去除部分上述衬垫层的方法包括：形成一第一图案化光致抗蚀剂，以露出上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面；以上述第一图案化光致抗蚀剂为掩膜，蚀刻上述衬垫层；以及除去上述第一图案化光致抗蚀剂。其中，上述衬垫层由以下任一种材料所构成：氮氧化硅、氮化硅或氧化硅。
如前所述，除去部分上述金属线层的方法包括：形成一第二图案化光致抗蚀剂，以覆盖上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面；以上述第二图案化光致抗蚀剂为掩膜，蚀刻上述金属线层；以及除去上述第二图案化光致抗蚀剂。
如前所述，形成上述具有平坦表面的内层介电材料层的方法包括：全面形成上述内层介电材料层于上述衬底表面；以及实施一平坦化处理。并且，上述平坦化处理可利用化学机械抛光法(CMP)进行。
如前所述，形成上述第一接触孔、上述第二接触孔以及上述第三接触孔的方法包括：形成一第三图案化光致抗蚀剂，曝露出上述第一栅极导电结构的上方、上述金属线层的表面以及上述第四栅极导电结构的外侧的衬底表面；以上述第二图案化光致抗蚀剂为掩膜，蚀刻上述内层介电材料层；以及除去上述第三图案化光致抗蚀剂。
附图说明
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下：
图1A至图1F显示根据现有SAC工艺技术的形成接触孔的工艺剖视图；以及
图2A至图2H显示本发明的一实施例的形成接触孔的工艺剖视图。
附图中的附图标记说明如下：
10、50～衬底； 12、52～浅槽隔离区；
14、54～栅极绝缘层； 17、57～多晶硅层；
18、58～硅化钨层； 19、59～氮化硅覆盖层；
20、60～轻掺杂漏极； 22、62～氧化硅隔衬；
24、64～氮化硅隔衬； 26、66～源/漏极区；
28、68～衬垫层； 30、72～内层介电层；
32、742～位线接触孔； 34～位线接触插塞；
70～金属线层； 73～第三图案化光致抗蚀剂层；
161～164、561～564～栅极导电结构；
31、69～第一图案化光致抗蚀剂层；
35、71～第二图案化光致抗蚀剂层；
36、741～第一内联机接触孔；
38、743～第二内联机接触孔。
具体实施方式
实施例
以下请参阅图2A至图2H，其显示本发明接触插塞的制作方法的剖面示意图。
首先，请参照图2A，以一P型硅衬底50为例，其包含有：多个浅槽隔离区52，用来隔绝相邻的有源区域(AA)；一栅极绝缘层54，形成于衬底50表面上；多个栅极导电结构561～564，形成于栅极绝缘层54表面上，其中每一栅极导电结构561～564是由一多晶硅层57、一硅化钨层58以及一覆盖层59所构成；以及多个Nu-型离子注入区60，分别形成于相邻的栅极导电结构561～564的硅衬底50表面上。其中，覆盖层59的材料可为氮化硅、氮氧化硅或是氧化硅。
接着，请参照图2B，先在多晶硅层57与硅化钨层58的侧壁上形成一第一隔衬62，再于整个栅极导电结构561～564侧壁上形成一第二隔衬64。其中，第一隔衬62的材料例如为氧化硅，第二隔衬64的材料可选用氮化硅、氮氧化硅或是氧化硅。然后，利用栅极导电结构561～564与第二隔衬64作为掩膜，于N-型离子注入区60的曝露区域内形成一N+型离子注入区66。其中，N+型离子注入区66用来作为一源/漏极区，而N-型离子注入区60则用来作为一轻掺杂漏极(lightly doped drain，LDD)。
接着，请参照图2C，于硅衬底50的整个表面上沉积一衬垫层68，其材料可选用氮氧化硅、氮化硅或氧化硅。
然后，请参照图2D，利用一第一图案化光致抗蚀剂层69进行光刻与蚀刻工艺，将栅极导电结构562、563之间的部分衬垫层68去除，以曝露出栅极导电结构562、563之间的N+型离子注入区66。
跟着，请参照图2E，将第一图案化光致抗蚀剂层69去除之后，全面形成一金属线层70于衬底50的整个表面上，上述金属线层可为多晶硅(poly-silicon)或氮化钛(TiN)。
随后，如图2F所示，利用一第二图案化光致抗蚀剂层71为掩膜，以及衬垫层68作为蚀刻终止层，进行光刻与蚀刻工艺，将大部分的金属线层70去除，则存留在栅极导电结构562、563之间的金属线层70部分。其中，第二图案化光致抗蚀剂可为第一图案化光致抗蚀剂的相反图案(reversetone)。
请参照图2G，将第二图案化光致抗蚀剂层71去除之后，进行适当沉积与CMP工艺，以于衬底50的整个表面上形成一具有平坦表面的ILD层72，以填满相邻的栅极导电结构561～564的间隙。ILD层72的材料可选用硼磷硅酸盐玻璃(boro-phspho silicate glass)(BPSG)、高密度等离子体(highdensity plasma)(HDP)氧化硅或四乙基原硅酸酯(tetraethylorthosilicate)(TEOS)或是其组合材料。
最后，请参照图2H，先于ILD层72上形成一具有接触孔图案的第三图案化光致抗蚀剂层73，再将预定区域的ILD层72、氮氧化硅衬垫层68与覆盖层59去除，则可形成一位线接触孔742、一第一内联机接触孔741以及一第二内联机接触孔743。其中，位线接触孔742位于栅极导电结构562、563之间的电连接底垫70a上方，并且蚀刻位线接触孔742时是以金属线层70a做为蚀刻终止层；第一内联机接触孔741即为栅极接触孔(CG)，形成于栅极导电结构561上方，且曝露出硅化钨层58表面；第三内联机接触孔743即为漏极接触孔(CD)，形成于栅极导电结构564的一侧，可曝露出N+型离子注入区66。如此一来，完成根据本发明的接触孔工艺，以便后续形成金属插塞(plug)于接触孔内做为内连导线。
发明特征及优点
本发明的主要特征在于：第一，引用一金属线层于位线接触孔区域的衬底上，做为蚀刻位线接触孔的蚀刻终止层，以提高蚀刻的选择比。第二，同时蚀刻出位接触孔与各内联机接触孔。
与现有技术相比，本发明方法具有以下优点：第一，本发明是先形成金属线层于衬底，再利用多晶硅与氧化硅的高选择比进行接触孔的蚀刻，因此可以避免现有SAC蚀刻工艺所产生的接触孔的蚀刻轮廓不佳、内联机结构的短路或瞎窗等问题。第二，本发明可利用第一光致抗蚀剂层作为掩膜，可轻易地去除第二、第三栅极导电结构之间的衬垫层，而不易产生较深的硅凹陷深度，且能防止在浅槽隔离区中产生裂缝(seam)问题，因此可避免接触插塞与衬底之间产生结漏电(junction leakage)现象。第三，位线接触内的金属线层与硅基材具有极佳的欧姆接触，故可提供稳定的接触电阻。第四，本发明可使用较薄的覆盖层，故能有效降低热预算，进而提升产品的电性能。第五，若要进一步缩小组件的设计，本发明方法仍可适用，不会遭遇到SAC工艺所面临的光刻蚀刻问题。第六，本发明不仅能使用氮化硅或氮氧化硅材料来制作覆盖层与第二隔衬，还可使用氧化硅材料，故可减少工艺材料的使用。值得注意的是，在优选实施例中，当衬垫层为氮化硅材料时，则ILD层可使用硼磷硅酸盐玻璃(BPSG)材料；当衬垫层为氧化硅材料时，则ILD层可使用不含硼、磷的介电材料，此目的乃是防止硼、磷离子扩散进入硅衬底，以确保组件的稳定性。
本发明虽然以优选实施例公开如上，但是其并非用以限定本发明的范围，在不脱离本发明的精神和范围的情况下，本领域技术人员可做各种更改与润饰，因此本发明的保护范围应当以权利要求所界定的为准。
Claims (38)
1.一种接触孔的形成方法，包括下列步骤：
提供一半导体衬底，其表面上设有依序相邻的一第一栅极导电结构、一第二栅极导电结构、一第三栅极导电结构以及一第四栅极导电结构，其中上述第二栅极导电结构与上述第三栅极导电结构位于一有源区域内；
顺应性形成一金属线层于上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面上；
形成一具有平坦表面的内层介电材料层于上述衬底的整个表面上，以覆盖上述金属线层，并填满上述第一栅极导电结构与上述第二栅极导电结构的空隙、上述第三栅极导电结构与上述第四栅极导电结构的空隙；以及
形成一位线接触孔于上述内层介电层内，以曝露出上述金属线层的表面。
2.如权利要求1所述的接触孔的形成方法，其中形成上述金属线层的材料可为多晶硅或氮化钛。
3.如权利要求1所述的接触孔的形成方法，其中形成上述金属线层的方法包括：
顺应性形成上述金属线层于上述衬底的整个表面；以及
除去部分上述金属线层，留下上述第二栅极导电结构与上述第三栅极导电结构之间的上述金属线层。
4.如权利要求1所述的接触孔的形成方法，其中形成上述具有平坦表面的内层介电材料层的方法包括：
全面形成上述内层介电材料层于上述衬底表面；以及
实施一平坦化处理。
5.如权利要求4所述的接触孔的形成方法，其中上述平坦化处理利用化学机械抛光法进行。
6.如权利要求1所述的接触孔的形成方法，其中形成上述位线接触孔的方法包括：
形成一图案化光致抗蚀剂，曝露出上述金属线层的表面；
以上述图案化光致抗蚀剂为掩膜，蚀刻上述内层介电材料层；以及
除去上述图案化光致抗蚀剂。
7.如权利要求1所述的接触孔的形成方法，其中形成上述位线接触孔的步骤可同时形成一第一内联机接触孔与一第二内联机接触孔，其中上述第一内联机接触孔曝露出上述第一栅极结构的顶部，上述第二内联机接触孔曝露出上述第四栅极结构的外侧衬底表面。
8.如权利要求1所述的接触孔的形成方法，其中每一栅极导电结构由一栅极层以及一覆盖层所构成。
9.如权利要求1所述的接触孔的形成方法，其中上述覆盖层由以下任一种材料所构成：氮化硅、氮氧化硅以及氧化硅。
10.如权利要求1所述的接触孔的形成方法，其中上述内层介电材料层由以下至少一种材料所构成：硼磷硅酸盐玻璃、高密度等离子体氧化硅或四乙基原硅酸酯。
11.如权利要求1所述的接触孔的形成方法，其中每一栅极导电结构的侧壁上形成有一隔衬。
12.如权利要求1所述的接触孔的形成方法，其中上述隔衬由以下至少一种材料所构成：氮化硅、氮氧化硅或氧化硅。
13.如权利要求1所述的接触孔的形成方法，其中上述半导体衬底内还包含多个浅槽隔离区域，分别设置于上述第一栅极导电结构与上述第二栅极导电结构之间、上述第三栅极导电结构与上述第四栅极导电结构之间，用以定义上述有源区域。
14.一种接触孔的形成方法，包括下列步骤：
提供一半导体衬底，其表面上设有依序相邻的一第一栅极导电结构、一第二栅极导电结构、一第三栅极导电结构以及一第四栅极导电结构，其中上述第二栅极导电结构与上述第三栅极导电结构位于一有源区域内；
顺应性形成一金属线层于上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面上；
形成一具有平坦表面的内层介电材料层于上述衬底的整个表面上，以覆盖上述金属线层，并填满上述第一栅极导电结构与上述第二栅极导电结构的空隙、上述第三栅极导电结构与上述第四栅极导电结构的空隙；
形成一图案化光致抗蚀剂于上述内层介电材料层表面；以及
以上述图案化光致抗蚀剂为掩膜，蚀刻上述内层介电材料层，同时形成一第一接触孔、一第二接触孔以及一第三接触孔于上述内层介电层内，其中上述第一接触孔曝露出上述第一栅极导电结构的顶部，上述第二接触孔曝露出上述金属线层的表面，上述第三接触孔曝露出上述第四栅极导电结构的外侧衬底表面。
15.如权利要求14所述的接触孔的形成方法，其中形成上述金属线层的材料可为多晶硅或氮化钛。
16.如权利要求14所述的接触孔的形成方法，其中形成上述金属线层的方法包括：
顺应性形成上述金属线层于上述衬底的整个表面；以及
除去部分上述金属线层，留下上述第二栅极导电结构与上述第三栅极导电结构之间的上述金属线层。
17.如权利要求14所述的接触孔的形成方法，其中形成上述具有平坦表面的内层介电材料层的方法包括：
全面形成上述内层介电材料层于上述衬底表面；以及
实施一平坦化处理。
18.如权利要求17所述的接触孔的形成方法，其中上述平坦化处理利用化学机械抛光法进行。
19.如权利要求14所述的接触孔的形成方法，其中每一栅极导电结构由一栅极层以及一覆盖层所构成。
20.如权利要求14所述的接触孔的形成方法，其中上述覆盖层由以下任一种材料所构成：氮化硅、氮氧化硅以及氧化硅。
21.如权利要求14所述的接触插塞的制作方法，其中上述内层介电材料层由以下至少一种材料所构成：硼磷硅酸盐玻璃、高密度等离子体氧化硅或四乙基原硅酸酯。
22.如权利要求14所述的接触孔的形成方法，其中每一栅极导电结构的侧壁上形成有一隔衬。
23.如权利要求14所述的接触孔的形成方法，其中上述隔衬由以下至少一种材料所构成：氮化硅、氮氧化硅或氧化硅。
24.如权利要求14所述的接触孔的形成方法，其中上述半导体衬底内还包含多个浅槽隔离区域，分别设置于上述第一栅极导电结构与上述第二栅极导电结构之间、上述第三栅极导电结构与上述第四栅极导电结构之间，用以定义上述有源区域。
25.一种接触孔的形成方法，包括下列步骤：
提供一半导体衬底，其表面上设有依序相邻的一第一栅极导电结构、一第二栅极导电结构、一第三栅极导电结构以及一第四栅极导电结构，其中上述第二栅极导电结构与上述第三栅极导电结构位于一有源区域内；
顺应性形成一衬垫层于上述衬底表面；
去除上述第二栅极导电结构与上述第三栅极导电结构之间的部分衬垫层，以曝露出上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面；
顺应性形成一金属线层于上述衬底表面；
除去部分上述金属线层，留下上述第二栅极导电结构与上述第三栅极导电结构之间的上述金属线层；
形成一具有平坦表面的内层介电材料层于上述衬底的整个表面上，以覆盖上述金属线层，并填满上述第一栅极导电结构与上述第二栅极导电结构的空隙、上述第三栅极导电结构与上述第四栅极导电结构的空隙；
形成一图案化光致抗蚀剂于上述内层介电材料层表面；以及
以上述图案化光致抗蚀剂为掩膜，蚀刻上述内层介电材料层，同时形成一第一接触孔、一第二接触孔以及一第三接触孔于上述内层介电层内，其中上述第一接触孔曝露出上述第一栅极导电结构的顶部，上述第二接触孔曝露出上述金属线层的表面，上述第三接触孔曝露出上述第四栅极导电结构的外侧衬底表面。
26.如权利要求25所述的接触孔的形成方法，其中形成上述金属线层的材料可为多晶硅或氮化钛。
27.如权利要求25所述的接触孔的形成方法，其中去除部分上述衬垫层的方法包括：
形成一第一图案化光致抗蚀剂，以露出上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面；
以上述第一图案化光致抗蚀剂为掩膜，蚀刻上述衬垫层；以及
除去上述第一图案化光致抗蚀剂。
28.如权利要求25所述的接触孔的形成方法，其中上述衬垫层由以下任一种材料所构成：氮氧化硅、氮化硅或氧化硅。
29.如权利要求25所述的接触孔的形成方法，其中除去部分上述金属线层的方法包括：
形成一第二图案化光致抗蚀剂，以覆盖上述第二栅极导电结构与上述第三栅极导电结构之间的衬底表面；
以上述第二图案化光致抗蚀剂为掩膜，蚀刻上述金属线层；以及
除去上述第二图案化光致抗蚀剂。
30.如权利要求27与29所述的接触孔的形成方法，其中上述第二图案化光致抗蚀剂可为上述第一图案化光致抗蚀剂的相反图案。
31.如权利要求25所述的接触孔的形成方法，其中形成上述具有平坦表面的内层介电材料层的方法包括：
全面形成上述内层介电材料层于上述衬底表面；以及
实施一平坦化处理。
32.如权利要求25所述的接触孔的形成方法，其中上述平坦化处理利用化学机械抛光法进行。
33.如权利要求25所述的接触孔的形成方法，其中每一栅极导电结构由一栅极层以及一覆盖层所构成。
34.如权利要求25所述的接触孔的形成方法，其中上述覆盖层由以下任一种材料所构成：氮化硅、氮氧化硅以及氧化硅。
35.如权利要求25所述的接触插塞的制作方法，其中上述内层介电材料层由以下至少一种材料所构成：硼磷硅酸盐玻璃、高密度等离子体氧化硅或四乙基原硅酸酯。
36.如权利要求25所述的接触孔的形成方法，其中每一栅极导电结构的侧壁上形成有一隔衬。
37.如权利要求25所述的接触孔的形成方法，其中上述隔衬由以下至少一种材料所构成：氮化硅、氮氧化硅或氧化硅。
38.如权利要求25所述的接触孔的形成方法，其中上述半导体衬底内还包含多个浅槽隔离区域，分别设置于上述第一栅极导电结构与上述第二栅极导电结构之间、上述第三栅极导电结构与上述第四栅极导电结构之间，用以定义上述有源区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021261288A CN1469434A (zh) | 2002-07-17 | 2002-07-17 | 接触孔的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021261288A CN1469434A (zh) | 2002-07-17 | 2002-07-17 | 接触孔的形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1469434A true CN1469434A (zh) | 2004-01-21 |
Family
ID=34143252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA021261288A Pending CN1469434A (zh) | 2002-07-17 | 2002-07-17 | 接触孔的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1469434A (zh) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102420175A (zh) * | 2011-06-15 | 2012-04-18 | 上海华力微电子有限公司 | 设置顶部刻蚀阻挡层以增加接触孔刻蚀制程窗口的方法 |
| CN102810463A (zh) * | 2011-06-01 | 2012-12-05 | 上海华虹Nec电子有限公司 | 接触孔刻蚀方法 |
| CN103946971A (zh) * | 2011-11-14 | 2014-07-23 | 超威半导体公司 | 用于形成自对准触点和局部互连的方法 |
| CN106571305A (zh) * | 2015-08-28 | 2017-04-19 | 英飞凌科技德累斯顿有限公司 | 具有通过夹层延伸的接触结构的半导体器件及其制造方法 |
| CN110729347A (zh) * | 2019-10-21 | 2020-01-24 | 上海华虹宏力半导体制造有限公司 | Nldmos器件的制造方法及该nldmos器件 |
| CN112786568A (zh) * | 2021-01-22 | 2021-05-11 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构、制造方法及其掩膜版组 |
| CN113745192A (zh) * | 2020-05-28 | 2021-12-03 | 长鑫存储技术有限公司 | 位线引出结构及其制备方法 |
| WO2023165000A1 (zh) * | 2022-03-02 | 2023-09-07 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| CN117577643A (zh) * | 2024-01-19 | 2024-02-20 | 安徽大学 | 一种半导体结构及其制造方法 |
-
2002
- 2002-07-17 CN CNA021261288A patent/CN1469434A/zh active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102810463A (zh) * | 2011-06-01 | 2012-12-05 | 上海华虹Nec电子有限公司 | 接触孔刻蚀方法 |
| CN102810463B (zh) * | 2011-06-01 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 接触孔刻蚀方法 |
| CN102420175A (zh) * | 2011-06-15 | 2012-04-18 | 上海华力微电子有限公司 | 设置顶部刻蚀阻挡层以增加接触孔刻蚀制程窗口的方法 |
| CN102420175B (zh) * | 2011-06-15 | 2013-12-04 | 上海华力微电子有限公司 | 设置顶部刻蚀阻挡层以增加接触孔刻蚀制程窗口的方法 |
| CN103946971A (zh) * | 2011-11-14 | 2014-07-23 | 超威半导体公司 | 用于形成自对准触点和局部互连的方法 |
| CN103946971B (zh) * | 2011-11-14 | 2016-11-09 | 超威半导体公司 | 用于形成自对准触点和局部互连的方法 |
| CN106571305A (zh) * | 2015-08-28 | 2017-04-19 | 英飞凌科技德累斯顿有限公司 | 具有通过夹层延伸的接触结构的半导体器件及其制造方法 |
| CN110729347A (zh) * | 2019-10-21 | 2020-01-24 | 上海华虹宏力半导体制造有限公司 | Nldmos器件的制造方法及该nldmos器件 |
| CN113745192A (zh) * | 2020-05-28 | 2021-12-03 | 长鑫存储技术有限公司 | 位线引出结构及其制备方法 |
| CN113745192B (zh) * | 2020-05-28 | 2024-03-29 | 长鑫存储技术有限公司 | 位线引出结构及其制备方法 |
| CN112786568A (zh) * | 2021-01-22 | 2021-05-11 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构、制造方法及其掩膜版组 |
| CN112786568B (zh) * | 2021-01-22 | 2024-03-15 | 上海华虹宏力半导体制造有限公司 | 一种半导体对准结构、制造方法及其掩膜版组 |
| WO2023165000A1 (zh) * | 2022-03-02 | 2023-09-07 | 长鑫存储技术有限公司 | 半导体结构及半导体结构的制作方法 |
| CN117577643A (zh) * | 2024-01-19 | 2024-02-20 | 安徽大学 | 一种半导体结构及其制造方法 |
| CN117577643B (zh) * | 2024-01-19 | 2024-04-09 | 安徽大学 | 一种半导体结构及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100561728C (zh) | 半导体器件及其制造方法 | |
| KR100505658B1 (ko) | ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자 | |
| US5950090A (en) | Method for fabricating a metal-oxide semiconductor transistor | |
| CN1314707A (zh) | 集成电路器件的形成方法及由该方法形成的集成电路器件 | |
| US6548394B1 (en) | Method of forming contact plugs | |
| US6784084B2 (en) | Method for fabricating semiconductor device capable of reducing seam generations | |
| TW202145455A (zh) | 記憶體元件結構 | |
| US20090004855A1 (en) | Method for fabricating semiconductor device | |
| CN1320631C (zh) | 通过形成镶嵌互连制造半导体器件的方法 | |
| KR20040061967A (ko) | 반도체 소자의 제조방법 | |
| CN1469434A (zh) | 接触孔的形成方法 | |
| US7649218B2 (en) | Lateral MOS transistor and method for manufacturing thereof | |
| US6903022B2 (en) | Method of forming contact hole | |
| US6130121A (en) | Method for fabricating a transistor | |
| US20040219729A1 (en) | Flash memory device | |
| CN1290172C (zh) | 镶嵌结构的位元线接触窗插塞的制作方法 | |
| US11482448B2 (en) | Planarization method of a capping insulating layer, a method of forming a semiconductor device using the same, and a semiconductor device formed thereby | |
| CN100487886C (zh) | 形成半导体器件的位线的方法 | |
| KR100532770B1 (ko) | 반도체 소자의 제조 방법 | |
| JP4033728B2 (ja) | コンタクトホール形成方法 | |
| CN1314106C (zh) | 埋入式沟槽电容器及其制造方法 | |
| KR20010008589A (ko) | 상감 기법을 이용한 반도체장치의 비트라인 형성방법 | |
| KR20100048762A (ko) | 반도체 소자 및 그의 제조방법 | |
| CN114078780A (zh) | 半导体结构及其制作方法 | |
| KR20050061736A (ko) | 반도체소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20040121 |