CN1549329A - 镶嵌结构的位元线接触窗插塞的制作方法 - Google Patents

Abstract

一种镶嵌结构的位元线接触窗插塞的制作方法，是先于两相邻闸极导电结构的间隙内制作一电连接底垫，再于一层间介电层中进行位元线接触窗的蚀刻，进而在电连接底垫上制作一位元线接触窗插塞。

Description

镶嵌结构的位元线接触窗插塞的制作方法

技术领域

本发明是有关于一种接触窗插塞制程，特别有关于一种镶嵌(damascene)结构的位元线接触窗插塞的制作方法。

背景技术

在半导体制程中，自我对准接触(self aligned contact，SAC)制程可以有效地定义并缩短相邻的多晶硅闸极的间距，以达到缩小芯片尺寸的目的，尤其是应用在内存产品的制作上，如：渠沟式DRAM、堆栈式DRAM、FLASH内存。在SAC制程中，闸极的侧壁子结构可以定义两相邻的轻掺杂汲极(lightly doped drain，LDD)区域之间的最小距离，而且可以用来延长闸极边缘处的介电区域，进而改善源/汲极区的漏电(leakage)性质。

如图1A至图1G所示，其显示习知SAC制程的剖面示意图。如图1A所示，以一P型硅基底10为例，其表面上覆盖有一闸极绝缘层12，复数个闸极结构14是形成于闸极绝缘层12表面上，以及复数个N^-型离子扩散区16是分别形成于相邻闸极结构14的硅基底10表面上。其中，每一闸极结构14是由一多晶硅层18以及一氮化硅覆盖层20所堆栈构成。

如图1B所示，在闸极结构14侧壁上形成一氮化硅(Si₃N₄)侧壁子22，然后利用闸极结构14与氮化硅侧壁子22作为幕罩，于N^-型离子扩散区16的未被覆盖区域内形成一N⁺型离子扩散区24。其中，N⁺型离子扩散区24是用来作为一源/汲极区，而N^-型离子扩散区16则是用来作为一轻掺杂汲极(lightly doped drain，LDD)结构。然后，于硅基底10表面上沉积一氮化硅阻挡层26，以覆盖住整个闸极结构14。

然后，如图1C所示，于阻挡层26表面上沉积一层间介电(inter layerdielectric，ILD)层28，以填满相邻的闸极结构14的间隙。随后，如图1D所示，对层间介电层28进行一化学机械研磨(chemical mechanicalpolishing，CMP)制程，以使层间介电层28的表面平坦化。接着，如图1E所示，先于层间介电层28上形成一光阻层(未显示)，用来定义接触窗的图形，再利用阻挡层26作为一蚀刻停止层，将相邻的闸极结构14之间的层间介电层28去除，以形成一开口29。不过，在实际操作上，氮化硅覆盖层20以及氮化硅侧壁子22会被过度蚀刻，因此开口29的蚀刻轮廓是如同虚线所示。

尔后，如图1F所示，将开口29底部的阻挡层26完全蚀刻去除，以使相邻的闸极结构14之间的N⁺型离子扩散区24表面曝露出来，便制作完成一位元线接触窗30。后续，如图1G所示，借由沉积、微影、蚀刻以及CMP制程，于位元线接触窗30内填满一导电材料，用以当作一位元线接触窗插塞32。后续可再进行闸极接触窗制程、源极接触窗制程以及相关的内联机制程，于此省略叙述。

然而，习知使用SAC制程具有以下几个缺点：

第一，当有效区域的高低差(step height)使微影制程产生对不准问题时、或CMP制程无法提供层间介电层28适当厚度或极佳平坦性时，则会影响位元线接触窗30的蚀刻轮廓，进而导致后续内联机结构的缺陷问题，如：位元线与字符线之间的短路，或者位元线接触窗30的瞎窗问题。

第二，在进行位元线接触窗30的SAC蚀刻时，由于层间介电层28与阻挡层26之间的蚀刻选择比不够大，亦即蚀刻停止能力不足，因此容易在浅沟隔离区中产生裂缝(seam)问题，进而导致后续制作的位元线接触插塞32与基底10之间产生接合漏电(junction leakage)现象。

第三，SAC制程需要制作较厚的氮化硅覆盖层20，这会增加制程的热预算，进而降低产品的电性品质(如：V_t、I_dsat、I_off)。

第四，若要进一步缩小组件的设计，会遭遇到更困难的微影蚀刻问题。

第五，在SAC制程中，仅能使用SiN或SiON材质来制作覆盖层20与侧壁子22，这会增加制程材料的使用限制，而且会使多晶硅层18的漏电问题恶化。

发明内容

本发明提出一种镶嵌结构的位元线接触窗插塞的制作方法，以解决习知SAC制程所产生的缺点。

为达成上述目的，本发明提供一种镶嵌结构的位元线接触窗插塞的制作方法，包括下列步骤：提供一半导体基底，该基底表面上包含有一第一闸极导电结构以及一第二闸极导电结构，而该基底内包含有一源/汲区域，其中该源/汲区域位于该第一闸极导电结构以及该第二闸极导电结构的空隙内；形成一第一导电层于该第一闸极导电结构以及该第二闸极导电结构的空隙内，且与该源/汲区域形成电性连接；形成一具有平坦表面的层间介电层于该基底表面上，以覆盖该第一导电层、该第一闸极导电结构以及该第二闸极导电结构；形成一位元线接触窗于该层间介电层内，以曝露该第一导电层的顶面；以及形成一第二导电层于该位元线接触窗内，则该第一导电层以及该第二导电层是构成为一镶嵌结构的位元线接触窗插塞。

附图说明

图1A至图1G是显示习知SAC制程的剖面示意图；

图2A至图2K是显示本发明镶嵌结构的位元线接触窗插塞制程的剖面示意图。

符号说明：

硅基底-10

闸极绝缘层-12

闸极结构-14

N^-型离子扩散区-16

多晶硅层-18

氮化硅覆盖层-20

侧壁子-22

N⁺型离子扩散区-24

氮化硅阻挡层-26

层间介电层-28

开口-29

位元线接触窗-30

位元线接触窗插塞-32

硅基底-40

浅沟隔离区-42

闸极绝缘层-44

闸极导电结构-46A-46D

侧壁子-48

N^-型离子扩散区-50

N⁺型离子扩散区-52

第一衬线层-54

第一光阻层-56

开口-57

第一导电层-58

电连接底垫-58a

残留物-58b

第二光阻层-60

第二衬线层-62

第一层间介电层-64

第二层间介电层-66

第三光阻层-68

开口-69I、69II、69III

位线接触窗-70I

闸极接触窗-70II

源极接触窗-70III

第二导电层72

具体实施方式

本发明提供一种镶嵌结构的位元线接触窗插塞的制作方法，适用于0.11μm以下的接触窗制程，且可应用在渠沟式DRAM、堆栈式DRAM、FLASH内存的产品制作上。为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

如图2A至图2K所示，其显示本发明镶嵌结构的位元线接触窗插塞制程的剖面示意图。

如图2A所示，以一P型半导体硅基底40为例，其包含有复数个浅沟隔离区42，用来隔绝相邻的有效区域。一闸极绝缘层44形成于硅基底40表面上，复数个闸极导电结构46A-46D是形成于闸极绝缘层44表面上，且每一个闸极导电结构46A-46D的侧壁上均制作有一侧壁子48。此外，复数个N^-型离子扩散区50是分别形成于相邻的闸极导电结构46A-46D外侧周围的硅基底40表面上，而复数个N⁺型离子扩散区52，是分别形成于每个N^-型离子扩散区50的暴露区域内。

闸极导电结构46A-46D的较佳者为，由一多晶硅层、一硅化钨层以及一覆盖层所堆栈构成，而覆盖层的材质可为SiN、SiON或是氧化硅。侧壁子48的较佳者为SiN、SiON、氧化硅或其组合材质。N⁺型离子扩散区52来作为一源/汲极区，N^-型离子扩散区50则用来作为一轻掺杂汲极(lightly doped drain，LDD)结构。

如图2B所示，先于硅基底40的整个表面上沉积一第一衬线层54，其材质可选用SiON、SiN或氧化硅。较佳者为，第一衬线层54为一氮化硅层，且厚度约为100-120，其目的之一在于提供作为后续电连接底垫的蚀刻停止层，其目的之二在于防止后续沉积的BPSG层内的离子扩散现象。

然后，如图2C所示，提供一第一光阻层56，其包含有一开口57是相对应于一位元线接触窗图案。随后，如图2D所示，借由微影与蚀刻制程，将开口57内的第一衬线层54以与门极绝缘层44去除，以曝露闸极导电结构46B、46C之间的N⁺型离子扩散区52。

跟着，如图2E所示，将第一光阻层56去除之后，于硅基底40的整个表面上沉积一第一导电层58，然后利用化学机械研磨(CMP)制程使第一导电层58的表面平坦化，并使第一导电层58的表面高度与闸极导电结构46A-46D的顶部第一衬线层54的高度切齐或略高。第一导电层58的较佳者为多晶硅材料，厚度约为3500-3000。

随后，如图2F所示，于第一导电层58上形成一第二光阻层60，其图案乃相对应于一位元线接触窗图案。尔后，如图2G所示，利用第二光阻层60作为罩幕进行一蚀刻制程，并借由第一衬线层54作为一蚀刻停止层，将大部分的第一导电层58去除，则存留在闸极导电结构46B、46C之间的第一导电层58可用作为一电连接底垫(landing pad)58a，其表面高度与闸极导电结构46B、46C的顶部第一衬线层54的高度切齐或略高。

此外，将第二光阻层60去除之后，在表面起伏轮廓的凹陷处尚发现有多晶硅或高分子的残留物58b，因此，需要再进行一道湿蚀刻制程，例如：使用NH₄OH蚀刻溶液，以确保清除残留物58b。

依序，如图2H所示，于硅基底40的整个表面上形成一第二衬线层62，其较佳者为使用氮化硅、厚度为100-120，可覆盖电连接底垫58a的顶部。第二衬线层62的一种制作方式，是先去除第一衬线层54，再顺应性地沉积一氮化硅层，另一种制作方式是直接于电连接底垫58a的顶部顺应性地沉积一氮化硅层。氮化硅的第二衬线层62的目的之一在于防止两相邻位元线之间的短路问题，其目的之二则在于后续接触窗蚀刻制程中，提供较佳蚀刻选择比。

除此之外，氮化硅的第二衬线层62的制作，可以允许后续制程同时进行位元线接触窗、闸极接触窗以及源极接触窗的蚀刻步骤。本发明方法亦可省略氮化硅的第二衬线层62的制作，但后续须先进行位元线接触窗的蚀刻步骤，再另外进行闸极接触窗以及源极接触窗的蚀刻步骤。

然后，如图2I所示，于硅基底40的整个表面上形成一第一层间介电层64，以填满相邻的闸极导电结构46A-46D的间隙，再借由化学机械研磨(CMP)制程使第一层间介电层64的表面平坦化，直至与第二衬线层62的顶部高度切齐。而后，于第一层间介电层64的表面上沉积一具有平坦表面的第二层间介电层66。第一层间介电层64以及第二层间介电层66的材质可选用BPSG、HDP氧化硅、TEOS氧化硅或是其组合材料，较佳者为，第一层间介电层64为一BPSG层，厚度约为3500-3000，第二层间介电层66为一TEOS氧化硅层，厚度约为3000-2500。

随后，如图2J所示，提供一第三光阻层68，其包含有一第一开口69I是相对应于一位元线接触窗图案、一第二开口69II是相对应于一闸极接触窗图案、一第三开口69III是相对应于一源极接触窗图案。进行微影与蚀刻制程，将暴露于开口69I、69II、69III内的第二层间介电层66、第一层间介电层64、第二衬电层62以与门极绝缘层44去除，则可形成一位元线接触窗70I、一闸极接触窗70II以及一源极接触窗70III。其中，位元线接触窗70I是暴露闸极导电结构46B、46C之间的电连接底垫58a；闸极接触窗70II是形成于闸极导电结构46A上方，且曝露出闸极导电结构46的硅化钨层表面；源极接触窗70III是暴露闸极导电结构46D的一侧的N⁺型离子扩散区52。

最后，如图2K所示，将第三光阻层68去除之后，于硅基底40的整个表面上沉积一第二导电层72，以填满位元线接触窗70I、闸极接触窗70II以及源极接触窗70III，再利用化学机械研磨(CMP)技术将第二导电层72与笫二层间介电层66的表面高度切齐。第二导电层72的较佳者为多晶硅、钨金属或其它导电材料。如此一来，形成于位元线接触窗70I内第二导电层72I及其下方之电连接底垫58a是用作为一镶嵌结构之位元线接触窗插塞，而形成于闸极接触窗70II内的第二导电层72II是用作为一闸极接触窗插塞，至于形成于源极接触窗70III内的第二导电层72III是用作为一源极接触窗插塞。

相较于习知SAC技术，本发明方法具有以下优点：

第一，本发明是先制作电连接底垫58a，再利用多晶硅与氧化硅的高选择比进行位元线接触窗70I的蚀刻，进而在电连接底垫58a上制作位元线接触窗插塞72I，因此可以避免习知SAC蚀刻制程所产生的接触窗的蚀刻轮廓、内联机结构的短路或瞎窗等问题。

第二，若要进一步缩小组件的设计，本发明方法仍可适用于0.11μm以下的接触窗制程，不会遭遇到SAC制程所面临的微影蚀刻问题。

第三，本发明的第二衬线层62为氮化硅材质，而第一层间介电层64使用BPSG材质，可以防止硼、磷离子扩散进入硅基底40，以确保组件的稳定性。

第四，本发明方法于电连接底垫58a顶面上提供第二衬线层62，因此可以同时进行位元线接触窗、闸极接触窗以及源极接触窗的蚀刻步骤。

Claims (32)

1.一种镶嵌结构的位元线接触窗插塞的制作方法，包括下列步骤：

提供一半导体基底，该基底表面上包含有一第一闸极导电结构以及一第二闸极导电结构，而该基底内包含有一源/汲区域，其中该源/汲区域位于该第一闸极导电结构以及该第二闸极导电结构的空隙内；

形成一第一导电层于该第一闸极导电结构以及该第二闸极导电结构的空隙内，且与该源/汲区域形成电性连接；

形成一具有平坦表面的层间介电层于该基底表面上，以覆盖该第一导电层、该第一闸极导电结构以及该第二闸极导电结构；

形成一位元线接触窗于该层间介电层内，以曝露该第一导电层的顶面；以及

形成一第二导电层于该位元线接触窗内，则该第一导电层以及该第二导电层是构成为一镶嵌结构的位元线接触窗插塞。

2.根据权利要求1所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一导电层的制作方法包含有下列步骤：

形成一第一衬线层，以覆盖该第一闸极导电结构、该第二闸极导电结构以及该基底的表面；

提供一第一光阻层，其包含有一相对应于该位元线接触窗图案的开口；

去除该开口内的该第一衬线层，以暴露该第一闸极导电结构以及该第二闸极导电结构之间的源/汲区域；

去除该第一光阻层；

沉积该第一导电层于该基底表面上，以填满该第一闸极导电结构以及该第二闸极导电结构的间隙；

进行化学机械研磨制程，以使该第一导电层的表面高度切齐或略高于该第一、第二闸极导电结构的顶面的第一衬线层表面；

提供一第二光阻层，其相对应于该位元线接触窗图案；以及

去除该第二光阻层以外的该第一导电层，则该第一导电层残留于该第一闸极导电结构以及该第二闸极导电结构的空隙内，且与该源/汲区域形成电性连接。

3.根据权利要求2所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一导电层的制作方法另包含有下列步骤：

去除该第二光阻层；以及

进行一湿蚀刻制程，以去除该基底表面的高分子残留物。

4.根据权利要求2所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一衬线层的材质为SiN或SiON。

5.根据权利要求2所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一衬线层的厚度为100-120。

6.根据权利要求1所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该位元线接触窗的制作方法包含有下列步骤：

形成一第二衬线层于该基底的表面上；

形成一第一层间介电层于该基底表面上，以覆盖该第二衬线层；

进行化学机械研磨制程，以使该第一层间介电层的表面高度切齐于该第二衬线层的表面；

形成一第二层间介电层，以覆盖该第一层间介电层以及该第二衬线层的表面；

提供一第三光阻层，其包含有一相对应于该位元线接触窗图案的开口；以及

去除该开口内的第二层间介电层以及该第二衬线层，以暴露该第一导电层的顶面。

7.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中于形成该第二衬线层之前，是先去除该第一衬线层，则该第二衬线层覆盖该第一导电层、该第一闸极导电结构以及该第二闸极导电层结构的表面。

8.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层是形成于该第一导电层的顶面上，则该第一、第二衬线层的组合是覆盖该第一导电层、该第一闸极导电结构以及该第二闸极导电结构的表面。

9.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层的材质为SiN。

10.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层的厚度为100-120。

11.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一层间介电层的材质为BPSG。

12.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一层间介电层的厚度为3500-3000。

13.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二层间介电层的材质为TEOS氧化硅。

14.根据权利要求6所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二层间介电层的厚度为3000-2500。

15.根据权利要求1所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二导电层的材质为钨金属、多晶硅或其它导电材质。

16.一种镶嵌结构的位元线接触窗插塞的制作方法，包括下列步骤：

提供一半导体基底，其表面上设有依序相邻的一第一闸极导电结构、一第二闸极导电结构、一第三闸极导电结构以及一第四闸极导电结构，其中该第二闸极导电结构与该第三闸极导电结构是位于一有效区域内；

形成一第一导电层，以填满该第二闸极导电结构以及该第三闸极导电结构的空隙；

形成一衬线层于该基底表面上，以覆盖该第一、第二、第三、第四闸极导电结构以及该第一导电层的表面；

形成一第一层间介电层于该衬线层表面上，以填满该第一、第二闸极导电结构的间隙以及该第三、第四闸极导电结构的间隙；

形成一第二层间介电层于该第一层间介电层的表面上；

形成一位元线接触窗、一闸极接触窗以及一源极接触窗，其中该位元线接触窗是曝露该第一导电层的顶面，该闸极接触窗是暴露该第一闸极导电结构的顶部，该源极接触窗是曝露出该第四闸极导电结构的外侧基底表面；以及

形成一第二导电层，以填满该位元线接触窗、该闸极接触窗以及该源极接触窗，其中，形成于位元线接触窗内的该第二导电层及其下方的该第一导电层是构成为一镶嵌结构的位元线接触窗插塞。

17.根据权利要求16所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该半导体基底内包含有两个浅沟隔离区域，是分别设置于该第一闸极导电结构与该第二闸极导电结构之间、该第三闸极导电结构与该第四闸极导电结构之间，用以定义该有效区域。

18.根据权利要求16所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该半导体基底内包含有：

一第一源/汲极区域，位于该第二闸极导电结构以及该第三闸极导电结构的空隙的基底表面内；以及

一第二源/汲极区域，位于该第四闸极导电结构的外侧基底表面；

其中，该第一导电层是与该第一源/汲极区域形成电性连接，且该源极接触窗是曝露该第二源/汲极区域。

19.根据权利要求16所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一导电层的制作方法包含有下列步骤：

形成一第一衬线层，以覆盖该第一、第二、第三、第四闸极导电结构以及该基底的表面；

提供一第一光阻层，其包含有一相对应于该位元线接触窗图案的开口；

去除该开口内的该第一衬线层，以暴露该第二闸极导电结构以及该第三闸极导电结构之间的基底表面；

去除该第一光阻层；

沉积该第一导电层于该基底表面上，以填满该第二闸极导电结构以及该第三闸极导电结构的间隙；

进行化学机械研磨制程，以使该第一导电层的表面高度切齐或略高于该第二、第三闸极导电结构的顶面的第一衬线层表面；

提供一第二光阻层，其相对应于该位元线接触窗图案；以及

去除该第二光阻层以外的该第一导电层，则该第一导电层残留于该第二闸极导电结构以及该第三闸极导电结构的空隙内。

20.根据权利要求19所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一导电层的制作方法另包含有下列步骤：

去除该第二光阻层；以及

进行一湿蚀刻制程，以去除该基底表面的高分子残留物。

21.根据权利要求19所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一衬线层的材质为SiN或SiON。

22.根据权利要求19所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一衬线层的厚度为100-120。

23.根据权利要求16所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该位元线接触窗、该闸极接触窗以及该源极接触窗的制作方法包含有下列步骤：

形成一第二衬线层于该基底的表面上；

形成一第一层间介电层于该基底表面上，以覆盖该第二衬线层；

进行化学机械研磨制程，以使该第一层间介电层的表面高度切齐于该第二衬线层的表面；

形成一第二层间介电层，以覆盖该第一层间介电层以及该第二衬线层的表面；

提供一第三光阻层，其包含有一相对应于该位元线接触窗图案的第一开口、一相对应于该闸极接触窗图案的第二开口以及一相对应于该源极接触窗图案的第二开口；以及

去除该第一、第二、第三开口内的第二层间介电层、第一层间介电层以及该第二衬线层，直至曝露该第一导电层的顶面、该第一闸极导电结构的顶部以及该第四闸极导电结构的外侧基底表面。

24.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中于形成该第二衬线层之前，是先去除该第一衬线层，则该第二衬线层覆盖该第一导电层、该第一、第二、第三、第四闸极导电结构的表面。

25.根据权利要求2 3所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层是形成于该第一导电层的顶面上，则该第一、第二衬线层的组合是覆盖该第一导电层、该第一、第二、第三、第四闸极导电结构的表面。

26.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层的材质为SiN。

27.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二衬线层的厚度为100-120。

28.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一层间介电层的材质为BPSG。

29.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第一层间介电层的厚度为3500-3000。

30.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二层间介电层的材质为TEOS氧化硅。

31.根据权利要求23所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二层间介电层的厚度为3000-2500。

32.根据权利要求16所述的镶嵌结构的位元线接触窗插塞的制作方法，其中该第二导电层的材质为钨金属、多晶硅或其它导电材质。

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