CN1925167A - 半导体元件及其形成方法 - Google Patents

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Abstract

一种半导体元件及其形成方法，该半导体元件包括：一导体图案；一L形间隙壁，包括一垂直部分及一水平部分，该垂直部分置于该导体图案的较低侧壁上，露出该导体图案的上层侧壁；以及一顶部间隙壁，置于该L形间隙壁上，其中该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比至少约2∶1。本发明提供一种简单且易控制间隙壁来增加金属硅化物形成的面积，所形成的间隙壁可降低因侧壁蚀刻所产生的底切，不会增加间隙壁制程的复杂度，只需改变绝缘层的厚度比即可达成本发明。

Description

半导体元件及其形成方法
技术领域
本发明有关于一种半导体制程技术，特别有关于一种具有侧壁间隙壁的半导体元件及其形成方法。
背景技术
金属硅化物已普遍用来降低栅极电阻以及栅极间源极及漏极的电阻。然而，随着半导体元件尺寸逐渐缩小，两栅极间的距离也随之缩小，由于栅极间隙壁具有一定的宽度，因此形成金属硅化物的可用空间比栅极间距缩小的更快，因此在栅极间形成金属硅化物也日趋困难，造成在这些区域中电阻变的过大且分布不均。此外，以干蚀刻形成间隙壁时，由于厚度越来越薄蚀刻条件控制不良时很容易造成栅极间的间隙壁宽度不一致，进而降低电阻的均匀性。
图1显示半导体元件的截面图，在半导体基底10上形成两晶体管栅极图案12，包括栅极电极14形成在栅极介电层16上。氧化衬层18及氮化硅层20依序形成在栅极图案12及半导体基底10上，其中，氮化硅层20厚度大于氧化衬层18，例如依80nm制程的设计规则氮化硅层18及氧化衬层20的厚度分别约650埃和130埃。
如图2和图3所示，以传统的间隙壁蚀刻制程以形成L形的氧化物间隙壁18a及较厚的氮化物间隙壁20a。在形成源极或漏极区域22后，将金属硅化物24形成在露出的栅极电极14及源极或漏极区域表面上。由于金属硅化物的间距d取决于间隙壁的宽度，因此间隙壁的宽度变化会降低电阻的均匀度。如图2所示的传统间隙壁由于常造成间隙壁的宽度不一致，需要复杂的制程参数微调来降低宽度的差异。因此业界亟需要一种宽度较易控制的间隙壁设计，也需要缩小间隙壁宽度来增加金属硅化物形成的空间。
传统间隙壁也会产生顶部损失的问题，回到图2，干蚀刻后只有一小部分栅极电极侧壁露出。由于露出的区域有限，较难形成金属硅化物以致于无法得到高效能的晶体管，因此需较大的区域来形成金属硅化物。
图4显示另一传统间隙壁所产生的另一问题。蚀刻穿过层间介电层28以及接触蚀刻停止层26形成接触窗30，并露出源极或漏极区域22。由于蚀刻停止层26一般为氮化硅，因此在蚀刻移除蚀刻停止层时氮化物间隙壁20a侧壁会受到蚀刻，会产生底切部分(undercut)30a。侧壁蚀刻造成可靠度的问题，特别是在接触窗未对准时。
发明内容
为解决上述问题，本发明提供一种半导体元件，包括：一导体图案；一L形间隙壁，包括一垂直部分及一水平部分，该垂直部分置于该导体图案的较低侧壁上，露出该导体图案的上层侧壁；以及一顶部间隙壁，置于该L形间隙壁上，其中该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度至少约2∶1。
本发明所述的半导体元件，该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比约2～4∶1。
本发明所述的半导体元件，该垂直部分的宽度对于该导体图案所露出的上层侧壁的高度比约1～2∶1。
本发明所述的半导体元件，该水平部分包括该顶部间隙壁下的底切部分，其中该底切部分的宽度对于该水平部分的高度比低于约0.3。
本发明所述的半导体元件，该L形间隙壁及该顶部间隙壁彼此间具有蚀刻选择性。
本发明所述的半导体元件，该导体图案经金属硅化。
本发明所述的半导体元件，该垂直部分的宽度约350～450埃，而该顶部间隙壁的宽度约100～200埃。
本发明所述的半导体元件，该L形间隙壁的该垂直部分约露出200～400埃的该导体图案。
本发明更提供一种形成半导体元件的方法，包括在一半导体基底上形成一导体图案；在该导体图案及该半导体基底上顺应性的形成厚度比至少约2∶1的一第一绝缘层及一第二绝缘层；非等向性蚀刻该第二绝缘层，形成一顶部间隙壁；以及非等项性蚀刻该第一绝缘层，形成一L形间隙壁，其中该L形间隙壁的顶部表面低于该导体图案。
本发明所述的形成半导体元件的方法，L形间隙壁包括一垂直部分及一水平部分。
本发明所述的形成半导体元件的方法，该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比约2～4∶1。
本发明所述的形成半导体元件的方法，该垂直部分的宽度对于该导体图案所露出的上层侧壁的高度比约1～2∶1。
本发明所述的形成半导体元件的方法，该水平部分为该顶部间隙壁下的底切部分，其中该底切部分的宽度对于该水平部分的高度比低于约0.3。
本发明所述的形成半导体元件的方法，该L形间隙壁及该顶部间隙壁彼此间具有蚀刻选择性。
本发明所述的形成半导体元件的方法，该导体图案经金属硅化。
由上述可得知，本发明提供一简单且易控制间隙壁来增加金属硅化物形成的面积。由于间隙壁厚度的缩小，也使本发明的间隙壁结构可应用在下一代。此外，本发明所形成的间隙壁可降低因侧壁蚀刻所产生的底切。再者，本发明不会增加间隙壁制程的复杂度，简单来说，只需改变绝缘层的厚度比即可达成本发明。
附图说明
图1至图4显示传统半导体元件的剖面图，并描绘出传统间隙壁所产生的问题。
图5至图9显示以本发明实施例形成凹陷L形间隙壁的方法。
具体实施方式
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图作详细说明如下：
接下来以本发明的较佳实施例来描述在场效应晶体管的栅极图案上侧壁间隙壁的形成。然而，本发明也可应用至集成电路中各种导体图案，例如，局部内连接线或其他用以连接各半导体元件的多晶硅。本文中所述的“在基板上”、“在一层状结构上”或“在一薄膜上”均是描述与底层表面的相对位置，而不管两者之间是否还存在其他结构，由此可知，这种表达方式可解读为上下两结构直接接触，也可解读为两结构间尚具有其他组成而没有直接接触。
如图5所示，半导体基底100上具有晶体管栅极图案102。虽然基底上一般具有相邻的栅极，但为了简化图示，图中只显示一栅极图案。半导体基底100一般为硅、受应变硅、硅锗、绝缘层上硅(SOI)或其他适合的材料。栅极图案102包括，栅极电极106，置于栅极介电层104之上。栅极介电层104包括氧化硅，而栅极电极106包括掺杂多晶硅，一般简称为多晶硅。
可在形成本发明侧壁间隙壁之前，先在半导体基底100中布植杂质离子，以形成LDD(Lightly doped source and drain)(未显示)。布植制程时可如先前技术利用栅极图案作为掩膜。
图5显示本发明重要的发明特征，在半导体基底100上及栅极图案102上顺应性沉积第一绝缘层108及第二绝缘层110，其中第一绝缘层108厚度大于第二绝缘层110。第一绝缘层108及第二绝缘层110的厚度比至少约2∶1，较佳约2～4∶1。例如80nm制程的设计规则，第一绝缘层108及第二绝缘层110的厚度分别约350～450埃以及100～200埃。在本发明一较佳实施例中，第一绝缘层108是以TEOS为反应性气体，利用低压化学气相沉积(LPCVD)形成的氧化硅，而第二绝缘层110是利用低压化学气相沉积法形成的氮化硅或氮氧化硅。然而，在其他实施例中第一及第二绝缘层还可为任何两种具有高蚀刻选择性的材料。
图6显示本发明另一重要的特征，将第一绝缘层108及第二绝缘层110分别蚀刻成L形间隙壁108a及一顶部间隙壁110a。首先，非等向性蚀刻第二绝缘层110，在第一绝缘层108的侧壁上形成顶部间隙壁110a，接着以顶部间隙壁110a作为蚀刻掩膜，非等向性蚀刻第一绝缘层108，以在栅极图案102及间隙壁110a间形成L形间隙壁108a。特别的是，非等向性蚀刻降低栅极图案102及间隙壁110a间第一绝缘层108的垂直厚度，因此露出部分上层侧壁102a约200～400埃。L形间隙壁108a包括一垂直部分V，介于栅极图案102及顶部间隙壁110a之间，以及一水平部分H，在顶部间隙壁110a下延伸。L形间隙壁108a的蚀刻较佳利用相对于第一绝缘层具有高蚀刻选择性的蚀刻制程。
相较于图1及图2所示的传统间隙壁的制程，本发明具有多种优点，第一，较厚的第一绝缘层108可使L形间隙壁108a的顶部较易移除。因此可露出栅极图案102的侧壁部分102a，在后续制程中提供较大的金属硅化反应区域。本发明中，L形间隙壁垂直部分V的宽度X与露出的侧壁部分102a的高度Y之比较佳约1～2∶1。
第二，如图5及图6所示，间隙壁的轮廓取决于薄的第二绝缘层110。相较于图1中较厚的氮化层20，本发明在晶圆上形成的厚度较均匀，可缩短蚀刻时间或降低蚀刻功率，因此降低间隙壁宽度的变化。由此可知，本发明间隙壁的宽度较易控制，并改善相邻栅极间的电阻均匀性。
第三，由于间隙壁宽度较易控制，间隙壁蚀刻的限制较低，因此，可降低间隙壁的总厚度，例如第一绝缘层108及第二间隙壁110的总厚度，以在相邻两栅极间获得更多空间进行金属硅化，特别是在栅极间距随设计规则缩小时，例如，以氧化硅作为第一绝缘层108，以氮化硅作为第二绝缘层110，如图1的传统方法需要氧化硅及氮化硅层的总厚度约780埃(氧化层约130埃、氮化硅层约650埃)以获得栅极间距约1630埃，而本发明依相同的设计规则只需总厚度约530埃的氧化硅(400埃)及氮化硅(130埃)，厚度可减少约30％。
图6显示本发明实施例的半导体元件，包括栅极图案102于半导体基底100之上。一L形间隙壁108a相邻于栅极图案102，包括一垂直部分V及一水平部分H，其中垂直部分V位于栅极图案102较低的侧壁上，并露出上层侧壁102a。顶部间隙壁110a紧靠并突出L形间隙壁108a，因此在顶部间隙壁110a及栅极图案102上层侧壁间形成一缺口。L形间隙壁108a垂直部分V与顶部间隙壁110a的宽度比至少约2∶1(X/W)，较佳约2～4∶1。而垂直部分V的宽度与上层侧壁露出部分高度Y之比约1～2∶1(X/Y)。
如图7所示，形成间隙壁108a及110a后，接着在半导体基底100中相邻于栅极图案102两侧布植形成源极或漏极区域112。之后以传统已知的方法，在源极或漏极区域112与栅极图案102上形成栅极硅化物层116以及接面金属硅化物层114，其中金属硅化物层114及116包括CoSi2、TiSi2、WSi2、NiSi2、MoSi2、TaSi2或PtSi。如以上所述，由于L形间隙壁108a的顶部表面露出栅极图案102的上层侧壁102a，以及两相邻栅极间有更宽广的空间，具有足够的硅化面积。因此金属硅化物层114及116可稳定的形成，且栅极硅化物层116的厚度大于如图1所示未凹陷的间隙壁厚度。
图8至图9显示本发明较佳实施例的另一优点。如第8图所示，在形成金属硅化物层114及116后，接着在整个基底上沉积接触蚀刻停止层118及层间介电层120。蚀刻停止层118一般为氮化硅，而层间介电层120一般为氧化物或低介电常数材料。如图9所示，以传统非等向性蚀刻蚀刻至源极或漏极区域112，形成接触窗开口122。自源极或漏极区域蚀刻移除氮化物蚀刻停止层118时，L形间隙壁108a的水平部分H若为氧化物可当作蚀刻停止层并抑制侧壁蚀刻。由上述可知，只会产生有限的底切(undercut)，且只出现在顶部间隙壁110a之下。在一较佳实施例中，底切的宽度U与水平部分H的高度Z的比值小于约0.3(U/Z)。
由上述可得知，本发明提供一简单且易控制间隙壁来增加金属硅化物形成的面积。由于间隙壁厚度的缩小，也使本发明的间隙壁结构可应用在下一代。此外，本发明所形成的间隙壁可降低因侧壁蚀刻所产生的底切。再者，本发明不会增加间隙壁制程的复杂度，简单来说，只需改变绝缘层的厚度比即可达成本发明。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
半导体基底～10
栅极电极～14
氧化衬层～18
L形间隙壁～18a
氮化硅层～20
氮化物间隙壁～20a
源极或漏极区域～22
金属硅化物～24
蚀刻停止层～26
层间介电层～28
接触窗～30
半导体基底～100
栅极图案～102
上层侧壁～102a
栅极介电层～104
栅极电极～106
第一绝缘层～108
L形间隙壁～108a
第二绝缘层～110
顶部间隙壁～110a
源极或漏极区域～112
接面金属硅化物层～114
栅极硅化物层～116
接触蚀刻停止层～118
层间介电层～120
接触窗开口～122

Claims (15)

1.一种半导体元件，其特征在于，该半导体元件包括：
一导体图案；
一L形间隙壁，包括一垂直部分及一水平部分，该垂直部分置于该导体图案的较低侧壁上，露出该导体图案的上层侧壁；以及
一顶部间隙壁，置于该L形间隙壁上，其中该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比至少为2∶1。
2.根据权利要求1所述的半导体元件，其特征在于，该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比为2～4∶1。
3.根据权利要求1所述的半导体元件，其特征在于，该垂直部分的宽度对于该导体图案所露出的上层侧壁的高度之比为1～2∶1。
4.根据权利要求1所述的半导体元件，其特征在于，该水平部分包括该顶部间隙壁下的底切部分，其中该底切部分的宽度对于该水平部分的高度之比低于0.3。
5.根据权利要求1所述的半导体元件，其特征在于，该L形间隙壁及该顶部间隙壁彼此间具有蚀刻选择性。
6.根据权利要求1所述的半导体元件，其特征在于，该导体图案经金属硅化。
7.根据权利要求1所述的半导体元件，其特征在于，该垂直部分的宽度为350～450埃，而该顶部间隙壁的宽度为100～200埃。
8.根据权利要求1所述的半导体元件，其特征在于，该L形间隙壁的该垂直部分露出200～400埃的该导体图案。
9.一种形成半导体元件的方法，其特征在于，该形成半导体元件的方法包括：
在一半导体基底上形成一导体图案；
在该导体图案及该半导体基底上顺应性的形成厚度比至少为2∶1的一第一绝缘层及一第二绝缘层；
非等向性蚀刻该第二绝缘层，形成一顶部间隙壁；以及
非等向性蚀刻该第一绝缘层，形成一L形间隙壁，其中该L形间隙壁的顶部表面低于该导体图案。
10.根据权利要求9所述的形成半导体元件的方法，其特征在于，L形间隙壁包括一垂直部分及一水平部分。
11.根据权利要求10所述的形成半导体元件的方法，其特征在于，该L形间隙壁的该垂直部分对于该顶部间隙壁的宽度比为2～4∶1。
12.根据权利要求10所述的形成半导体元件的方法，其特征在于，该垂直部分的宽度对于该导体图案所露出的上层侧壁的高度之比为1～2∶1。
13.根据权利要求10所述的形成半导体元件的方法，其特征在于，该水平部分为该顶部间隙壁下的底切部分，其中该底切部分的宽度对于该水平部分的高度之比低于0.3。
14.根据权利要求9所述的形成半导体元件的方法，其特征在于，该L形间隙壁及该顶部间隙壁彼此间具有蚀刻选择性。
15.根据权利要求9所述的形成半导体元件的方法，其特征在于，该导体图案经金属硅化。
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