CN1677678A - 快闪存储单元及其制造方法 - Google Patents
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Abstract
一种快闪存储单元，此存储单元是由p型基底、设置于p型基底中的深n型井区、设置于p型基底上的堆栈栅极结构，此堆栈栅极结构由p型基底起依序为穿隧氧化层、浮置栅极、栅间介电层、控制栅极与顶盖层、分别设置于堆栈栅极结构两侧的p型基底中的源极区与漏极区、设置于堆栈栅极结构侧壁的间隙壁、设置于深n型井区中，且从漏极区延伸至堆栈栅极结构下方并与源极区相邻的p型口袋掺杂区、贯穿漏极区与p型口袋掺杂区的结的p型掺杂区，且p型掺杂区与该间隙壁相距一距离及设置于漏极区上并电性连接p型掺杂区的接触窗所构成。
Description
技术领域
本发明涉及一种非挥发性存储器(Non-Volatile Memory，NVM)组件，特别是涉及一种快闪存储单元及其制造方法。
背景技术
闪存组件由于具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人计算机和电子设备所广泛采用的一种非挥发性存储器组件。
典型的闪存组件以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。而且，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，浮置栅极与基底间以穿隧氧化层(Tunnel Oxide)相隔，而形成所谓堆栈栅极快闪存储单元。
请参照图1所绘示的现有堆栈栅极式快闪存储单元(Stack Gate FlashMemory Cell)的结构示意图(美国专利US6214668)。现有的闪存是由p型基底100、深n型井区102、p型口袋掺杂区104、堆栈栅极结构106、源极区108、漏极区110、间隙壁112、内层介电层114、接触窗116与导线118(位线)所构成。堆栈栅极结构106是由穿隧氧化层120、浮置栅极122、栅间介电层124、控制栅极126与顶盖层128所构成。深n型井区102位于p型基底100中。堆栈栅极结构106位于p型基底100上。源极区108与漏极区110位于堆栈栅极结构106两侧的p型基底100中。间隙壁112位于堆栈栅极结构106的侧壁上。p型口袋掺杂区104位于深n型井区102中，且从漏极区110延伸至堆栈栅极结构106下方。内层介电层114位于p型基底100上。接触窗116穿过内层介电层114与p型基底100使漏极区110与p型口袋掺杂区104短路连接在一起。导线118位于内层介电层114上，并与接触窗116电性连接。
在上述图1所示的快闪存储单元中，导线118(位线)经由接触窗116连接导电型态不同漏极区110与p型口袋掺杂区104。由于接触窗116与漏极区110、p型口袋掺杂区104的接触并不是很好(接触窗116与漏极区110为垂直式接触，两者接触面积小)，因此在操作此存储单元时(特别是在对存储单元进行读取操作时)会造成漏极区110与p型口袋掺杂区104的电阻值变大或不稳定，导致组件操作速度变慢，而影响组件效能。
此外，在形成接触窗116时，需要蚀刻内层介电层114与p型基底100，以形成贯穿内层介电层114与漏极区110的接触窗开口。由于，此接触窗开口的高宽比很大，且需要蚀刻两种不同材料(氧化硅与硅)，因此要控制接触窗开口的深度较为困难的，而增加了制造工艺的困难度。而且，在后段制造工艺中，因为存储单元区的接触窗与周边电路区的接触窗必须要分开形成，所以也会增加后段制造工艺的复杂度。
发明内容
有鉴于此，本发明的一目的在于提供一种快闪存储单元及其制造方法，可以降低位线与漏极区、p型口袋掺杂区的接触电阻值，以增加存储单元的读取电流，而能够提升闪存组件效能。
本发明的另一目的在于提供一种快闪存储单元及其制造方法，可以增加制造工艺裕度，并减少制造工艺步骤、制造工艺成本及时间。
有鉴于此，本发明提供一种快闪存储单元，此存储单元是由第一导电型基底、设置于第一导电型基底中的第二导电型井区、设置于第一导电型基底上的堆栈栅极结构，此堆栈栅极结构由第一导电型基底起依序为穿隧氧化层、浮置栅极、栅间介电层、控制栅极与顶盖层、分别设置于堆栈栅极结构两侧的第一导电型基底中的源极区与漏极区、设置于第二导电型井区中，且从漏极区延伸至堆栈栅极结构下方并与源极区相邻的第一导电型口袋掺杂区、设置于堆栈栅极结构侧壁的间隙壁、设置漏极区中，贯穿漏极区与第一导电型口袋掺杂区的结的第一导电型掺杂区，且第一导电型掺杂区与间隙壁相距一距离、设置于漏极区上，并电性连接第一导电型掺杂区的接触窗所构成。
本发明将第一导电型口袋掺杂区与漏极区短路连接在一起，就可便于快闪存储单元的读取操作。而且利用第一导电型掺杂区使漏极区与第一导电型口袋掺杂区连接在一起，并使第一导电型掺杂区与间隙壁相距一距离(此距离优选是大于漏极区的深度)，于是接触窗与漏极区由原来垂直式接触改为水平式接触，可以增加接触窗与漏极区的接触面积，而能够降低接触窗与第一导电型口袋掺杂区、漏极区之间的电阻值，因此可以提升读取速率，并提升组件效能。
本发明提供一种快闪存储单元的制造方法，此方法先提供第一导电型基底，并于此基底中形成第二导电型第一井区与于基底上形成堆栈栅极结构。其中，堆栈栅极结构由基底起依序为穿隧氧化层、浮置栅极、栅间介电层、控制栅极与顶盖层。然后，于预定形成漏极区的基底中形成第一导电型口袋掺杂区，且第一导电型口袋掺杂区延伸至堆栈栅极结构下方并与预定形成源极区的基底相邻。接着，于堆栈栅极结构两侧的基底中形成源极区与漏极区，并于堆栈栅极结构的侧壁形成间隙壁。然后，于漏极区中形成一第一导电型掺杂区，此第一导电型掺杂区贯穿漏极区与第一导电型口袋掺杂区的结。接着，于基底上形成一内层介电层，并移除部分内层介电层与间隙壁以形成接触窗开口，此接触窗开口暴露出漏极区与第一导电型掺杂区，并使第一导电型掺杂区与间隙壁相距一距离。之后，于接触窗开口中形成电性连接漏极区与第一导电型掺杂区的接触窗。
在上述的制造方法中，由于在漏极区中形成贯穿漏极区与第一导电型口袋掺杂区使两者短路连接在一起的第一导电型掺杂区，而使接触窗与漏极区由原来垂直式接触改为水平式接触，因此可以增加接触窗与漏极区的接触面积，而能够降低接触窗与第一导电型口袋掺杂区、漏极区之间的电阻值，因此可以提升读取速率，并提升组件效能。
而且，由于在漏极区中形成贯穿漏极区与第一导电型口袋掺杂区使两者短路连接在一起的第一导电型掺杂区，因此并不需要形成贯穿漏极区与第一导电型口袋掺杂区的接触窗。于是，在形成接触窗时，只需要蚀刻部分内层介电层与部分间隙壁形成接触窗开口，并不需要蚀刻两种不同材料(氧化硅与硅)，因此要控制接触窗开口的深度较为容易，而可以简化接触窗的制造工艺，并提升制造工艺裕度。此外，在后段制造工艺中，因为存储单元区的接触窗与周边电路区的接触窗可以同时形成，所以也可以简化后段制造工艺。
另外，本发明使堆栈栅极结构之间的距离缩小(也就是源极区的宽度较小)，使得形成于堆栈栅极结构的源极区侧的间隙壁相连而覆盖住源极区，则在后续的制造工艺中就可以直接利用具有间隙壁的堆栈栅极结构作为自行对准掩模，形成贯穿漏极区与第一导电型口袋掺杂区的第一导电型掺杂区，因此可以简化制造工艺。而且，间隙壁可为单层间隙壁或双层间隙壁。藉由形成两层蚀刻选择性不同的间隙壁，并使外层的间隙壁的蚀刻选择性与内层介电层的蚀刻选择性相同，于是在形成接触窗开口时，可以直接以内层的间隙壁作为蚀刻掩模，而可以增加制造工艺裕度。
附图说明
图1所绘示为现有一种快闪存储单元的结构剖面图。
图2A至图2C所绘示为本发明的快闪存储单元的结构剖面图。
图3A至图3I所绘示为本发明的快闪存储单元的制造流程剖面图。
简单符号说明
100、200、300：基底
102、202、302：深n型井区
104、204、318：p型口袋掺杂区
106、206、314：堆栈栅极结构
108、208、322：源极区
110、210、320：漏极区
112、212、212a、212b、324a、324b：间隙壁
114、214、330：内层介电层
116、216、336：接触窗
118、218、338：导线
120、220：穿隧氧化层
122、222：浮置栅极
124、224：栅间介电层
126、226：控制栅极
128、228、312、312a：顶盖层
230、328：p型掺杂区
232、334：距离
304、304a、308、308a：介电层
306、306a、310、310a：导体层
316、326：图案化光致抗蚀剂层
332：开口
具体实施方式
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下：
图2A为绘示本发明优选实施例的快闪存储单元的结构剖面图。图2B与图2C为分别绘示本发明其它实施例的快闪存储单元的结构剖面图。在图2B与图2C中，构件与图2相同者给予相同的标号，并省略其详细说明
请参照图2，本发明的闪存是由p型基底200、深n型井区202、p型口袋掺杂区204、堆栈栅极结构206、源极区208、漏极区210、间隙壁212、内层介电层214、接触窗216、导线218(位线)与p型掺杂区230所构成。堆栈栅极结构206是由穿隧氧化层220、浮置栅极222、栅间介电层224、控制栅极226与栅极顶盖层228所构成。
深n型井区202位于p型基底200中。堆栈栅极结构206位于p型基底200上。源极区208与漏极区210位于堆栈栅极结构206两侧的p型基底200中。p型口袋掺杂区204位于深n型井区202中，且从漏极区210侧延伸至堆栈栅极结构206下方而靠近源极区208侧。
间隙壁212设置于堆栈栅极结构206的侧壁。间隙壁212例如是由间隙壁212a与间隙壁212b所构成。间隙壁212a与间隙壁212b的材料例如是具有不同的蚀刻选择性。间隙壁212b的材料的蚀刻选择性例如是与内层介电层的蚀刻选择性类似。其中，在源极区208侧的间隙壁212b相连而覆盖住源极区208。
内层介电层214位于p型基底200上。接触窗216设置于内层介电层214中，而使电性连接漏极区210。导线218位于内层介电层214上，并与接触窗216电性连接。p型掺杂区230设置于漏极区210中，并贯穿漏极区210与p型口袋掺杂区的结，且p型掺杂区与间隙壁212a相距一距离232。其中，此距离232例如是大于漏极区210的深度。
本发明将p型口袋掺杂区204与漏极区210短路连接在一起，就可便于快闪存储单元的读取操作，而且利用p型掺杂区230使漏极区210与p型口袋掺杂区204连接在一起，且p型掺杂区与间隙壁212a相距一距离232，于是接触窗216与漏极区210由原来垂直式接触改为水平式接触，可以增加接触窗216与漏极区210的接触面积，而能够降低接触窗216与p型口袋掺杂区、漏极区210之间的电阻值，因此可以提升读取速率，并提升组件效能。
在本发明的上述实施例中，间隙壁212以具有两层结构(间隙壁212a与间隙壁212b)，且源极区208侧的间隙壁212b相连而覆盖住源极区208为例做说明。当然本发明的快闪存储单元也可以如图2B所示，源极区208侧的间隙壁212b并未覆盖住源极区208。但是，p型掺杂区230仍与间隙壁212b相距一距离232。此外，本发明的快闪存储单元也可以如图2C所示，间隙壁212为单层结构，且p型掺杂区230与间隙壁212相距一距离232。因此，本发明的快闪存储单元并不限于间隙壁212的型态，只要p型掺杂区230与间隙壁212相距一距离232，且此距离232例如是大于漏极区210的深度，即可达成本发明的功效。
接着，说明本发明的快闪存储单元的制造方法。图3A至图3I所示为根据本发明一优选实施例的一种闪存的制造剖面图。在此以双或非门式(BiNOR)型数组闪存为例，且其结构为如图2A所示的结构。
首先请参照图3A，提供一p型基底300，此p型基底300已形成组件隔离结构(未图标)，此组件隔离结构成条状的布局，并用以定义出有源区。形成组件隔离结构例如是区域氧化法(Local Oxidation，LOCOS)或浅沟渠隔离法(Shallow Trench Isolation，STI)。接着，在p型基底300中形成深n型井区302。之后，于p型基底300表面形成一层氧化层304，做为穿隧氧化层之用，氧化层304的形成方法例如是热氧化法，其厚度例如是90埃至100埃左右。接着，于氧化层304上形成一层导体层(未图示)，其材料例如是掺杂的多晶硅，此导体层的形成方法例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成之，且此导体层的厚度例如是800埃左右。然后将此导体层图案化，而形成条状的导体层306，此导体层306位于有源区上方。
接着，请参照图3B。依序于基底300上形成一层栅间介电层308、一层导体层310与一层顶盖层312。栅间介电层308的材料例如是氧化硅/氮化硅/氧化硅等，且其厚度例如是60埃/70埃/60埃左右，栅间介电层308的形成方法例如是低压化学气相沉积法。当然，此栅间介电层308的材料也可以是氧化硅层、氧化硅/氮化硅层等。导体层310的材料例如是掺杂的多晶硅，且其厚度例如是2000埃左右，导体层310的形成方法例如是以临场(In-Situ)掺杂离子的方式，利用化学气相沉积法以形成之。当然导体层310的材料也可以例如是多晶硅化金属(Polycide)，多晶硅化金属的形成步骤包括先形成一层多晶硅层后，在于此多晶硅层上形成一层金属硅化物层。而金属硅化物层的材料例如是硅化镍、硅化钨、硅化钴、硅化钛、硅化铂、硅化钯等。顶盖层312的材料包括蚀刻选择性与后续形成的内层介电层具有不同蚀刻选择性者，其例如是氮化硅、其厚度例如是1500埃左右，顶盖层312的形成方法例如是化学气相沉积法。
接着，请参照图3C，利用掩模(未图示)将此顶盖层312、导体层310图案化，用以定义出顶盖层312a与做为控制栅极之用的导体层310a，在定义导体层310a的同时，继续以相同的掩模定义栅间介电层308、导体层306与氧化层304，使其分别形成栅间介电层308a和导体层306a与氧化层304a，其中导体层306a做为浮置栅极之用。也就是，快闪存储单元的堆栈栅极结构314由图标的顶盖层312a、导体层(控制栅极)310a、栅间介电层308a、导体层(浮置栅极)306a与氧化层304a(穿隧氧化层)的堆栈结构所构成。
接着请参照第3D，于整个基底300上形成一层图案化光致抗蚀剂层316，此图案化光致抗蚀剂层316暴露预定形成漏极区的区域。然后，进行一口袋(Pocket)离子注入步骤，以堆栈栅极结构314与图案化光致抗蚀剂层316为掩模，于堆栈栅极结构314一侧靠近漏极区的基底300中的深n型井区106注入掺质，以形成p型口袋掺杂区318。注入掺质的方法包括倾斜角离子注入法，例如是以0度至180度的倾斜角注入掺质。因此，p型口袋掺杂区318从预定形成漏极区的区域延伸至堆栈栅极结构314的下方，并与预定形成源极区的区域相邻。
接着请参照图3E，移除图案化光致抗蚀剂层316后，进行一热制造工艺，此热制造工艺例如是在900℃左右的温度下，于含氧气的环境中进行掺质的驱入(Drive-in)。接着，以堆栈栅极结构314为掩模，进行一离子注入制造工艺，于堆栈栅极结构314两侧的基底300中注入掺质，以形成漏极区320与源极区322。注入的掺质例如是n型离子。
接着请参照图3F，于堆栈栅极结构314的侧壁形成间隙壁324a，间隙壁324a的形成步骤例如是先形成一层绝缘层(未图示)，此绝缘层的材料包括蚀刻选择性与后续形成的内层介电层具有不同蚀刻选择性者，其例如是氮化硅，然后利用非等向性蚀刻法移除部分绝缘层已于堆栈栅极结构314的侧壁形成间隙壁324a。接着再于具有间隙壁324a的堆栈栅极结构314的侧壁形成间隙壁324b，间隙壁324b的形成步骤例如是先形成一层绝缘层(未图示)，此绝缘层的材料包括蚀刻选择性与后续形成的内层介电层的蚀刻选择性类似者，其例如是氧化硅，然后利用非等向性蚀刻法移除部分绝缘层已于具有间隙壁324a的堆栈栅极结构314的侧壁形成间隙壁324b。而且，两堆栈栅极结构314之间的距离较小(也就是源极区322的宽度较小)，使得堆栈栅极结构314在源极区322侧的间隙壁324b相连而覆盖住源极区322，则在后续的制造工艺中就可以直接利用具有间隙壁324b的堆栈栅极结构314作为自行对准掩模。当然，本发明的间隙壁也可以如上述的图2B所示，源极区侧的间隙壁并未覆盖住源极区。或如图2C所示，间隙壁为单层结构。
接着请参照图3G，于整个基底300上形成一层图案化光致抗蚀剂层326，此图案化光致抗蚀剂层326暴露出漏极区320。然后，以图案化光致抗蚀剂层326与间隙壁324a、间隙壁324b为掩模，进行一离子注入制造工艺，漏极区320中注入掺质，以形成一p型掺杂区328，其中p型掺杂区328贯穿漏极区320与p型口袋掺杂区218的结而使两者短路连接在一起。漏极区320与源极区322。注入的掺质例如是二氟化硼(BF2)离子。当然，在本发明中，由于堆栈栅极结构314在源极区322侧的间隙壁324b相连而覆盖住源极区322，因此也可以不形成图案化光致抗蚀剂层，而直接利用具有间隙壁324b的堆栈栅极结构314作为自行对准掩模，而形成p型掺杂区328。
接着请参照图3H，移除图案化光致抗蚀剂层326后，于基底300上形成一内层介电层330，内层介电层330的材料例如是硼磷硅玻璃(BPSG)或磷硅玻璃(PSG)，形成内层介电层330的方法例如是化学气相沉积法。然后进行平坦化制造工艺(例如回蚀刻法、化学机械研磨法(Chemical MechanicalPolishing))，使内层介电层330的表面平坦化。然后图案化内层介电层330以形成暴露漏极区320与p型掺杂区328的开口332。由于，间隙壁324a的材料与内层介电层330的材料具有不同蚀刻选择性，而间隙壁324b的材料与内层介电层330的材料具有类似蚀刻选择性。因此，开口332所暴露的间隙壁324b也会被移除，而使p型掺杂区328与间隙壁324a(或残留下的间隙壁324b)相距一距离334。
接着请参照图3I，于开口332内形成与p型掺杂区328、漏极区320电性连接的接触窗336，接触窗336的材料例如是钨金属。接触窗336的形成方法例如是于开口332内填入导体材料以形成之。之后，于内层介电层330上形成与接触窗336电性连接的导线338。导线338的形成方法例如是于基底300上形成导体层(未图示)后，进行微影蚀刻步骤而形成条状的导线338。后续完成闪存的制造工艺为现有技艺者所周知，在此不再赘述。
在上述的制造方法中，由于在漏极区320中形成贯穿漏极区320与p型口袋掺杂区使两者短路连接在一起的p型掺杂区328，而使接触窗336与漏极区320由原来垂直式接触改为水平式接触，因此可以增加接触窗336与漏极区320的接触面积，而能够降低接触窗336与p型口袋掺杂区318、漏极区320之间的电阻值，因此可以提升读取速率，并提升组件效能。
而且，由于在漏极区320中形成贯穿漏极区320与p型口袋掺杂区318使两者短路连接在一起的p型掺杂区328，因此并不需要形成贯穿漏极区320与p型口袋掺杂区318的接触窗336。于是，在形成接触窗336时，只需要蚀刻部分内层介电层330与部分间隙壁324b形成接触窗开口332，并不需要蚀刻两种不同材料(氧化硅与硅)，因此要控制接触窗开口336的深度较为容易，而可以简化接触窗336的制造工艺，并提升制造工艺裕度。此外，在后段制造工艺中，因为存储单元区的接触窗与周边电路区的接触窗可以同时形成，所以也可以简化后段制造工艺。
另外，本发明使堆栈栅极结构314之间的距离缩小(也就是源极区322的宽度较小)，使得形成于堆栈栅极结构314的源极区322侧的间隙壁324b相连而覆盖住源极区322，则在后续的制造工艺中就可以直接利用具有间隙壁324b的堆栈栅极结构314作为自行对准掩模，形成贯穿漏极区320与p型口袋掺杂区318的p型掺杂区328，因此可以简化制造工艺。
而且，间隙壁可为单层间隙壁或双层间隙壁。藉由形成两层蚀刻选择性不同的间隙壁，并使外层的间隙壁的蚀刻选择性与内层介电层的蚀刻选择性相同，于是在形成接触窗开口时，可以直接以内层的间隙壁作为蚀刻掩模，而可以增加制造工艺裕度。
此外，上述实施例以p型信道快闪存储单元为例作说明，当然本发明也可以适用于n型信道快闪存储单元。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (20)
1.一种快闪存储单元，包括：
一第一导电型基底；
一第二导电型第一井区，设置于该第一导电型基底中；
一堆栈栅极结构，设置于该第一导电型基底上，该堆栈栅极结构由该第一导电型基底起依序为一穿隧氧化层、一浮置栅极、一栅间介电层、一控制栅极与一顶盖层；
一源极区与一漏极区，分别设置于该堆栈栅极结构两侧的该第一导电型基底中；
一第一导电型口袋掺杂区，设置于该第二导电型第一井区中，从该漏极区延伸至该堆栈栅极结构下方并与该源极区相邻；
一间隙壁，设置于该堆栈栅极结构侧壁；
一第一导电型掺杂区，设置该漏极区中，贯穿该漏极区与该第一导电型口袋掺杂区的结，该第一导电型掺杂区与该间隙壁相距一距离；以及
一接触窗，设置于该漏极区上，并电性连接该第一导电型掺杂区。
2.如权利要求1所述的快闪存储单元，其中该第一导电型基底包括p型基底。
3.如权利要求1所述的快闪存储单元，其中该第二导电型第一井区包括深n型井区。
4.如权利要求1所述的快闪存储单元，其中该第一导电型口袋掺杂区包括p型口袋掺杂区。
5.如权利要求1所述的快闪存储单元，其中该第一导电型掺杂区包括p型掺杂区。
6.如权利要求1所述的快闪存储单元，其中该源极区与该漏极区掺杂n型离子。
7.如权利要求1所述的快闪存储单元，其中该漏极区与该第一导电型口袋掺杂区以一电性短路连接在一起。
8.如权利要求1所述的快闪存储单元，其中该第一导电型掺杂区与该间隙壁相距的该距离大于该漏极区的深度。
9.一种快闪存储单元的制造方法，该方法包括下列步骤：
提供具有第一导电型的一基底；
于该基底中形成一第二导电型第一井区；
于该基底上形成一堆栈栅极结构，该堆栈栅极结构由该基底起依序为一穿隧氧化层、一浮置栅极、一栅间介电层、一控制栅极与一顶盖层；
于预定形成一漏极区的该基底中形成一第一导电型口袋掺杂区，且该第一导电型口袋掺杂区延伸至该堆栈栅极结构下方并与预定形成一源极区的该基底相邻；
于该堆栈栅极结构两侧的该基底中形成该源极区与该漏极区；
于该堆栈栅极结构的侧壁形成一间隙壁；
于该漏极区中形成一第一导电型掺杂区，该第一导电型掺杂区贯穿该漏极区与该第一导电型口袋掺杂区的接面；
于该基底上形成一内层介电层；
移除部分该内层介电层与该间隙壁以形成一开口，该开口暴露出该漏极区与该第一导电型掺杂区，并使该第一导电型掺杂区与该间隙壁相距一距离；以及
于该开口中形成一接触窗，该接触窗电性连接该第一导电型掺杂区。
10.如权利要求9所述的快闪存储单元的制造方法，其中该第一导电型掺杂区与该间隙壁相距的该距离大于该漏极区的深度。
11.如权利要求9所述的快闪存储单元的制造方法，其中于该漏极区中形成该第一导电型掺杂区的步骤中包括：
于该基底上形成一掩模层，此掩模层具有一开口暴露出该漏极区；
以该掩模层与该间隙壁为自行对准掩模于该漏极区侧的该基底中形成该第一导电型掺杂区；以及
移除该掩模层。
12.如权利要求11所述的快闪存储单元的制造方法，其中于该堆栈栅极结构的侧壁形成该间隙壁的步骤包括：
于该堆栈栅极结构的侧壁形成一第一间隙壁；
于具有该第一间隙壁的该堆栈栅极结构的侧壁形成一第二间隙壁。
13.如权利要求12所述的快闪存储单元的制造方法，其中移除部分该内层介电层与该间隙壁以形成该开口的步骤中，包括移除部分该第二间隙壁，并使该第一导电型掺杂区与该第二间隙壁相距该距离。
14.如权利要求12所述的快闪存储单元的制造方法，其中移除部分该内层介电层与该间隙壁以形成该开口的步骤中，包括移除该第二间隙壁，并使该第一导电型掺杂区与该第一间隙壁相距该距离。
15.如权利要求9所述的快闪存储单元的制造方法，其中于该堆栈栅极结构的侧壁形成该间隙壁的步骤中，该源极区上方的该间隙壁彼此相连。
16.如权利要求15所述的快闪存储单元的制造方法，其中于该漏极区中形成该第一导电型掺杂区的步骤中，包括以具有该间隙壁的该对堆栈栅极结构为自行对准掩模，于该漏极区的该基底中形成该第一导电型掺杂区。
17.如权利要求11所述的快闪存储单元的制造方法，其中于该堆栈栅极结构的侧壁形成该间隙壁的步骤包括：
于该堆栈栅极结构的侧壁形成一第一间隙壁；
于具有该第一间隙壁的该堆栈栅极结构的侧壁形成一第二间隙壁，且该源极区上方的该第二间隙壁彼此相连。
18.如权利要求17所述的快闪存储单元的制造方法，其中该漏极区中形成该第一导电型掺杂区的步骤中，包括以具有该第二间隙壁的该对堆栈栅极结构为自行对准掩模，于该漏极区的该基底中形成该第一导电型掺杂区。
19.如权利要求11所述的快闪存储单元的制造方法，其中于预定形成该漏极区的该基底中形成该第一导电型口袋掺杂区的步骤包括：
于该基底上形成一第一图案化光致抗蚀剂层，该第一图案化光致抗蚀剂层暴露预定形成该漏极区的该基底；
进行一第一口袋注入步骤，于预定形成该漏极区的该基底中形成该第一导电型口袋掺杂区；以及
移除该第一图案化光致抗蚀剂层。
20.如权利要求19所述的快闪存储单元的制造方法，其中该第一口袋注入步骤包括一倾斜角离子注入法。
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