CN1870249A - 电荷捕获存储器件及其制造方法 - Google Patents

Abstract

提供一个薄的SiGe层作为附加的底部栅电极层，并且其设置于薄氧化栅和栅电极层之间，优选为多晶硅。选择性地蚀刻SiGe层到栅电极和氧化栅，并且邻近于源/漏区被横向去除SiGe层以形成凹槽，随后以适合电荷捕获的材料填充。器件结构和制造方法适合于包括存储单元的局部互连、CMOS逻辑外围的集成电路和且是补偿在阵列和外围中的层级差的手段。

Description

电荷捕获存储器件及其制造方法

技术领域

本发明涉及一种用于多位存储的电荷捕获存储单元的制造方法，根据特别适合的集成方案其可应用于包括在外围区域中具有CMOS逻辑寻址电路的闪存单元阵列的电荷捕获存储器件。发明进一步涉及通过该方法制造的特别的存储单元结构。

背景技术

对存储单元和它们的结构特征进行减小的稳定工艺来降低单元阵列面积和获得不断增长的存储密度。该发展与形成在存储单元阵列的外围区域中设置且以标准的CMOS技术制造的寻址逻辑电路的互补晶体管的要求在一定程度相背，它使得器件具有较大尺寸。至今没有解决这一问题，怎样使得包括70nm标准量级的晶体管结构的存储单元，尤其是电荷捕获存储单元能够通过没有明显偏离标准制造工艺的工艺在同一半导体衬底上集成较大尺寸的CMOS器件。

具有电荷捕获层的存储器件，特别是包括作为存储介质的氧-氮-氧层设置的SONOS存储单元，通常通过沟道热电子注入来编程。US 5,768,192和US 6,011,725公开特殊类型的所谓NROM单元的电荷捕获存储单元，它能在各自的栅极边缘下面的源和漏处都用于存储信息比特。以相反模式读取编程的单元以获得充分的双位分离。通过热空穴注入来完成擦除。

US 2003/0185055A1和相应的C.C.Yeh等的文献“A Novel Low Power Program、Erase，Small Pitch，2-Bit per Cell Flash Memory(PHINES：新的低功率编程/擦除，小节距，每个单元闪存存储2位)”，2002 IEEE，公开具有电子捕获擦除状态的非易失性半导体存储单元，它作为闪存操作并且能存储两位。擦除通过从沟道或栅电极进入传统电荷捕获存储层设置如ONO层设置中的Fowler-Nordheim隧道效应来完成。在编程该存储器中，电空穴注入非导电的电荷捕获层。在源和漏处即在沟道的两侧末端处引起热空穴注入。

存储层可以通过其它电介质材料替换，提供小于限制层的能带隙的能带隙。能带隙中的差应当尽可能大以保证良好的电荷载流子限制以及因而良好的数据保持。尤其当二氧化硅用作限制层时，存储层可以是氧化钽、硅化铪、硅化镉、氧化钛、氧化锆、氧化铝或本征导电(非掺杂)硅。存储层能进一步包括电绝缘或导电的纳米点，它们是具有几纳米直径的小颗粒且位于电介质材料层中。

发明内容

本发明的目的在于提供用于在每一个存储单元中较好地多位存储的改进的电荷捕获存储器件。

本发明的另一目的在于提供具有适合与CMOS电路集成的存储单元阵列结构的存储器件的制造方法。

本发明再一目的在于提供用于具有外围寻址的多位电荷捕获存储单元阵列的集成电路。

将本发明的方法应用到薄SiGe层，其被提供作为附加的底部栅电极层并且设置于薄氧化栅和优选为多晶硅的栅电极层之间。横向去除邻近于源/漏区的SiGe层以形成凹槽，随后用适合电荷捕获的材料填充。SiGe是非常有优势，因为其能与栅电极和氧化栅选择性地蚀刻。而且，额外的SiGe栅电极有利于修正存储单元的阈值电压。

根据本发明的半导体存储器件包括半导体本体和存储单元阵列。每一个存储单元具有在所述半导体本体的主表面上的源/漏区之间的沟道区，在所述沟道区之上具有邻近所述源/漏区的侧壁并且通过氧化栅与沟道区分开的栅电极，和在氧化栅和栅电极层之间的SiGe层，所述SiGe层在邻近于源/漏区的栅电极层下面横向凹进。栅电极层和在SiGe层两侧上的源/漏区之间设置适合电荷捕获的存储层材料并且通过电介质材料将其包围。在栅电极的侧壁上设置电绝缘材料的侧壁间隔物。

制造这种半导体存储器件的方法包括步骤：

在半导体本体的表面上形成氧化栅，在氧化栅上沉积SiGe层、栅电极层和字线层，构造字线层、栅电极层和SiGe层以形成字线叠层，选择性蚀刻SiGe层的残留部分到氧化栅和栅电极层，在字线叠层两侧上的SiGe层中的栅电极层下面形成底部蚀刻的凹槽，在半导体本体、SiGe层的剩余部分和栅电极层的表面上形成氧化层，沉积用于电荷捕获存储层的材料，并且将除在栅电极层的底部边缘下面形成条状存储层的残留部分以外的所述材料去除。

本发明的这些和其它的目的、特征和优势将从下面的附图简要说明、具体实施例和附加的权利要求及附图变得清楚。

附图说明

结合附图进一步详细描述本发明的实施例与例子，其中

图1显示具有外围的存储单元阵列的平面图，

图2显示本发明方法的优选实施例的第一半成品截面图，

图3显示根据图2的进一步工艺步骤之后的第二半成品截面图，

图4显示根据图3的进一步工艺步骤之后的第三半成品截面图，

图5显示根据图4的第三半成品的放大的截面图，

图6显示根据图4的进一步工艺步骤之后的第四半成品截面图，

图7显示根据图6的第四半成品的放大的截面图，

图8显示根据图6的进一步工艺步骤之后的第五半成品截面图，

图9显示根据图8的进一步工艺步骤之后的第六半成品截面图，

图10显示根据图2右侧用于包括SiGe层的实施例的截面图，

图11显示根据图10在SiGe层中蚀刻凹槽之后的截面图，

图12显示根据图11的蚀刻氧化栅之后的截面图，

图13显示根据图12的应用存储层材料之后的截面图。

具体实施方式

图1显示根据本发明方法制造的存储器件的半成品的表面部分的平面图。字线WL_n被提供为平行地从左到右横跨存储单元阵列28区域延展。这一区域包括衬底或半导体本体的半导体材料中的浅沟槽隔离1，如虚线显示，它们彼此分开并平行设置，而且正交地横跨字线延展。位线设置在浅沟槽隔离1的区域上方并在此未示出。在浅沟槽隔离之间具有包括存储单元晶体管结构的有源区。

通过本发明方法制造的优选实施例包括设置在图1阴影区域中的导电局部互连2。每一个局部互连2跨越浅沟槽隔离1并且连接以一个正方形设置的四个相邻的存储单元的源/漏区。存储单元的晶体管结构的沟道区位于该局部互连的末端部分下的源/漏区之间的附属字线下方。存储单元的源/漏区的位置以在图1中的存储单元e的例子示出，在此源/漏区通过S/D来表示。

如果通过连续计数沿着字线列举存储单元，则局部互连将各自字线的一侧上的奇数存储单元的源/漏区连接到随后的偶数存储单元的源/漏区。根据该连续计数，在同一字线的另一侧，局部互连将偶数存储单元的源/漏区连接到随后的奇数存储单元。由于局部互连2属于相邻的两字线中的存储单元，因此局部互连连接全部四个存储单元的源/漏区，它们以一个四元正方形(square quadruple)设置。例如，位于图1中的a、b、c和d的存储单元，通过图1中指定的局部互连LI连接，使得四个存储单元的每一个包括一个连接到在这一四元正方形的其它三个存储单元的源/漏区的源/漏区。

存储器件进一步包括外围寻址，设置CMOS器件以形成电路作为在读、写和擦除操作中寻址存储单元的逻辑电路。这些电路的互补晶体管根据标准技术制造，但制造步骤结合在本发明的方法中，它允许制造具有集成CMOS寻址电路的超小尺寸的电荷捕获存储单元阵列。作为例子，图1显示出晶体管结构包括用来控制包括LDD(轻掺杂漏)区21的源/漏区20之间的沟道区的栅电极26。存储单元阵列28的区域通常与包括CMOS器件的外围区域29分离，它根据包括半导体衬底中用于互补晶体管的p-阱和n-阱设置的标准技术来处理。

图2显示参考图8定向的沿着虚线插入图1中的半成品的截面图。在右手侧，该截面显示在两个不同参考平面的存储单元阵列区域。波浪线左侧，显示通过浅沟槽隔离1区域的截面，而在波浪线的右侧，显示有源区的截面。浅沟槽隔离1通过在半导体材料中蚀刻沟槽和之后在沟槽中填充优选为氧化物的电介质材料的的标准方式来产生。氧化栅4设置在半导体本体3的上表面。对于将要制造的不同晶体管类型，可以改变氧化栅4的厚度和材料。根据在半导体本体的不同区域中的不同的晶体管类型对阱进行注入和退火。

之后，在半导体本体的上表面施加为字线叠层提供的层排列。该层排列优选包括优选为多晶硅的栅电极层5，用来降低字线的电布线电阻且优选使用金属或金属硅化物制造的字线层6，和硬掩模层7，其优选为氮化物。通过后续的光刻和蚀刻步骤，构造该栅电极层5、该字线层6和该硬掩模层7以在用于存储单元阵列28的区域中形成平行的字线叠层。为全面起见，图2示出中间叠层，其横向尺寸不同于字线宽度的固定间距和字线之间的间隙，并且由于光刻步骤中出现的边界效应，该叠层位于存储单元阵列28的区域和CMOS外围区域29之间的过渡区域中。

图3显示根据图2在湿法蚀刻工艺步骤在氧化栅4中形成蚀刻开口8和在存储单元阵列28的区域中中形成浅沟槽隔离1之后的截面图。在图3中显示，蚀刻浅沟槽隔离1的氧化物材料，深度通常约20到30nm，即比氧化栅4略深。蚀刻开口8在栅电极层5和栅电极层5的底部横向边缘处的半导体本体3之间形成底切开口。图3示出和图1的平面图比较的字线WL₁、WL₂、WL₃和WL₄的字线叠层。

图4示出根据图3的进一步工艺步骤之后的截面图，通过其制造存储层排列，特别是电荷捕获层排列。进一步描述用于包括ONO存储层排列的优选实施例的本发明的方法的优选例子，尽管也可以使用适合于电荷捕获存储单元的任何材料排列。

准备底部限制层，在氧化物-氮化物-氧化物电荷捕获层排列的情况下其为氧化层。通过结合半导体材料的热氧化和高温氧化物的沉积至通常大约4nm的厚度来制造底部限制层。随后用LPCVD(低压化学气相沉积)方式沉积厚度大约4nm的氮化层，通过其在栅电极层和半导体材料之间的底切开口中制造作为电荷存储的实际位置的存储层。然后，通过注入掺杂原子如硼或砷来形成源/漏区。在退火源/漏注入之后，湿法蚀刻沉积的氮化物以使得以提供的尺寸保持存储层。

描述的利用底切开口的工艺步骤形成包括只有几纳米宽度并尤其适合小尺寸和极短沟道的多位存储单元的条状部分的存储器层，这是因为它们在存储位的位置之间提供充分的电分离。但是，如上所述，它具有以标准方式形成并且在沟道的中间部分上不间断的电荷捕获层。

图4示出源/漏区10和存储层12的位置。在该实施例的每一个字线叠层中，存储层12由沿着栅电极层5的底部边缘延展的两条带组成。再氧化该结构表面以在字线叠层的侧壁上形成薄氧化层。通过沉积优选为氧化物的间隙填充物9来填充字线叠层之间的间隙，之后对其进行平坦化，例如通过CMP(化学机械抛光)。在通过硬掩模层7形成的平坦表面和平坦化的间隙填充物9之后，沉积优选为氮化硅的盖层。

图5示出根据图4参考图7的取向沿着图1插入中的虚线的半成品放大截面图，其环绕第一个三字线WL₁、WL₂和WL₃的字线叠层排列的区域。通过虚线指定的PN结示出源/漏区10的注入边界。示出在栅电极层5的底部边缘和半导体本体3之间的存储层12的条状部分的截面图。例如氮化物的存储层12嵌入在电介质材料中，电介质材料在ONO存储层排列的情况下为氧化材料且能作为氧化栅4的一部分。由再氧化层11覆盖字线叠层的侧壁。图5的右侧示出的有源区域之间的区域，在此蚀刻的开口8出现在浅沟槽隔离1的区域中。用优选为氧化硅的电介质材料的间隙填充物来填充字线之间的间隙，如上所述。

图6示出根据图4在形成源/漏接触之后的截面图。平坦化步骤之后，优选为氮化物的盖层13被沉积并通过随后的光刻步骤被构造。在这一步骤中，在提供源/漏接触的区域中去除盖层13。如果盖层13是氮化物并且间隙填充物9是氧化物，则优选通过反应性离子蚀刻来构造盖层13。当到达间隙填充物9的氧化物时停止蚀刻工艺。在此之后，在间隙填充物9的材料中蚀刻出凹槽。这些凹槽的深度至少近似地对应于硬掩模14的厚度。然后沉积用于形成侧壁间隔物的材料。这些材料优选氮化物，其通过反应性离子蚀刻去除以在硬掩模层7的水平处的凹槽中形成通常30nm宽的第一间隔物14和在盖层13中的开口的侧壁上形成第二间隔物15。

第一间隔物14与接下来的各向异性蚀刻工艺相关，通过其在源/漏区的区域中去除填充物9直到半导体材料的表面。由于蚀刻工艺为各向异性，所以第一间隔物14掩蔽字线叠层的侧壁上的间隙填充物9的材料以使得间隙填充材料残留物16留在这些侧壁上，形成字线的侧壁绝缘。本发明的方法的这一重要步骤提供字线的侧壁绝缘，该字线通常使用代替氮化物的氧化物形成，如通过描述的例子所显示的。然后导电材料例如多晶硅用来形成局部互连2，提供其作为源/漏接触和源/漏区与位线之间的电连接。

存在根据沿着字线的要求尺寸构造局部互连2的不同的可能性。通过使用覆盖在字线叠层之间间隙的周期性间隔的区域的掩模来蚀刻间隙填充物9，使得间隙填充物9的材料留在这些区域中作为在蚀刻的孔之间的电绝缘，这些孔被用于局部互连的导电材料填充。但是，构造局部互连2的优选处理步骤顺序包括蚀刻间隙填充物9以在字线叠层之间开口的间隙中的间隙填充残留物16之间形成连续沟槽，其填充有作为局部互连的导电材料。然后，根据局部互连所需的纵向尺寸通过掩模和进一步的蚀刻处理来结构化该材料；并且在结构化的互连之间的间隙中再次填充电介质材料，其优选为氧化物。平坦化该局部互连材料。

图7示出根据图6的半成品的根据图5的放大截面图。在这个截面图中，详细的表示出间隙填充物9，再氧化层11，存储层12的设置，结构化的盖层13，第一间隔物14，第二间隔物15和间隙填充残留物16。第一间隔物14用于将间隙填充物9构造为间隙填充残留物16，该第一间隔物不必与第二间隔物15分开，如图6所示，但可以仅仅轻微的将它们分开。这一特征可根据具体情况变化。它的重要性仅仅在于具有第一间隔物14以掩蔽间隙填充物9的边缘部分，使得它们不会被蚀刻掉，而是形成字线叠层的侧壁绝缘。

图8显示根据图6在进行以构造CMOS器件的进一步工艺步骤之后的截面图。在施加上部绝缘层17之后，其中上部绝缘层17可被沉积作为等离子加强的氮化物，被覆盖有抗反射涂层来辅助随后的光刻，通过在外围区域中蚀刻空隙18来构造CMOS器件。这一结构定义形成部分栅电极层5的栅电极。这显示于图8的左侧。在一标准的再氧化步骤之后，注入掺杂原子以形成LDD(轻掺杂漏区)区域21。沉积氮化物衬垫之后，宽的侧壁间隔物尤其是氧化物间隔物19形成在栅电极叠层的侧壁。这些侧壁间隔物19具有约150nm的典型宽度。然后侧壁间隔物19用作源/漏区注入的掩模以形成CMOS器件的源/漏区20。在该注入过程中LDD区域21被侧壁间隔物19覆盖。

CMOS器件之间的空隙18显著大于字线叠层之间的小间隙。通过本发明的方法，可制造在具有低至70nm尺寸的存储单元阵列中和具有需要使用较宽侧壁间隔物19的典型横向尺寸的CMOS器件结构中的两种晶体管结构。由于在外围区域29中栅叠层的高度，即衬底的垂直尺寸大于字线叠层的高度，所以空隙18必须相对宽于在存储单元区域28中的字线叠层之间的间隙。在本发明的结构的优选实施例中，当包括前述的层加上盖层13和绝缘材层17的栅极叠层的垂直尺寸d2至少是250nm时，包括栅电极层5、字线层6和硬掩模层7的字线叠层的垂直尺寸d1至多是200nm。存储单元阵列的横向间隔d3作为邻近的字线叠层的相应点之间的距离通过穿过字线叠层来测量，其被选择为至多250nm。因此，本发明的方法提供一系列的工艺步骤，其适合于在特别小尺寸中完全构造存储单元阵列之后，在具有适当尺寸的外围区域中制造电路的CMOS器件。以这种方式，可根据晶体管器件的类型选择适当的横向和垂直尺寸。描述的层排列和工艺步骤的顺序尤其适合于制造完全集成的存储器件。

图9显示在外围区域29中应用源/漏接触之后图8的截面图。在结注入的退火之后，去除了侧壁间隔物19，例如通过湿法蚀刻。然后用电介质材料填充空隙18，电介质材料可以包括根据标准技术沉积的氧化物和氮化物层以及主要间隙填充物BPSG(硼磷硅化玻璃)。尤其在存储单元阵列28的区域中，这些填充物形成用于金属化级布线的基本电介质22。图9显示在邻近第一字线WL₁的局部互连2上具有位线接触24的位线23。位线23和位线接触24可通过已知的名为双镶嵌工艺来制造。接下来用电导材料填充的接触孔用于产生将被连接的CMOS器件的源/漏区上的漏接触通孔25。CMOS器件的栅电极26也可以通过栅电极通孔27来接触。当栅电极26还可以通过适当的结构化栅电极层5的一部分被电连接时，例如图1中显示的那样，在图9中栅接触通孔27用虚线表示。进一步的金属布线层和金属间氧化物以通常的方式施加，并没有显示在图9中。然后该存储器件以包括钝化和掩蔽(housing)工艺的标准完成工艺步骤进一步处理。由于这不是本发明的方法的构成部分，所以没有详细地描述。

电荷捕获存储单元的存储单元阵列的一个优选实施例包括具有SiGe层的改进的栅极结构。该结构通过如图10到13的截面中显示的优选制造方法进一步详细描述。

图10的截面显示半导体本体3，它被提供有浅沟槽隔离1以分开存储单元的列。在存储单元阵列的区域中的半导体本体3的表面覆盖有氧化栅4，其优选通过热生长形成，典型厚度大约4nm。施加SiGe层30，之后沉积栅电极层5，优选多晶硅，金属和/或金属硅化物的字线层6，例如包括钨，和硬掩模层7。SiGe层优选是10nm到15nm厚和优选包含20原子百分比和70原子百分比之间的锗。结构化字线叠层，包括SiGe层30，其形成字线叠层的一部分。然后，各向同性和有选择地回蚀刻SiGe层30至栅电极层5和氧化栅4的材料。

如果栅电极层是多晶硅和氧化栅是二氧化硅，则可进行蚀刻步骤，例如，通过下列变化中的一种。第一种变化使用多晶硅蚀刻剂，由70％的HNO₃，49％的HF，99.9％的CH₃COOH和水构成。在相对原子量中，组分比例例如是40∶1∶2∶57。为10∶1到10∶5之间的典型比率的混合物优选在水中溶解(参见，例如S.M.Kim等人的IEEE学报的纳米技术2，第253页，(2003))。第二种变化在典型温度90℃下使用30％的H₂O₂，如果锗比例高，典型地大于60％，这尤其适合(参见，例如A.Franke等人的微电机械系统杂志12，4月，2003)。第三种变化使用由30％的NH₄OH，30％的H₂O₂和水，在典型温度75℃下的优选比例1∶1∶5构成的蚀刻剂。使用这种蚀刻剂，获得接下来的选择性蚀刻，根据F.Scott Johnson等人的电子材料杂志21，第805-810页(1992)：对于包含40原子百分比的锗的SiGe；SiGe的蚀刻率和Si的蚀刻率的比为36∶1并且SiGe的蚀刻率和SiO₂的蚀刻率的比是100∶1；对于包含55原子百分比的锗的SiGe∶SiGe的蚀刻率和Si的蚀刻率的比为177∶1并且SiGe的蚀刻率和SiO₂的蚀刻率的比是487∶1。由于SiGe对于Si和SiO₂的超过100∶1的选择性可通过这些湿法蚀刻的方法获得，所以浅沟槽隔离1的氧化物的底部蚀刻可以避免。

在图11的截面中显示SiGe层30的该蚀刻工艺获得的半成品的结果。在字线叠层和半导体本体之间的SiGe层中具有横向凹槽，在栅电极层5和氧化栅4之间留下SiGe层30的残留物部分。然后各向同性蚀刻氧化栅4，例如通过HF。由于从上面的垂直方向的蚀刻腐蚀，几乎没有去除浅沟槽隔离1的氧化物；如果需要，可加入润湿剂。

图12显示将除了SiGe层30的残留部分下面的保留部分之外的氧化栅去除之后的下一半成品。然后，优选为热生长SiO₂的另一电介质材料产生在半导体材料、SiGe层、氧化栅层5的自由表面上。

该再氧化层11显示在附图13的截面图中，其也显示接下来施加的用于存储层12的材料层。优选为Si₃N₄，其通过低压化学气相沉积可以共形地施加。为存储层12提供的横向凹槽具有由于制造再氧化层11引起的轻微减小的尺寸。用作存储层12的材料层优选沉积至少为所述凹槽尺寸的一半厚。在上述的典型尺寸的情况下，该层厚度优选约5nm。以这种方式，材料完全填充凹槽以使得存储层12能形成为整体的纳米条。层的厚度没有按比例画出。在SiGe层的横向表面上的再氧化层厚度典型为约4nm，但是，在这个例子中，在字线叠层的侧壁上典型地生长约6nm的厚度。这是由于栅电极层5的多晶硅的高掺杂的缘故。

然后各向同性地回蚀刻包括存储层材料的层，以使得残留物部分被留下，形成存储层12。由于浅沟槽隔离没有被底部蚀刻，因此获得具有纳米范围内的宽度的薄连续条的存储层12。接着，可以注入源/漏区的掺杂，根据已经描述的实施例的侧壁间隔物16可通过通常的共形沉积和各向异性蚀刻来形成。

尽管本发明及其优势已经详细描述，但应当理解在此在不脱离本发明精神和通过附加的权利要求限定的本发明保护范围的情况下来制作各种变化，替代和转化。

附图标记表

1   浅沟槽隔离

2   局部互连

3   半导体本体

4   氧化栅

5   栅电极层

6   字线层

7   硬掩模层

8   蚀刻开口

9   间隙填充物

10  源/漏区

11  再氧化层

12  存储层

13  盖层

14  第一间隔物

15  第二间隔物

16  间隙填充残留物

17  绝缘层

18  空隙

19  侧壁间隔物

20  源/漏区

21  LDD区

22  基本电介质

23  位线

24  位线接触

25  漏接触通孔

26  栅电极

27  栅接触通孔

28  存储单元阵列

29  外围区域

30SiGe层

Claims (7)

1.一种制造半导体存储器件的方法，该半导体存储器件包括：

半导体本体；

设置在所述半导体本体上并且包括具有存储层的存储单元的存储单元阵列；

被提供用于电荷捕获的所述存储层；和

字线叠层，其环绕所述存储单元的栅电极；

该方法包括步骤：

在所述半导体本体的表面上形成氧化栅；

在所述氧化栅上沉积SiGe层；

在所述SiGe层上沉积栅电极层和字线层；

结构化所述字线层、所述栅电极层和所述SiGe层以形成字线叠层；

选择性蚀刻所述SiGe层的残留物部分至所述氧化栅和所述栅电极层以形成在所述字线叠层的两侧上的所述SiGe层中的所述栅电极层下面的底部蚀刻的凹槽；

在半导体本体、所述SiGe层的剩余部分和所述栅电极层的表面上形成氧化层；

沉积用于所述存储层的材料；和

去掉除了形成在所述栅电极层的底部边缘下面的条状存储层的残留部分以外的所述材料。

2.根据权利要求1的制造半导体存储器件的方法，进一步包括：

该存储器件进一步包括：

在所述半导体本体上的外围区域，用于集成的CMOS电路以在写入、读取或擦除操作中寻址所述存储单元阵列，和

CMOS器件，其形成所述CMOS电路并且设置在所述外围区域中，

该方法进一步包括附加的步骤：

在沉积所述SiGe层之前在所述表面处形成浅沟槽隔离，所述浅沟槽隔离提供以定距离间隔的电绝缘条并且在用于所述存储单元阵列的区域中彼此平行设置；

在所述字线层上施加硬掩模层；

结构化所述字线叠层以横向延展到用于所述存储单元阵列的所述区域中的所述浅沟槽隔离；

在蚀刻所述SiGe层之后蚀刻掉所述字线叠层之间的氧化栅；

在形成所述存储层之后注入掺杂剂以在所述半导体本体中形成源/漏区；

在所述字线叠层之间沉积间隙填充物并且平坦化所述间隙填充物到所述硬掩模层的上表面的水平；

施加盖层；

去除所述盖层和在用于接触孔的区域中的所述间隙填充物上的部分层来形成在所述间隙填充物中的凹槽；

在所述凹槽的侧壁上形成间隔物；

进一步去除所述间隙填充物来形成接触孔，由此在所述间隔物下面的所述字线叠层的侧壁上留下间隙填充残留物；

在所述接触孔中形成电导材料的局部互连，所述局部互连被提供用于所述源/漏区到位线的电连接；

施加上部绝缘层；

在所述外围区域中结构化所述绝缘层、所述盖层、所述硬掩模层、所述字线层和所述栅电极层为残留物层叠层，以形成栅电极或栅电极和导体迹线；

施加侧壁间隔物到所述残留物叠层；

注入掺杂剂以形成用于CMOS器件的源/漏区；

去除所述侧壁间隔物；

施加电介质材料以填充所述叠层之间的自由空间并且形成用于布线的基本电介质；

形成接触孔到所述CMOS器件的所述源/漏区和/或到所述CMOS器件的所述栅极，以及形成到所述局部互连的位线开口和进一步的接触孔；

应用第一金属化以在所述接触孔中形成接触通孔和在所述位线开口中形成位线，通过在所述进一步的接触孔中的接触通孔使所述位线接触所述局部互连；和

施加金属间电介质和进一步金属化以形成所述布线。

3.根据权利要求1或2的方法，进一步包括下面附加的步骤：

所述局部互连在所述字线叠层之间以如下方式设置：即

在包括第一存储单元、在字线方向上与所述第一存储单元相邻的第二存储单元、和在位线方向上分别与第一和第二存储单元相邻的第三存储单元和第四存储单元的第一四元存储单元中，并且该第一四元存储单元进一步包括所述第一存储单元的第一源/漏区、所述第二存储单元的第一源/漏区、所述第三存储单元的第一源/漏区、所述第四存储单元的第一源/漏区，

所述第一源/漏区通过所述局部互连的第一个被电连接，和

所述第一四元的所述存储单元形成象该第一四元这样设置的存储单元的第二、第三、第四和第五四元的第一存储单元，

分别通过所述局部互连的第二、第三、第四和第五局部互连将所述第一四元的所述存储单元的每一个的第二源/漏区电连接到存储单元相应的第二、第三、第四或第五四元的第二、第三、第四存储单元的第一源/漏区。

4.一种半导体存储器件，包括：

半导体本体；

存储单元阵列，其每一个存储单元包括在所述半导体本体的主表面上的源/漏区之间的沟道区；

栅电极，其具有邻近于所述源/漏区的侧壁并且被设置在所述沟道区之上并通过氧化栅与该沟道区分开；

所述栅电极包括在所述氧化栅之上的SiGe层和设置在所述SiGe层上的栅电极层；

所述SiGe层在邻近于所述源/漏区的所述栅电极层的下面横向凹进；

所述栅电极层和在所述SiGe层两侧上的所述源/漏区之间设置适合电荷捕获的存储层材料，该存储层被电介质材料包围；和

在所述栅电极的所述侧壁上设置的电绝缘材料的侧壁间隔物。

5.根据权利要求4的半导体存储器件，进一步包括：

所述半导体本体具有一主表面；

在所述主表面上设置的所述存储单元阵列；

所述半导体本体的所述主表面上的外围区域被提供为集成的CMOS电路以在写入、读取或擦除操作中寻址所述存储单元阵列；

CMOS器件形成所述CMOS电路并且被设置在所述外围区域中；

所述存储单元阵列包括环绕所述栅电极且具有在垂直于所述半导体本体的所述主表面的方向上的第一尺寸的字线叠层；

所述CMOS器件包括具有在垂直于所述半导体本体的所述主表面的所述方向上的第二尺寸的栅极叠层；

所述字线叠层的所述第一尺寸至多为200nm；

所述栅极叠层的所述第二尺寸至少为250nm；并且

通过至少一个覆盖所述字线叠层的另一电介质材料层来补偿所述第一尺寸和所述第二尺寸之间的差。

6.根据权利要求5的半导体存储器件，进一步包括：

所述字线叠层的间距，其横跨所述字线叠层作为邻近的字线叠层的相应点之间的距离而被测量，至多250nm。

7.根据权利要求5或6的半导体存储器件，进一步包括：

至少一个覆盖所述字线叠层的电介质材料层，

所述至少一个电介质材料层具有与所述字线叠层的第一尺寸和所述栅极叠层的第二尺寸之差相等的厚度。

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