CN103515355A - 半导体元件与其制作方法 - Google Patents

Abstract

本发明公开一种半导体元件与其制作方法，该半导体元件包含有一基底，其具有一正面以及一背面，一层间介电层，覆盖于该基底的正面上，一掩模层，覆盖于该基底背面，一硅穿孔，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔内，掩模层侧壁于水平方向突出该基底的侧壁，以及一衬垫层，位于该硅穿孔内的基底侧壁，且该衬垫层与该掩模层有部分重叠。

Description

半导体元件与其制作方法

技术领域

本发明涉及一种半导体元件，特别是涉及一种具有硅穿孔的半导体元件。

背景技术

在现代的资讯社会中，由集成电路所构成的微处理机系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。

一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产一晶片(wafer)开始:首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并加以封装成芯片(chip)，最后再将芯片电连至一电路板，如一印刷电路板(printed circuit board，PCB)，使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。

为了提高芯片功能与效能，增加积成度以便在有限空间下能容纳更多半导体元件，相关厂商开发出许多半导体芯片的堆叠技术，包括了倒装封装(Flip-Chip)技术、多芯片封装(Multi-chip Package，MCP)技术、封装堆叠(Package on Package，PoP)技术、封装内藏封装体(Package in Package，PiP)技术等，都可以通过管芯或封装体之间彼此的堆叠来增加单位体积内半导体元件的积成度。而在上述各种封装架构下，近年来又发展一种称为硅穿孔(Through silicon via，TSV)的技术，可促进在封装体中各管芯彼此之间的内部连结(interconnect)，以将堆叠效率进一步往上提升。

硅穿孔原理是在晶片中以蚀刻或激光的方式形成贯穿晶片的通孔(Via)，再将导电材料如铜、多晶硅、钨等填入通孔，最后则将晶片或管芯薄化并加以堆叠、结合(Bonding)，而成为3D立体的管芯堆叠结构。由于应用硅穿孔技术的各芯片内部线路的连结路径最短，相比较于其他堆叠技术，可使芯片间的传输速度更快、杂讯更小、效能更佳，是目前远景看好的技术之一。

发明内容

为解决上述问题，本发明提供一种半导体元件，包含有一基底具有一正面以及一背面，一层间介电层，覆盖于该基底的正面上，一掩模层，覆盖于该基底背面，一硅穿孔电极，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔电极内具有一掩模层侧壁与一基底侧壁，且该掩模层侧壁突出该基底侧壁一预定长度，以及一衬垫层，位于该硅穿孔内的该基底侧壁，且该衬垫层与该掩模层有部分重叠。

根据本发明的另一较佳实施例，本发明提供一种制作半导体元件的方法，包含以下步骤：首先，提供一基底，该基底具有一正面以及一背面；形成一层间介电层于该基底的正面上，接着形成一掩模层于该基底的背面上，再蚀刻该基底背面，形成一开口贯穿该掩模层以及该基底，其中于该开口内具有一掩模层侧壁与一基底侧壁，该掩模层侧壁突出该基底侧壁一预定长度，然后选择性沉积一衬垫层于该开口内基底的侧壁，且该衬垫层与该掩模层至少有部分重叠，之后蚀刻该开口，形成一硅穿孔贯穿该层间介电层，以及形成一导电层于该硅穿孔内。

附图说明

图1~图7为本发明第一较佳实施例的半导体元件的制作工艺示意图。

主要元件符号说明

1 半导体元件

10 基底

12 正面

14 背面

16 浅沟槽隔离

18 栅极结构

20 源/漏极区域

22 层间介电层

24 金属线路

26 掩模层

28 接触插塞

30 开口

32 基底侧壁

34 掩模层侧壁

36 衬垫层

38 硅穿孔

40 阻障层

42 主导电层

44 硅穿孔电极

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。

请先参考图1~图7，图1~图7绘示了本发明的第一较佳实施例的半导体元件的制作工艺示意图。如图1所示，半导体元件首先，提供一基底10，例如是硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或绝缘层上覆硅基底(silicon-on-insulator，SOI)等，本发明的一较佳实施例是以块状硅基底(bulk silicon substrate)为例，但不以此为限，基底10具有一正面12与一背面14，接着，形成所需的各种离子井(N-well or P-well)(图未示)以及多个浅沟槽隔离(shallow trench isolation)16于基底10中。

接着如图2所示，形成至少一栅极结构18于基底10上，并以离子布植等方法形成源/漏极区域20于栅极结构18的两侧基底10中。栅极结构18可为多晶硅栅极(polysilicon gate)、金属栅极(metal gate)或是虚置栅极(dummygate)等，而形成上述栅极结构18与源/漏极区域20、甚或再于源/漏极区域20表面上形成自对准金属硅化物(salicide)(图未示)的方法，皆为本领域常见技术，在此不再赘述。然后覆盖一层间介电层22于栅极结构18与正面12上，并接续再进行一金属内连线制作工艺，以在层间介电层22上制备多层金属层间介电层(IMD)(图未示)以及设置于各金属层间介电层中所需的金属线路(图未示)。

为了方便说明起见，图2仅绘示形成一对应于后续制作的硅穿孔(TSV)的金属线路24于层间介电层22表面，而省略其他的金属线路与各金属层间介电层，且该金属线路24底面可直接接触后续形成的硅穿孔(TSV)并通过其上方金属层间介电层(IMD)中的金属线路(图未示)与其他元件分别电连接。此外，层间介电层22与基底10之间还可选择性形成有一接触蚀刻停止层(CESL)(图未示)覆盖栅极结构18与源/漏极区域20，以及多个接触插塞28分别位于栅极结构18与源/漏极区域20上，用来电连接层间介电层22上方的金属层间介电层(IMD)中的金属线路(图未示)，本实施例中，金属线路24与接触插塞28的材料可选自导电性良好的金属，如铜、铝、钨、钛、氮化钛、钽以及氮化钽所组成的群组，但不限于此。

在完成基底10正面12上的金属内连线制作工艺以及设置于金属层间介电层上的焊垫(bonding pad)制作工艺之后。接着由基底10背面14来薄化基底10，并全面性形成一掩模层26于基底10的背面14上，掩模层26材料例如为二氧化硅(SiO₂)、氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)等绝缘物，但不限于此，本发明中是以氮化硅为例。

如图3所示，利用光刻暨蚀刻方式，于基底10背面14形成至少一开口30以定义出硅穿孔(TSV)的位置。开口30贯穿掩模层26与基底10，且开口30的底部停留在层间介电层22的底面上。此时，开口30内部的侧壁可概分为一基底侧壁32与一掩模层侧壁34。

其中值得注意的是，在基底10背面14蚀刻出开口30后，如图4所示，本发明会再进行一退缩制作工艺(pull back process)，用以均匀地扩展基底侧壁32，也就是说，在开口30内部，由基底侧壁32所形成的一开口直径a，比起掩模层侧壁34所形成的一开口直径b更大，导致从图上看来，掩模层侧壁34凸出基底侧壁32一预定长度d(a predetermined distance)，其中d=(a-b)/2，该退缩蚀刻可包含一般的湿式蚀刻，例如氢氟酸(hydrofluoric acid，HF)混合乙二醇(ethylene glycol，EG)，或是等向性等离子体蚀刻，俾以选择性地蚀刻掩模层26与基底10，但不限于此。

此外，本实施例是先形成开口30，然后再以退缩制作工艺扩展基底侧壁32，然而本发明却不限于此，也可以调整蚀刻选择比的方式，仅以一次蚀刻形成开口30，并同时形成扩展的基底侧壁32。

接着如图5所示，选择性地沉积一衬垫层36于该开口30内的基底侧壁32上，衬垫层36材料例如为氮化硅(SiN)或氧化硅(SiO₂)等单一材料层或复合结构层，但不限于此。值得注意的是，衬垫层36可通过电化学或氧化等方式，选择性形成在基底侧壁32上，而不形成于掩模层侧壁34上。例如，衬垫层36可以电化学等方式，仅形成于具导体性质的基底侧壁32上，也就是说，衬垫层36并不形成于不具导体性质的掩模层侧壁34上。由于上述以退缩制作工艺蚀刻的方式，使得基底侧壁32与掩模层侧壁34在水平方向相差一预定长度d，此预定长度d所形成的一预定空间位于基底侧壁32上，衬垫层36沉积于该预定空间内，使衬垫层36与掩模层26至少重叠一宽度，且两者交界处不容易产生凸角而造成漏电流。本实施例中，衬垫层36与掩模层26的重叠的部分宽度较佳大于10纳米(10nm)，使衬垫层36与掩模层26的交界处具有较好的密合性，而更能有效地防止漏电流发生。此外，形成衬垫层36于该预定空间后，衬垫层36的侧壁可与掩模层侧壁34切齐，或是并不与之切齐，也就是说，衬垫层36的侧壁可以突出掩模层侧壁34，或是反之，掩模层侧壁34突出衬垫层36的侧壁。然而，无论衬垫层36的侧壁与掩模层侧壁34切齐与否，较佳应满足衬垫层36与掩模层26的重叠的部分宽度大于10纳米的条件。

再如图6~图7所示，对开口30再次进行一蚀刻步骤，以形成一硅穿孔38，且硅穿孔38的底部停留在金属线路24的底面上。之后，可选择性地在硅穿孔38内部先形成一阻障层40，再覆盖一导电层42于硅穿孔38内以及背面14以形成硅穿孔电极44，阻障层40可选自钛、氮化钛、钽以及氮化钽所组成的群组，导电层42材料可选自导电性良好的金属，而其形成方法，以铜为例，可在沉积阻障层40之后，即先形成一铜的晶种层(图未示)，然后进行一晶背凸块的黄光制作工艺以形成一图案化的光致抗蚀剂层(图未示)，接着在电镀铜之后，去除图案化的光致抗蚀剂层，即完成本发明的具有硅穿孔电极的半导体元件1。因此，本发明的半导体元件1包含有一基底10，基底有一正面12以及一背面14，一层间介电层22，覆盖于该基底10的正面12上;一掩模层26，覆盖于该基底10的背面14，一硅穿孔电极44，贯穿掩模层26、基底10以及该层间介电层22，其中硅穿孔电极44内具有一掩模层侧壁34与一基底侧壁32，且掩模层侧壁34于水平方向突出基底侧壁32;以及一衬垫层36，位于该硅穿孔电极44内的基底侧壁32上，且衬垫层36与掩模层26有部分重叠。此外，另有至少一栅极结构18设置于层间介电层22中，其栅极结构18包括金属栅极、多晶硅栅极或是虚置栅极(dummy gate)等。

现有的硅穿孔电极制作工艺有一缺点，那就是当硅穿孔电极内部由基底侧壁所形成的直径与由掩模层侧壁所形成的直径相等时，以电化学等方式，选择性沉积一衬垫层于基底侧壁上，会造成衬垫层突出掩模层侧壁一水平距离，而导致掩模层侧壁与衬垫层的交界处产生一凸角(corner)，该凸角可能会进一步增加漏电流的产生。一般而言，硅穿孔电极连接各种半导体元件如晶体管、存储器、电感、电阻等，而可执行各种程式化的处理。由于硅穿孔电极作为电力接脚，当外部电源通过时，会产生强大的电磁干扰(electromagneticinterference，EMI)，而对位于硅穿孔电极附近的半导体元件如栅极结构产生干扰杂讯。

本发明的特征在于，形成硅穿孔38前，先形成一开口30，且形成开口的过程中，对基底侧壁32进行过度的均匀蚀刻，使得由基底侧壁32所形成的直径a大于由掩模层侧壁34所形成的直径b，使衬垫层36形成于基底侧壁32上时，衬垫层36与掩模层侧壁34表面大致上切齐，所以不会在掩模层侧壁34与衬垫层36的交界处产生凸角，而降低漏电流产生的可能性。本发明所提供的方式，可以有效提高制作工艺良率。

可理解的是，本发明适用于各种硅穿孔电极制作工艺，当然，并不限于后硅穿孔制作工艺(via last process)，也可适用于中硅穿孔制作工艺(viamiddle process)，或各种可能产生凸角的半导体元件，只要符合:以均匀过度蚀刻的方式，让基底侧壁与掩模层侧壁之间留有一预定长度，再以选择性沉积方式，沉积一衬垫层于基底侧壁上，皆属于本发明所涵盖的范围内。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体元件，包含:

基底，具有正面以及背面；

层间介电层，覆盖于该基底的正面上；

掩模层，覆盖于该基底背面；

硅穿孔电极，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔电极内具有掩模层侧壁与基底侧壁，且该掩模层侧壁突出该基底侧壁预定长度；以及

衬垫层，位于该硅穿孔电极内的该基底侧壁，且该衬垫层与该掩模层有部分重叠。

2.如权利要求1的半导体元件，另包含一金属线路，位于该层间介电层上。

3.如权利要求1的半导体元件，另包含一导电层，位于该硅穿孔电极中。

4.如权利要求1的半导体元件，其中该衬垫层的一侧壁与该掩模层侧壁切齐。

5.如权利要求1的半导体元件，其中该衬垫层的一侧壁突出该掩模层侧壁。

6.如权利要求1的半导体元件，其中该掩模层侧壁突出该衬垫层的一侧壁。

7.如权利要求1的半导体元件，其中该衬垫层仅位于该基底中。

8.如权利要求1的半导体元件，其中该衬垫层与该掩模层重叠部分宽度大于10纳米。

9.如权利要求1的半导体元件，另包含一阻障层，位于该硅穿孔电极中。

10.如权利要求1的半导体元件，另包含至少一栅极结构，设置于该层间介电层中，其中该栅极结构包括金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。

11.一种半导体元件制造方法，包含以下步骤:

提供一基底，该基底具有正面以及背面；

形成一层间介电层于该基底的正面上；

形成一掩模层于该基底的背面上；

蚀刻该基底背面，形成一开口贯穿该掩模层以及该基底，其中在该开口内具有掩模层侧壁与基底侧壁，该掩模层侧壁突出该基底侧壁一预定长度；

选择性沉积一衬垫层于该基底侧壁，且该衬垫层与该掩模层至少有部分重叠；

经由该开口蚀刻该层间介电层，以形成一硅穿孔，形成一硅穿孔贯穿该层间介电层；以及

形成一导电层于该硅穿孔内。

12.如权利要求11的半导体元件制造方法，其中该衬垫层与该掩模层重叠部分宽度大于10纳米。

13.如权利要求11的半导体元件制造方法，还包含形成一金属线路于该层间介电层上。

14.如权利要求13的半导体元件制造方法，其中该硅穿孔曝露出该金属线路。

15.如权利要求13的半导体元件制造方法，还包含形成一阻障层于该硅穿孔中。

16.如权利要求11的半导体元件制造方法，还包含形成至少一栅极结构于该层间介电层中。

17.如权利要求16的半导体元件制造方法，其中该栅极结构包括金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。

18.如权利要求11的半导体元件制造方法，其中该开口曝露出该层间介电层。

19.如权利要求11的半导体元件制造方法，其中该衬垫层是以电化学方式或原子层沉积方式形成于该开口内的基底侧壁上。

20.如权利要求11的半导体元件制造方法，还包含形成至少一浅沟槽隔离于该基底中。

Images