KR102211938B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 반도체 기판, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 내에 형성된 게이트 구조물, 상기 반도체 기판 내에 형성된 소자 분리막, 상기 반도체 기판, 상기 층간 절연막 및 상기 소자 분리막을 관통하여 형성된 관통 비아(TSV), 및 상기 반도체 기판 내에, 상기 소자 분리막과 접촉하고, 상기 관통 비아 측부의 일부만 둘러싸도록 형성된 제1 도전형의 제1 불순물 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
다양한 반도체 공정들을 수행하여, 웨이퍼 상에 복수 개의 반도체 칩을 형성한다. 이 후, 복수 개의 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB(Printed Circuit Board), 반도체 칩과 PCB를 전기적으로 연결하는 본딩 와이어 또는 범프, 반도체 칩을 밀봉하는 봉지재(encapsulant) 등을 포함할 수 있다.
최근에는, TSV(Through Silicon Via)를 이용하여 반도체 소자를 적층한 반도체 패키지들이 등장하고 있다. TSV를 이용하여 반도체 소자를 적층하는 경우 반도체 소자들 간의 부착 신뢰성이 요구된다.
한국공개특허 제2012-0045402호에는 반도체 집적회로 및 그의 제조 방법에 관하여 개시되어 있다.
본 발명이 해결하고자 하는 과제는, TSV를 형성하는 공정에서 발생하는 전하들로부터 주위의 반도체 소자를 보호하도록 불순물 도핑 영역을 형성하는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, TSV를 형성하는 공정에서 발생하는 전하들로부터 주위의 반도체 소자를 보호하도록 불순물 도핑 영역을 형성하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은, 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는, 제1 영역과 제2 영역을 포함한 반도체 기판, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 내에 형성된 게이트 구조물을 포함하고, 상기 제1 영역의 상기 반도체 기판 상에 형성된 반도체 소자, 상기 제2 영역의 상기 반도체 기판 내에 형성된 소자 분리막, 상기 제2 영역의 상기 반도체 기판, 상기 층간 절연막 및 상기 소자 분리막을 관통하여 형성된 관통 비아(TSV), 및 상기 제2 영역의 상기 반도체 기판 내에, 상기 소자 분리막과 접촉하고, 상기 관통 비아 측부의 일부만 둘러싸도록 형성된 제1 도전형의 제1 불순물 영역을 포함 한다.
여기에서, 상기 제1 불순물 영역은, 상기 관통 비아가 형성된 깊이보다 얕은 깊이로 형성될 수 있다.
상기 제1 불순물 영역은, 상기 관통 비아에 접촉하도록 형성될 수 있다.
상기 제1 영역의 상기 반도체 기판 내에, 상기 게이트 구조물과 오버랩되어 배치되는 제1 도전형의 제2 불순물 영역을 더 포함할 수 있다.
상기 제1 도전형은, n형일 수 있다.
상기 제1 불순물 영역의 도핑 농도는, 1E14 내지 1E16 ions/ cm3일 수 있다.
상기 제1 및 제2 불순물 영역들은 제2 도전형의 전하들이 상기 반도체 소자로 확산되는 것을 차단할 수 있다.
상기 제1 불순물 영역은 상기 관통 비아와 이격될 수 있다.
상기 게이트 구조물은 상기 반도체 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극, 및 상기 게이트 전극의 측벽에 형성된 게이트 스페이서를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 실시예는, 반도체 기판, 상기 반도체 기판 상에 형성된 층간 절연막, 상기 층간 절연막 내에 형성된 게이트 구조물을 포함하고 상기 반도체 기판 상에 형성되는 반도체 소자, 상기 반도체 기판과 상기 층간 절연막을 관통하여 형성된 관통 홀, 상기 관통 홀을 채우는 관통 비아(TSV), 및 상기 반도체 기판 내에, 상기 게이트 구조물과 오버랩되어 배치되며, 제2 도전형의 전하들이 상기 반도체 소자로 확산되는 것을 차단하는 제1 도전형의 제1 불순물 영역을 포함한다.
여기에서, 상기 반도체 장치는, 상기 반도체 기판 내에 형성된 소자 분리막을 더 포함하고, 상기 반도체 소자는 상기 소자분리막에 의해 한정된 활성 영역의 반도체 기판 상에 형성될 수 있다.
상기 제1 불순물 영역은, 상기 소자 분리막과 접촉하도록 형성될 수 있다.
상기 제1 도전형의 제2 불순물 영역이 상기 관통 비아의 측벽의 일부만을 둘러싸며 반도체 기판 내에 형성될 수 있다
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 실시예는, 반도체 기판 내에 제1 도전형의 불순물 영역을 형성하고, 상기 반도체 기판 내에 상기 제1 도전형의 불순물 영역과 접촉하는 소자 분리막을 형성하고, 상기 반도체 기판 상에 게이트 구조물을 포함하는 반도체 소자를 형성하고, 상기 반도체 기판 상에, 상기 반도체 소자를 덮는 층간 절연막을 형성하고, 상기 반도체 기판과 상기 소자 분리막과 상기 층간 절연막을 관통하는 비아 홀을 형성하고, 상기 비아 홀을 채우도록 상기 비아홀의 내부에, 절연막과 도전막을 순차적으로 형성하여 관통 비아(TSV)를 형성하는 것을 포함한다.
여기에서, 상기 불순물 영역은, 상기 비아 홀을 형성하는 과정에서 발생되는 상기 제1 도전형과 다른 제2 도전형의 전하들이 상기 반도체 소자로로 확산되는 것을 차단할 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있다.
상기 불순물 영역을 형성하는 것은, 이온 주입(ion implantation) 공정을 이용할 수 있다.
상기 불순물 영역을 형성하는 것은, 상기 반도체 기판 내에서 상기 관통 비아와 이격되도록 형성할 수 있다.
상기 소자 분리막을 형성하는 것은, 상기 불순물 영역과 접촉하도록 형성할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 레이 아웃도이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명되는 반도체 장치 및 그 제조 방법은, 관통 실리콘 비아(Through Silicon Via: TSV) 구조를 형성할 때, RIE(Reactive Ion Etching) 공정에서 발생하는 전하들(charges)에 의하여 반도체 기판이 영향을 받는 것을 방지하는 것에 관한 것이다. RIE 공정이란, 웨이퍼가 놓여진 전극에 RF(Radio Frequency) 전압을 인가하고 공정 압력을 낮게하여, 플라즈마 상태의 양이온이 플라즈마 시스(plasma sheath)를 통해 가속되도록 함으로써 웨이퍼를 식각하는 드라이 에칭(dry etching) 방법이다. 이러한 공정 중에 발생하는 전하들은 반도체 기판 또는 주위의 반도체 소자로 이동하여 반도체 특성을 열화시킬 수 있다. 본 발명에 따르면, RIE 공정에서 발생하는 전하들이 반도체 기판 또는 주위의 반도체 소자로 확산되는 것을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다. 도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 레이 아웃도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 반도체 기판(100), 제1 소자 분리막(110), 제2 소자 분리막(120), 층간 절연막(200), 게이트 구조물(300), 관통 비아(400), 제1 불순물 영역(510)을 포함한다.
반도체 기판(100)은, 제1 영역(A)과 제2 영역(B)을 포함할 수 있다. 제1 영역(A)은, 예를 들어, 게이트 구조물(300)이 형성된 영역일 수 있고, 제2 영역(B)은, 예를 들어, 관통 비아(400)가 형성된 영역일 수 있다.
반도체 기판(100)은, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는, 반도체 기판(100)은 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드 (polyimide), 폴리에스테르 (polyester), 폴리카보네이트 (polycarbonate), 폴리에테르술폰 (polyethersulfone), 폴리메틸메타크릴레이트 (polymethylmethacrylate), 폴리에틸렌나프탈레이트 (polyethylenenaphthalate), 폴리에틸렌테레프탈레이트 (polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수도 있다.
제1 소자 분리막(110)은 제2 영역(B)에 형성될 수 있다. 제1 소자 분리막(110)은 반도체 기판(100) 내에 형성될 수 있고, 예를 들어, 반도체 기판(100)의 상면 쪽에 형성될 수 있다. 제1 소자 분리막(110)은, 예를 들어, 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있다. 제1 소자 분리막(110)의 상면은 반도체 기판(100)의 상면과 동일한 평면 상에 놓일 수 있지만, 이에 한정되는 것은 아니다. 즉, 제1 소자 분리막(110)의 상면은 반도체 기판(100)의 상면으로부터 융기될 수도 있고, 만입될 수도 있다. 본 발명의 실시예에 대한 설명에서, 제1 소자 분리막(110)의 상면은 반도체 기판(100)의 상면과 동일한 평면 상에 있는 것으로 설명한다.
제1 소자 분리막(110)은 절연 물질로 형성되는데, 예를 들어, 실리콘 산화막으로 형성될 수 있다. 또한, 반도체 장치의 설계 룰(design rule)에 따라 다소 차이가 있지만, 스핀 코팅, APCVD (Atmospheric Pressure Chemical Vapor Deposition)이나 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식 또는 HDP CVD(High Density Plasma Chemical Vapor Deposition) 방식에 의해 형성될 수가 있다.
제2 소자 분리막(120)은 제1 영역(A)에 형성될 수 있다. 제2 소자 분리막(120)은 활성 영역(102)을 한정하도록 형성될 수 있다 제2 소자 분리막(120)은 제1 소자 분리막(110)에 관한 설명과 중복될 수 있으므로 생략한다. 도 1에서, 제1 소자 분리막(110)과 제2 소자 분리막(120)은 이격되어 형성되는 것으로 도시하였지만, 제1 소자 분리막(110)과 제2 소자 분리막(120)은 서로 연결되어 형성될 수 있다.
층간 절연막(200)은 반도체 기판(100) 상에 형성된다. 층간 절연막(200)은 제1 영역(A)에 형성된 게이트 구조물(300)을 덮도록, 반도체 기판(100) 상에 형성될 수 있다. 층간 절연막(200)은, 예를 들어, 전금속 절연막(pre metal dielectric, PMD)일 수 있다. 층간 절연막(200)은 저유전율 물질이 포함될 수 있고, 예를 들어, TOSZ, USG, BSG, PSG, BPSG, PRTEOS, FSG, 또는 이들의 조합으로 이뤄질 수 있다.
반도체 소자(SE)가 제2 소자 분리막(120)에 의해 한정된 반도체 활성 영역(102)의 반도체 기판(100) 상에 형성될 수 있다. 반도체 소자(SE)는 게이트 구조물(300) 및 소오스/드레인들(340)을 포함할 수 있다. 게이트 구조물(300)은 층간 절연막(200) 내에 형성된다. 게이트 구조물(300)은 제1 영역(A) 내 제2 소자분리막(120)에 의해 한정된 활성 영역(102)의 반도체 기판(100) 상에 형성될 수 있다. 게이트 구조물(300)은 게이트 절연막(310), 게이트 절연막(310) 상에 형성된 게이트 전극(320), 및 게이트 전극(320) 측벽 상에 형성된 스페이서(330)를 포함할 수 있다.
게이트 절연막(310)은 실리콘 산화막이나 고유전율막을 포함할 수 있다.
게이트 전극(320)은 도전형 물질로 이루어진다. 예를 들면, n형 또는 p형 불순물이 도핑된 폴리 실리콘막, 금속막, 금속 실리사이드막, 금속 질화막 등의 단일막 또는 이들의 적층막으로 이루어질 수 있다.
게이트 전극(320)은 폴리 실리콘막으로 이루어지되, n형 또는 p형 불순물 이외에 비정질화 물질을 더 포함할 수 있다. 비정질화 물질은 이온 주입된 것일 수 있다. 주입된 비정질화 물질의 예는 Ge, Xe, C, F 또는 이들의 조합을 포함할 수 있다. 바람직한 예로는 Ge을 들 수 있다. 게이트 전극(320)을 구성하는 폴리 실리콘막은 비정질화 물질의 주입에 따라 비정질화되고, 후속 열처리 등에 의해 재결정화(recrystallization)된다. 재결정화시 폴리 실리콘막은 결정 상태의 변화에 따라 소정 스트레스를 저장하며, 이것이 게이트 전극(320) 아래의 반도체 소자(SE)의 의 채널에 스트레스를 부여할 수 있다.
또한, 게이트 전극(320)은 비정질화 물질을 포함하지 않을 수 있다. 이 경우, 반도체 소자(SE)에 부여되는 스트레스는 반도체 소자(SE)를 덮는 스트레스막에 의한다. 따라서, 게이트 전극(320)의 비정질화 물질 포함 여부는 채널에 스트레스를 부여하기 위한 스트레스막의 잔류 여부와 밀접한 관계를 갖는다.
스페이서(330)는 게이트 전극(320)의 측벽에 형성될 수 있다. 스페이서(330)는, 예를 들면, 실리콘 질화막으로 이루어질 수 있다.
소오스/드레인들(340)이 게이트 구조물(300)에 인접한 활성 영역(102)의 반도체 기판(100)에 형성될 수 있다. 소오스/드레인들(340)은 이온 주입 공정을 사용하여 게이트 구조물(300)에 인접한 기판(100)에 불순물들을 도핑하여 형성할 수 있다.
관통 비아(400)는 반도체 기판(100)과 제1 소자 분리막(110)과 층간 절연막(200)을 관통하여 형성된다. 관통 비아(400)는 제2 영역(B)에 형성될 수 있다. 관통 비아(400)는 반도체 기판(100)의 하면으로부터 노출될 수 있다. 관통 비아(400)는 비아 홀(400h) 내에 형성될 수 있다. 비아 홀(400h)은 반도체 기판(100)과 제1 소자 분리막(110)과 층간 절연막(200)을 연속적으로 관통하여 형성된 홀일 수 있다. 도 1에는 비아 홀(400h)의 측벽이 반도체 기판(100)과 제1 소자 분리막(110)과 층간 절연막(200)을 수직으로 관통하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 즉, 비아 홀(400h)의 측벽은 경사를 가질 수 있다. 예를 들어, 비아 홀(400h)의 폭은 반도체 기판(100)의 하면으로부터 층간 절연막(200)의 상면으로 갈수록 증가할 수 있다.
관통 비아(400)는 절연막(410)과 도전막(420)을 포함할 수 있다. 절연막(410)은 비아 홀(400h)의 측벽을 따라 형성될 수 있다. 절연막(410)은 반도체 기판(100)과 비아 홀(400h) 내의 도전막(420)을 절연시킬 수 있다. 절연막(410)은 실리콘 산화물 또는 탄소 도핑된 실리콘 산화물을 포함할 수 있다. 예를 들어, 절연막(410)은 플라즈마 산화 공정을 통해 형성하거나 화학기상증착(CVD) 공정을 통해 형성할 수 있으며, 스텝 커버러지 특성이 우수한 TEOS막, 오존 TEOS막 등으로 형성할 수 있다. 도전막(420)은 비아 홀(400h)을 채우기 위해 비아 홀(400h) 내의 절연막(410) 상에 형성될수 있다. 추가로 도전막(420)은 제2 영역(B)의 층간 절연막(200) 상에 형성될 수 있다. 도전막(420)은 저저항의 금속 물질로 형성될 수 있다. 도전막(420)은 전해 도금법, 무전해 도금법, 전자 융합법(Electrografting), 물리기상증착법 등에 의해 구리를 증착시켜 형성할 수 있다. 도전막(420)을 형성하고 난 후, 도전막(420)을 열처리하는 공정을 더 수행할 수도 있다. 이와 달리, 도전막(420)은 구리 이외에도 저저항을 갖는 다른 금속들을 증착시켜 형성할 수도 있다. 도전막(420)은 반도체 기판(100)을 이루는 실리콘 물질의 열팽창 계수의 2배 이상의 열팽창 계수를 갖는 금속 물질을 증착시켜 형성할 수 있다. 구체적으로, 도전막(420)은 알루미늄, 금, 인듐, 니켈 등으로 이루어질 수도 있다. 다만, 도전막(420)은 반도체 제조 공정에 적합하고 저저항을 갖는 구리로 형성하는 것이 바람직하다.
제1 불순물 영역(510)은 반도체 기판(100) 내에, 제1 소자 분리막(110)과 접촉하고, 관통 비아(400) 측부의 일부만 둘러싸도록 형성된다. 제1 불순물 영역(510)은 제1 도전형일 수 있으며, 예를 들어, 제1 도전형은 n형일 수 있다. 제1 불순물 영역(510)은 예를 들어 비소 이온들, 또는 인 이온들을 포함할 수 있다. 제1 불순물 영역(510)이 n형 불순물들로 도핑된 경우, 관통 비아(400)를 형성하는 과정에서 발생하는 p형 전하들과와 결합하여 p형 전하들을 제거할 수 있다. 전하들이 반도체 기판(100) 내로 확산된다면, 반도체 기판(100)의 반도체 특성을 열화시키거나, 반도체 기판(100) 내에 형성되는 여러가지 반도체 소자의 특성을 열화시킬 수 있다. 따라서, 전하들을 제거할 필요가 있다. 관통 비아(400) 형성을 위해 비아 홀(400h)을 형성하는 경우, RIE 공정을 이용하여 에칭할 수 있다. 이 때 발생하는 전하들이는 p형 전하들(예를 들어, 홀들)이기 때문에, 제1 불순물 영역(510)은 n형 불순물들로 도핑되는 것이 바람직하다.
제1 불순물 영역(510)은 제1 소자 분리막(110)과 접촉하여 형성될 수 있다. 제1 불순물 영역(510)은 관통 비아(400)를 형성하는 과정에서 발생하는 전하들을 제거하는 역할을 하고, 반도체 소자(SE)를 보호하는 역할을 한다. 따라서, 제1 불순물 영역(510)이 제1 소자 분리막(110)과 접촉하여 형성된다면, 전하들이 반도체 소자(SE)로 확산되는 것을 차단하는 효과를 증대시킬 수 있다.
제1 불순물 영역(510)은 관통 비아(400)와 이격되어 형성될 수 있다. 제1 불순물 영역(510)이 관통 비아(400)로부터 특정한 거리만큼 이격되어 형성된다면, 관통 비아(400)를 형성하는 과정에서 발생하는 p형 전하들을 제거하는 효과를 증대시킬 수 있다. 왜냐하면, 제1 불순물 영역(510)이 형성된 폭이 동일하다면, 제1 불순물 영역(510)이 형성된 영역이 관통 비아(400)로부터 더 멀리 존재하는 것이 p형 전하들이 반도체 소자(SE)로 확산되는 것을 차단하는 효과를 증대시킬 수 있기 때문이다.
제1 불순물 영역(510)이 형성된 깊이(D1)는, 관통 비아(400)가 형성된 깊이(D2) 보다 얕을 수 있다. 즉, 제1 불순물 영역(510)은 관통 비아(400)의 상부쪽만 둘러싸도록 형성될 수 있다. 제1 불순물 영역(510)을 관통 비아(400)가 형성된 깊이까지 형성하기 위하여 이온 주입 공정을 수행한다면, 기술적 어려움이 있을 뿐만 아니라, 공정 비용도 증가하게 된다. 따라서, 반도체 기판(100)의 상면 쪽에 위치한 반도체 소자(SE)를 보호할 수 있는 깊이 정도까지 제1 불순물 영역(510)을 형성하는 것이 바람직하다.
제1 불순물 영역(510)의 도핑 농도는, 예를 들어, 1E14 내지 1E16 ions/ cm3일 수 있다. 제1 불순물 영역(510)은 고농도 도핑 영역으로서, 도핑 농도가 1E14 내지 1E16 ions/cm3인 경우에 본 발명의 효과를 증대시킬 수 있다. 제1 불순물 영역(510)의 도핑 농도가 1E14 ions/cm3이하의 저농도 도핑인 경우에는 p형 전하들이 반도체 소자(SE)로 확산되는 것을 차단하는 효과가 감소된다. 또한, 제1 불순물 영역(510)을 형성하는 제조 비용을 고려할 때, 제1 불순물 영역(510)의 도핑 농도가 1E16 ions/ cm3이상인 경우는 공정 효율성이 감소된다. 제1 불순물 영역(510)은, 예를 들어, 이온 주입(ion implantation) 공정을 이용하여 형성할 수 있다.
이하에서는, 본 발명의 다른 실시예들에 따른 반도체 장치에 대해 설명하기로 한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 3을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는, 제1 불순물 영역(510)이 관통 비아(400)에 접촉하여 형성될 수 있다. 관통 비아(400)를 제조하는 공정 상의 편의를 위하여, 1회의 공정으로 제1 불순물 영역(510)을 넓은 범위에서 도핑한 후, 도핑된 제1 불순물 영역(510)의 중심부를 식각하여 비아 홀(400h)을 형성하고, 비아 홀(400h)을 채워 관통 비아(400)를 형성할 수 있다. 이 경우, 관통 비아(400)는 제1 불순물 영역(510)에 접촉하여 형성될 수 있다.
도 4는 본 발명의 제3 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는, 반도체 기판(100), 제1 소자 분리막(110), 제2 소자 분리막(120), 층간 절연막(200), 게이트 구조물(300)을 포함하는 반도체 소자(SE), 관통 비아(400), 제2 불순물 영역(520)을 포함한다.
반도체 기판(100), 제1 소자 분리막(110), 제2 소자 분리막(120), 층간 절연막(200), 게이트 구조물(300)을 포함하는 반도체 소저(SE), 관통 비아(400)에 대해서는 위에서 설명한 것과 실질적으로 동일하다.
제2 불순물 영역(520)은 반도체 기판(100) 내에 게이트 구조물(300)과 오버랩되어 배치된다. 활성 영역(102)은 제2 불순물 영역(120) 상에 배치될 수 있다. 제2 불순물 영역(520)은 제1 도전형일 수 있으며, 예를 들어, 제1 도전형은 n형일 수 있다. 제2 불순물 영역(520)은 예를 들어 인 이온들, 또는 비소 이온들을 포함할 수 있다. 제2 불순물 영역(520)이 n형 불순물들로 도핑된 경우, 관통 비아(400)를 형성하는 과정에서 발생하는 p형 전하들과와 결합하여 p형 전하들을 제거할 수 있다.
제2 불순물 영역(520)은 제2 소자 분리막(120)과 접촉하여 형성될 수 있다. 제2 불순물 영역(520)은 관통 비아(400)를 형성하는 과정에서 발생하는 전하들을 제거하는 역할을 하고, 반도체 소자(SE)를 보호하는 역할을 한다. 따라서, 제2 불순물 영역(520)이 제2 소자 분리막(120)과 접촉하여 형성된다면, p형 전하들이 반도체 소자(SE)로 확산되는 것을 차단하는 효과를 증대시킬 수 있다. 제2 불순물 영역(510)의 도핑 농도는, 예를 들어, 1E14 내지 1E16 ions/ cm3일 수 있다.
도 5는 본 발명의 제4 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 5를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는, 제1 불순물 영역(510)과 제2 불순물 영역(520)을 포함할 수 있다. 제1 불순물 영역(510)은 관통 비아(400) 측부의 일부만 둘러싸도록 형성될 수 있고, 제2 불순물 영역(520)은 반도체 기판(100) 내에 게이트 구조물(300)과 오버랩되어 배치될 수 있다. 활성 영역(102)은 제2 불순물 영역(120) 상에 배치될 수 있다. 제1 불순물 영역(510)과 제2 불순물 영역(520)은 n형 불순물들로 도핑될 수 있다. 예를 들면, 제1 불순물 영역(510)과 제2 불순물 영역(520)은 인 이온들, 또는 비소 이온들로 도핑될 수 있다. 제1 불순물 영역(510)과 제2 불순물 영역(520)을 함께 형성함으로써, 관통 비아(400)를 형성하는 과정에서 발생하는 p형 전하들을 제거하는 효과를 증대시킬 수 있다. 또한, 관통 비아(400)를 형성하는 과정에서 발생하는 p형 전하들을 제거하는 효과를 증대시키기 위하여, 제1 불순물 영역(510)은 관통 비아(400)로부터 이격되어 형성될 수 있다.
도 6은 본 발명의 제5 실시예에 따른 반도체 장치의 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
도 6을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는, 제1 불순물 영역(510)과 제2 불순물 영역(520)을 포함할 수 있다. 제1 불순물 영역(510)은 관통 비아(400) 측부의 일부만 둘러싸도록 형성될 수 있고, 제2 불순물 영역(520)은 반도체 기판(100) 내에 게이트 구조물(300)과 오버랩되어 배치될 수 있다. 활성 영역(102)은 제2 불순물 영역(120) 상에 배치될 수 있다. 제1 불순물 영역(510)과 제2 불순물 영역(520)은 n형 불순물들로 도핑될 수 있다. 다만, 본 발명의 제4 실시예에 따른 반도체 장치(4)와 달리, 제1 불순물 영역(510)은 관통 비아(400)에 접촉하여 형성될 수 있다. 관통 비아(400)를 제조하는 공정 상의 편의를 위하여, 1회의 공정으로 제1 불순물 영역(510)을 넓은 범위에서 도핑하고, 도핑된 제1 불순물 영역(510)의 중심부를 식각하여 비아 홀(400h)을 형성하고, 비아 홀(400h)을 채워 관통 비아(400)를 형성할 수 있다. 이와 같은 경우, 공정 비용을 절감할 수 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 반도체 장치(1~5)를 제조하는 방법을 설명하기로 한다.
도 7 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
우선, 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판(100) 내에 제1 도전형의 불순물 영역(500)을 형성한다. 반도체 기판(100) 상에, 불순물 영역(500)이 형성될 위치를 노출시키는 마스크(600)를 형성하고, 이온 주입 공정을 이용하여, 제1 도전형의 불순물 영역(500)을 형성한다. 이 때, 제1 도전형은 n형일 수 있다. 제1 도전형의 불순물 영역(500)은 예를 들어 인 이온들, 또는 비소 이온들을 포함할 수 있다. 불순물 영역(500)은 관통 비아(400)를 형성하는 과정에서 발생하는 제2 도전형(예를 들어, p형) 전하들과 결합하여 제2 도전형(예를 들어, p형) 전하들을 제거할 수 있도록, 제1 도전형(예를 들어, n형) 불순물들로 도핑되어 형성됨이 바람직하다.
이어서, 도 8을 참조하면, 반도체 기판(100) 내에 제1 소자 분리막(110)을 형성한다. 제1 소자 분리막(110)은 불순물 영역(500)에 접촉하여 형성될 수 있다. 제1 소자 분리막(110)은, 예를 들어, STI 공정을 이용하여 형성될 수 있다. 제1 소자 분리막(110)의 상면은 반도체 기판(100)의 상면과 동일한 평면 상에 놓일 수 있지만, 이에 한정되는 것은 아니다.
이어서, 도 9를 참조하면, 반도체 기판(100) 상에 층간 절연막(200)을 형성한다. 층간 절연막(200)은 반도체 기판(100)과 다른 반도체 소자와의 전기적 연결을 차단시키는 역할을 한다. 층간 절연막(200)은, 저유전율 물질이 포함될 수 있고, 예를 들어, TOSZ, USG, BSG, PSG, BPSG, PRTEOS, FSG, 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 도 10을 참조하면, 반도체 기판(100)과 층간 절연막(200)과 제1 소자 분리막(110)을 관통하는 비아 홀(400h)을 형성한다. 이 때, 불순물 영역(500)이 형성된 부분의 중심부를 포함하여 불순물 영역(500)을 관통하도록 비아 홀(400h)이 형성되기 때문에, 후속 공정에서 관통 비아(400)가 형성된 경우, 제1 불순물 영역(510)이 관통 비아(400)에 접촉하여 형성된 구조를 갖는다. 불순물 영역(500)은, 비아 홀(400h)이 형성될 때 발생하는 전하들(예를 들어, p형 전하들)을 n형 불순물들과 반응시켜 제거하는 역할을 한다.
이어서, 도 11 및 도 12를 참조하면, 비아 홀(400h)의 내부에, 절연막(410)과 도전막(420)을 순차적으로 채워 관통 비아(400)를 형성한다. 반도체 기판(100)의 하부를 그라인딩하여 관통 비아(400)의 하면을 노출시킬 수 있다.
도 13 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한 것과 실질적으로 동일한 부분의 설명은 생략한다.
우선, 도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판(100) 내에 제1 불순물 영역(510)과 제2 불순물 영역(520)을 동시에 형성한다. 반도체 기판(100) 상에, 제1 불순물 영역(510)과 제2 불순물 영역(520)이 형성될 위치를 노출시키는 마스크(600′)를 형성하고, 이온 주입 공정을 이용하여, 제1 도전형의 제1 불순물 영역(510)과 제2 불순물 영역(520)을 형성한다. 이 때, 제1 도전형은 n형일 수 있다. 제1 불순물 영역(510)과 제2 불순물 영역(520)은 예를 들어 비소 이온들, 또는 인 이온들을 포함할 수 있다. 제1 불순물 영역(510)과 제2 불순물 영역(520)은 관통 비아(400)를 형성하는 과정에서 발생하는 제2 도전형(예를 들어, p형) 전하들과 결합하여 제2 도전형 전하들을 제거할 수 있도록, 제1 도전형의 불순물들로 도핑되어 형성되는 것이 바람직하다.
이어서, 도 14를 참조하면, 반도체 기판(100) 내에 제1 소자 분리막(110)과 제2 소자 분리막(120)을 형성한다. 제1 소자 분리막(110)은 제1 불순물 영역(510)에 접촉하여 형성되고, 제2 소자 분리막(120)은 제2 불순물 영역(520)에 접촉하여 형성될 수 있다. 제1 소자 분리막(110)과 제2 소자 분리막(120)은, 예를 들어, STI 공정을 이용하여 형성될 수 있다. 제2 소자 분리막(120)에 의해 활성 영역(102)이 한정될 수 있다. 활성 영역(102)은 제2 불순물 영역(120) 상에 배치될 수 있다. 제1 소자 분리막(110)과 제2 소자 분리막(120)의 상면은 반도체 기판(100)의 상면과 동일한 평면 상에 놓일 수 있지만, 이에 한정되는 것은 아니다.
이어서, 도 15를 참조하면, 게이트 구조물(300) 및 소오스/드레인들(340)을 포함하는 반도체 소자(SE)가 활성 영역(102)의 반도체 기판(100) 상에 형성될 수 있다. 반도체 기판(100)의 제2 소자 분리막(120)에 의해 한정된 활성 영역(102)의 반도체 기판(100) 상에 게이트 구조물(300)을 형성할 수 있다. 게이트 구조물(300)은 반도체 기판(100) 상에 형성된 게이트 절연막(310), 게이트 절연막(310) 상에 형성된 게이트 전극(320), 및 게이트 전극(320)의 측벽에 형성된 게이트 스페이서(330)을 포함할 수 있다. 소오스/드레인들(340)이 게이트 구조물(300)에 인접하여 활성 영역(102)의 반도체 기판(100)에 형성될 수 있다. 소오스/드레인들(340)은 이온주입 공정을 사용하여 불순물들을 반도체 기판(100)에 도핑시켜 형성될 수 있다. 반도체 소자(SE)를 덮도록 반도체 기판(100) 상에 층간 절연막(200)을 형성한다.
이어서, 도 16을 참조하면, 반도체 기판(100)과 층간 절연막(200)과 제1 소자 분리막(110)을 관통하는 비아 홀(400h)을 형성한다. 이 때, 제1 불순물 영역(510)이 형성된 부분과 이격되도록 관통하여 비아 홀(400h)이 형성되기 때문에, 후속 공정에서 관통 비아(400)가 형성된 경우, 제1 불순물 영역(510)은 관통 비아(400)와 이격되어 형성된 구조를 갖는다.
이어서, 도 17 및 도 18을 참조하면, 비아 홀(400h)의 내부에, 절연막(410)과 도전막(420)을 순차적으로 채워 관통 비아(400)를 형성한다. 반도체 기판(100)의 하부를 그라인딩하여 관통 비아(400)의 하면을 노출시킬 수 있다.도 19는 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다.
기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~5) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 110: 제1 소자 분리막
120: 제2 소자 분리막 200: 층간 절연막
300: 게이트 구조물 400: 관통 비아
510: 제1 불순물 영역 520: 제2 불순물 영역

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상에 형성된 층간 절연막;
    상기 층간 절연막 내에 형성된 게이트 구조물을 포함하고 상기 제1 영역의 상기 반도체 기판 상에 형성된 반도체 소자;
    상기 제2 영역의 상기 반도체 기판 내에 형성된 소자 분리막;
    상기 제2 영역의 상기 반도체 기판, 상기 층간 절연막 및 상기 소자 분리막을 관통하여 형성된 관통 비아(TSV);
    상기 제2 영역의 상기 반도체 기판 내에, 상기 소자 분리막과 접촉하고, 상기 관통 비아 측부의 일부만 둘러싸도록 형성된 제1 도전형의 제1 불순물 영역; 및
    상기 제1 영역의 상기 반도체 기판 내에, 상기 게이트 구조물과 오버랩되어 배치되는 제1 도전형의 제2 불순물 영역을 포함하되,
    상기 제1 불순물 영역 및 상기 제2 불순물 영역은 서로 분리되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 불순물 영역은, 상기 관통 비아가 형성된 깊이보다 얕은 깊이로 형성된 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 불순물 영역은, 상기 관통 비아에 접촉하도록 형성된 반도체 장치.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 도전형은, n형인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 불순물 영역은 제2 도전형의 전하들이 상기 반도체 소자로 확산되는 것을 차단하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 불순물 영역은 상기 관통 비아와 이격된 반도체 장치.
  8. 반도체 기판 내에 제1 도전형의 불순물 영역을 형성하고,
    상기 반도체 기판 내에 상기 제1 도전형의 불순물 영역과 접촉하는 소자 분리막을 형성하고,
    상기 반도체 기판 상에 게이트 구조물을 포함하는 반도체 소자를 형성하고,
    상기 반도체 기판 상에, 상기 게이트 구조물을 덮는 층간 절연막을 형성하고,
    상기 반도체 기판과 상기 소자 분리막과 상기 층간 절연막을 관통하는 비아 홀을 형성하고,
    상기 비아 홀의 내부를 채우도록, 상기 비아 홀 내부에 절연막과 도전막을 순차적으로 형성하여 관통 비아(TSV)를 형성하는 것을 포함하고,
    상기 제1 도전형의 불순물 영역은 상기 비아 홀 형성 중에 발생되는 제2 도전형의 전하들이 상기 반도체 소자로 확산되는 것을 차단하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 불순물 영역을 형성하는 것은, 상기 반도체 기판 내에서 상기 관통 비아와 이격되도록 형성하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 소자 분리막을 형성하는 것은, 상기 불순물 영역과 접촉하도록 형성하는 반도체 장치의 제조 방법.
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