CN103137627A - 记忆元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种记忆元件及其制造方法。该记忆元件包括穿隧介电层、栅极、至少一电荷储存层、二掺杂区以及字元线。穿隧介电层位于基底上。栅极位于穿隧介电层上。电荷储存层位于栅极与穿隧介电层之间。掺杂区位于栅极两侧的基底中。字元线位于栅极上，与栅极电性连接，且字元线的厚度大于栅极的厚度。本发明还提供了一种记忆元件的制造方法用于制造上述的记忆体元件。本发明的记忆元件的制造方法可以通过简单的工艺来避免条状导体层在蚀刻的过程中发生阶梯残留所造成的短路问题。而本发明所制造的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编程干扰的行为，并且可以减少短通道效应。

Description

记忆元件及其制造方法

技术领域

本发明涉及一种集成电路及其制造方法，特别是涉及一种记忆元件及其制造方法。

背景技术

记忆体是用来储存资讯或资料的半导体元件。随着电脑微处理器的功能愈来愈强，软件执行的程式与操作也随之增加。因此，对于高容量记忆体的需求也逐渐增加。

在各种记忆体产品中，非挥发性记忆体允许多次的资料编程、读取及抹除操作，甚至在记忆体的电源中断后还能保存储存于其中的资料。由于这些优点，非挥发性记忆体已成为个人电脑与电子设备中广泛使用的记忆体。

熟知的应用电荷储存结构(charge storage structure)的电可编程及抹除(electrically programmable and erasable)非挥发性记忆体技术，如电子可抹除可编程只读记忆体(EEPROM)及快闪记忆体(flash记忆体)，已使用于各种现代化应用中。快闪记忆体设计成具有记忆胞阵列的形式，其可以独立地编程与读取。一般的快闪记忆体记忆胞将电荷储存于浮置栅。另一种快闪记忆体是使用非导体材料组成电荷捕捉结构(charge-trappingstructure)，例如氮化硅，以取代浮置栅的导体材料。当电荷捕捉记忆胞被编程时，电荷被捕捉且不会移动穿过非导体的电荷捕捉结构。在不持续供应电源时，电荷会一直保持在电荷捕捉层中，维持其资料状态，直到记忆胞被抹除。电荷捕捉记忆胞可以被操做成为二端记忆胞(two-sidedcell)。也就是说，由于电荷不会移动穿过非导体电荷捕捉层，因此电荷可位于不同的电荷捕捉处。换言之，电荷捕捉结构型的快闪记忆体元件中，在每一个记忆胞中可以储存一个位元以上的资讯。

任一记忆胞可被编程，而在电荷捕捉结构中储存二个完全分离的位元(以电荷分别集中靠近源极区与漏极区的方式)。记忆胞的编程可利用通道热电子注入，其在通道区产生热电子。热电子获得能量而被捕捉至电荷捕捉结构中。将源极端与漏极端施加的偏压互换，可将电荷捕捉至电荷捕捉结构的任一部分(近源极区、近漏极区或二者)。

通常，具有电荷捕捉结构的记忆胞可储存四种不同的位元组合(00、01、10与11)，每一种有对应的启始电压。在读取操作期间，流过记忆胞的电流因记忆胞的启始电压而不同。通常，此电流可具有四个不同的值，其中每一个对应于不同的启始电压。因此，藉由检测此电流，可以判定储存于记忆胞中的位元组合。

全部有效的电荷范围或启始电压范围可以归类为记忆体操作裕度(memory operation window)。换言之，记忆体操作裕度藉由编程位准(level)与抹除位准之间的差异来定义。由于记忆胞操作需要各种状态之间的良好位准分离，因此需要大的记忆体操作裕度。然而，二位元记忆胞的效能通常随着所谓「第二位元效应」而降低。在第二位元效应下，在电荷捕捉结构中定域化的电荷彼此互相影响。例如，在反向读取期间，施加读取偏压至漏极端且检测到储存在靠近源极区的电荷(即第一位元)。然而，之后靠近漏极区的位元(即第二位元)产生读取靠近源极区的第一位元的电位障。此能障可藉由施加适当的偏压来克服，使用漏极感应能障降低(DIBL)效应来抑制靠近漏极区的第二位元的效应，且允许检测第一位元的储存状态。然而，当靠近漏极区的第二位元被编程至高启始电压状态且靠近源极区的第一位元在未编程状态时，第二位元实质上提高了能障。因此，随着关于第二位元的启始电压增加，第一位元的读取偏压已不足够克服第二位元产生的电位障。因此，由于第二位元的启始电压增加，第一位元的启始电压提高，因而降低了记忆体操作裕度。第二位元效应减少了二位元记忆体的操作裕度。因此，亟需一种可以抑制记忆体元件中的第二位元效应的方法与元件。

另一方面，目前已知的一种非挥发性记忆体，其形成方法是先形成全面性覆盖的导体层，之后进行微影与第一次蚀刻工艺，以形成与埋入式掺杂区平行的条状导体层，再在其间基底中形成位元线，然后在其间填入介电层。字元线形成后进行第二次蚀刻工艺，移除未被字元线覆盖的条状导体层，留在字元线下的导体层即为栅极。

然而，请参阅图12及图13所示，图12是现有习知的一种半导体元件在进行蚀刻的过程中，导体层发生阶梯残留(stringer)的俯视图。图13是图12的半导体元件沿剖面线I-I剖面的示意图。由于各条状导体层通常具有上窄下宽的形状以便介电层填入其间，所以在进行条状导体层的蚀刻工艺时，位元线100上方的介电层150侧壁上的导体层不易去除，而发生阶梯残留(stringer)200，导致相邻的两条字元线300其下方的栅极通过此阶梯残留200而发生短路。

由此可见，上述现有的记忆元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆元件及其制造方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆元件存在的缺陷，而提供一种新的记忆元件，所要解决的技术问题是使其可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，减少编程干扰的行为，并且可以减少短通道效应，非常适于实用。

本发明的另一目的在于，克服现有的记忆元件的制造方法存在的缺陷，而提供一种新的记忆元件的制造方法，所要解决的技术问题是使其可以避免导体层在蚀刻过程中发生阶梯残留(Stringer)所造成的短路问题，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，其包括穿隧介电层、栅极、至少一电荷储存层、二掺杂区以及字元线。穿隧介电层位于基底上。栅极位于穿隧介电层上。电荷储存层位于栅极与穿隧介电层之间。掺杂区位于栅极两侧的基底中。字元线位于栅极上而与之电性连接，且其厚度大于栅极的厚度。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中所述的字元线的厚度与栅极厚度的比值为5/1至10/1。

前述的记忆元件，其中所述的栅极的厚度为100埃至300埃。

前述的记忆元件，还包括栅介电层位于该栅极与该基底之间，且在该栅介电层两侧、该栅极下方及该基底上方各具有一空隙，该电荷储存层位于此间隙中。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法，包括在基底上形成栅介电层，并在栅介电层上形成导体层。栅介电层两侧、该导体层下方以及该基底上方形成凹槽。之后，形成衬材料层，覆盖基底的表面、栅介电层的侧壁、导体层的底部、侧壁以及上表面。衬材料层未填满该凹槽，而在导体层的下方形成空隙。其后，在衬材料层的表面上以及空隙之中分别形成电荷储存材料层。接着，进行转化工艺，使空隙外的电荷储存材料层转变为间隙壁材料层，留在空隙之中的各电荷储存材料层做为电荷储存层，其凸出于导体层的侧壁。之后，移除导体层上方以及基底上的间隙壁材料层以及衬材料层，以在导体层的侧壁形成间隙壁与衬层。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件的制造方法，其中所述的转化工艺包括热氧化工艺。

前述的记忆元件的制造方法，其中移除上述栅极上方以及基底上的间隙壁材料层以及衬材料层的法包括非等向性蚀刻工艺。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆元件的制造方法，包括在基底上形成金属氧化物半导体结构，此结构包括穿隧介电层、电荷储存层以及导体层，其中电荷储存层位于穿隧介电层与导体层之间。接着，在金属氧化物半导体结构周围形成介电层，此介电层与该金属氧化物半导体结构具有平坦表面。之后，进行平坦化工艺，移除部分导体层及介电层，以减少导体层的厚度。之后在导体层上形成一字元线，再移除未被字元线覆盖的导体层，以形成一栅极，此栅极与字元线电性连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件的制造方法，其中所述的字元线的厚度与上述栅极的厚度的比值为5/1至10/1。

前述的记忆元件的制造方法，其中移除部分该导体层以及该介电层的方法包括非等向性蚀刻工艺。

本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本发明记忆元件及其制造方法至少具有下列优点及有益效果：本发明的记忆元件的制造方法可以通过简单的工艺，来避免条状导体层在蚀刻的过程中发生阶梯残留(Stringer)所造成的短路问题。而且，本发明所制造的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编程干扰的行为，并且可以减少短通道效应。

综上所述，本发明是有关于一种记忆元件及其制造方法。该记忆元件包括穿隧介电层、栅极、至少一电荷储存层、二掺杂区以及字元线。穿隧介电层位于基底上。栅极位于穿隧介电层上。电荷储存层位于栅极与穿隧介电层之间。掺杂区位于栅极两侧的基底中。字元线位于栅极上，与栅极电性连接，且字元线的厚度大于栅极的厚度。本发明还提供了一种记忆元件的制造方法用于制造上述的记忆体元件。本发明的记忆元件的制造方法可以通过简单的工艺来避免条状导体层在蚀刻的过程中发生阶梯残留所造成的短路问题。而本发明所制造的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，得到较佳的第二位元，减少编程干扰的行为，并且可以减少短通道效应。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1至图8是依照本发明实施例的一种记忆元件的制造方法的剖面示意图。

图9是依照本发明实施例的一种记忆元件的制造方法对应于图8的另一个剖面示意图。

图10是图8与图9的记忆元件的俯视图，其中图8与图9分别是沿剖面线II-II与III-III剖面的示意图。

图11是本发明栅极下方仅具有一个储存区域的记忆元件的剖面示意图。

图12是现有习知的一种半导体元件在进行蚀刻的过程中，导体层发生阶梯残留(stringer)的俯视图。

图13是图12的半导体元件沿剖面线I-I剖面的示意图。

10：基底                                12：栅介电层

14、14a、14b：导体层                    14c、114c：栅极

16：图案化的硬罩幕层                    17、117：金属氧化物半导体结构

18：图案化的罩幕层                      20：凹槽

20a：空隙                               22：衬材料层

22a、122a：第一部分/穿隧介电层          22b、122b：第二部分/顶介电层

22c：第三部分/衬层                      24：电荷储存材料层

24a、124：电荷储存层                    26：间隙壁材料层

26a：间隙壁                             28、30、128、130：掺杂区

32、32a、132a、150：介电层              34、134、300：字元线

100：位元线                             200：阶梯残留(stringer)

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，应当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1至图8是依照本发明实施例的一种记忆元件的制造方法的剖面示意图。图9是依照本发明实施例的一种记忆元件的制造方法对应于图8的另一个剖面示意图。图10是图8与图9的记忆元件的俯视图，其中图8与图9分别是沿剖面线II-II与III-III剖面的示意图。

请参阅图1所示，本发明的记忆元件的制造方法，是在基底10上形成栅介电层12，接着，在栅介电层12上形成毯覆式导体层14。基底10的材质例如是半导体，例如是硅，或者绝缘层上有硅(SOI)。基底10的材料也可以是其他的化合物半导体。栅介电层12的材质例如是氧化硅，或其他适合用来制作栅介电层的材料。栅介电层12的形成方法例如是热氧化法，或是化学气相沉积法，或者其他合适的方法。导体层14的材质例如是掺杂多晶硅。导体层14的形成方法例如是利用化学气相沉积法形成未掺杂多晶硅层后，进行离子植入步骤以形成。导体层14的形成方法也可以是利用化学气相沉积法形成多晶硅层并在临场进行掺杂。之后，在导体层14上形成图案化的硬罩幕层16以及图案化的罩幕层18。图案化的硬罩幕层16的材质例如是APF，形成的方法例如是化学气相沉积法。图案化的罩幕层18的材质例如是光阻。罩幕层18的图案可以经由曝光与显影的方式形成。硬罩幕层16的图案则可以通过蚀刻工艺将罩幕层18的图案向下转移而成。

之后，请参阅图2所示，以罩幕层18与硬罩幕层16为罩幕，基底10为蚀刻终止层，进行蚀刻工艺，以将导体层14图案化为导体层14a，并继续图案化栅介电层12，形成金属氧化物半导体结构17。所采用的蚀刻工艺例如是非等向性蚀刻工艺。非等向性蚀刻工艺例如是等离子体蚀刻工艺。之后，将图案化的罩幕层18及硬罩幕层16移除。本实施例中导体层14a成条状，其延伸方向与后续形成的掺杂区28和30的延伸方向实质上平行。

其后，请参阅图3所示，对栅介电层12进行等向性蚀刻工艺以移除部分的栅介电层12，即在导体层14a下方产生底切而形成凹槽20，作为定位储存空间(local storage space)。

之后，请参阅图4所示，形成衬材料层22，覆盖导体层14a的上表面、侧壁与底部、栅介电层12的侧壁以及基底10的表面。在一实施例中，衬材料层22共形覆盖导体层14a的上表面、侧壁与底部、栅介电层12的侧壁以及基底10的表面。衬材料层22填入于图3所示的凹槽20之中，但未填满凹槽20，而留有空隙20a。衬材料层22的材质例如是氧化硅，形成的方法例如是热氧化法、临场蒸气产生(ISSG)氧化法、化学气相沉积法(CVD)、原子层沉积法(ALD)或炉管氧化法。

之后，形成电荷储存材料层24，覆盖导体层14a的上表面、侧壁及基底10上方的衬材料层22的表面并且填入空隙20a中。电荷储存材料层24的材质例如是氮化硅或掺杂多晶硅。氮化硅的形成方法例如是炉管氮化法、化学气相沉积法或原子层沉积法。掺杂多晶硅的形成方法例如是利用化学气相沉积法形成掺杂多晶硅层并临场进行掺杂。

其后，请参阅图5所示，进行转变工艺，将空隙20a以外的电荷储存材料层24转变为间隙壁材料层26，仅留下位于空隙20a中的电荷储存材料层24，其为电荷储存层24a。转变工艺可以是任何可以使得实施此工艺之后所形成的间隙壁材料层26的材料与电荷储存材料层24的材料不同的工艺。在一实施例中，电荷储存材料层24的材料为氮化硅，转变工艺例如是热氧化工艺，所形成的间隙壁材料层26的材料例如是氧化硅。

其后，请参阅图6所示，非等向性蚀刻间隙壁材料层26及衬材料层22，形成间隙壁26a，裸露出导体层14a及基底10的表面。电荷储存层24a位于空隙20a之中，其突出于导体层14a的侧壁。

留下的衬材料层22包括三部分22a、22b、22c。衬材料层22的第一部分22a位于电荷储存层24a与基底10之间，作为穿隧介电层22a。第二部分22b位于导体层14a下方，夹于导体层14a与电荷储存层24a之间，作为顶介电层22b。第三部分22c位于导体层14a的侧壁，夹于导体层14a与间隙壁26a之间，作为衬层22c。间隙壁26a位于导体层14a、衬层22c以及电荷储存层24a的侧壁。

之后，进行离子植入，在基底10中形成掺杂区28与30。掺杂区28与30中植入的掺质的导电类型相同，且与基底10的导电类型不同。在一实施例中，基底10为P型掺杂；掺杂区28、30为N型掺杂。在另一实施例中，基底10为N型掺杂；掺杂区28、30为P型掺杂。N型掺质例如是磷或砷；P型掺质例如是硼或二氟化硼。掺杂区28、30可作为记忆体的源极区或漏极区。掺杂区28、30位于导体层14a两侧的基底10中，且各电荷储存层24a的一部分位于所对应的掺杂区28或30的上方。

然后，在基底10上形成介电层32。介电层32填入相邻两个导体层14a之间的空隙且具有平坦的表面，裸露出导体层14a的表面。介电层32的材质例如是氧化硅，形成的方法例如是利用化学气相沉积法形成介电材料层，之后，再进行平坦化工艺。平坦化工艺例如是回蚀刻工艺或是化学机械研磨工艺(CMP)。

其后，请参阅图7所示，进行削薄工艺，移除部分的导体层14a、介电层32、衬层22c及间隙壁26a，以形成厚度较薄的导体层14b、介电层32a、衬层22c’以及间隙壁26a。此步骤的平坦化工艺可以通过对于导体层14a以及介电层32之间具有低蚀刻选择性的非等向性蚀刻工艺来实施。此外，在一实施例中，所形成的导体层14b的厚度小于等于300埃，例如是100至300埃。

图10是本发明实施例的一种记忆元件的俯视图。图8和图9是图10所示结构沿剖面线II-II和III-III剖面的示意图。

之后，请参阅图8与图10所示，在介电层32a上方形成字元线34。在一实施例中，字元线34延伸的方向与掺杂区28、30延伸的方向不同，例如是两者大致呈垂直。字元线34的形成的方法例如是先形成毯覆式的导体材料层，之后，进行微影与蚀刻工艺。字元线34的材质为导体材料，例如掺杂多晶硅、金属、金属合金或是其组合。掺杂多晶硅的形成方法例如是利用化学气相沉积法形成未掺杂多晶硅层后，进行离子植入步骤以形成。掺杂多晶硅的形成方法也可以是利用化学气相沉积法形成掺杂多晶硅层并在临场进行掺杂。金属或金属合金的形成方法例如是溅镀法或是化学气相沉积法，或者其他合适的方法。

在蚀刻形成字元线34之后，可在相同的反应腔室或在不同的反应腔室中，移除未被字元线34覆盖的导体层14b，使导体层14b再次图案化形成栅极14c，如图8、图10所示。字元线34与栅极14c电性连接，且相邻的两条字元线34之间露出介电层32a、栅介电层12及衬材料层22’，如图9、图10所示。由于导体层14b的厚度很薄，因此，未被字元线34覆盖的导体层14b可轻易移除，避免导体层14b残留所衍生的短路问题。字元线34的厚度大于栅极14c的厚度。在一实施例中，字元线34的厚度与栅极14c的厚度的比值约为5/1至10/1。

请参阅图8、图9与图10所示，本发明实施例的记忆元件包括栅极14c、栅介电层12、衬材料层22’、两个电荷储存层24a、掺杂区28、30以及字元线34。

栅极14c位于基底10上。栅介电层12位于栅极14c与基底10之间。栅介电层12的宽度小于栅极14c，而在栅介电层12两侧，栅极14c下方以及基底10上方各具有空隙20a。

电荷储存层24a与栅介电层12的材质不相同。各电荷储存层24a突出于栅极14c的侧壁。

衬材料层22’包括穿隧介电层22a、顶介电层22b及衬层22c’。穿隧介电层22a位于电荷储存层24a与基底10之间。顶介电层22b位于栅极14c下方，夹于栅极14c与电荷储存层24a之间。衬层22c’位于栅极14c的侧壁，夹于栅极14c与间隙壁26a之间。间隙壁26a位于衬层22c’与电荷储存层24a的侧壁。在一实施例中，穿隧介电层22a、顶介电层22b、衬层22c’以及间隙壁26a的材质与电荷储存层24a的材质不同。

掺杂区28、30中的掺质的导电类型与基底10的导电类型不同。掺杂区28、30位于栅极14c两侧的基底10中，且掺杂区28、30的一部分延伸至各电荷储存层24a的下方。掺杂区28、30中所植入的掺质的导电类型相同，且与基底10的导电类型不同。

字元线34电性连接栅极14c，字元线34的厚度大于栅极14c的厚度。在一实施例中，字元线34的厚度与栅极14c的厚度的比值约为5/1至10/1。

上述的实施例是以栅极下方具有两个电荷储存区域为例来说明，然而，本发明并不以此为限。本发明将用来制作栅极的导体层部分移除，使所形成的栅极的厚度减少也例如可以应用于栅极下方仅具有单一个储存区域的情况，如图11所示。

请参阅图11所示，是本发明栅极下方仅具有一个储存区域的记忆元件的剖面示意图。本发明另一实施例的记忆元件包括栅极114c、穿隧介电层122a、顶介电层122b、电荷储存层124、掺杂区128、130及字元线134。栅极114c、穿隧介电层122a、顶介电层122b、电荷储存层124、掺杂区128、130以及字元线134的材料可与上述实施例的栅极14c、穿隧介电层22a、顶介电层22b、电荷储存层24a、掺杂区28、30以及字元线34相同。

图11的记忆元件的制造方法可以先形成穿隧介电层122a、电荷储存层124、顶介电层122b及导体层(制造栅极114c用)构成的金属氧化物半导体结构117，经非等向性蚀刻工艺图案化成条状后，进行离子植入，在基底110中形成掺杂区128与130。然后，如上述般形成介电层132a、进行削薄工艺，并形成字元线134。之后，移除未被字元线134覆盖的上述导体层，留下的导体层则作为栅极114c。

综上所述，本发明的记忆元件可以提供定位的电荷储存区域，以使电荷可以完全定位化储存，减少第二位元效应，减少编程干扰的行为，并且可以减少短通道效应。此外，本发明的记忆元件的制造方法，透过削薄栅极前身的条状导体层的厚度，可以大幅降低条状导体层在蚀刻的过程中发生阶梯残留的机率，即使是在条状导体层具有倾斜侧壁的情形下，因此可以有效避免短路问题。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种记忆元件，其特征在于其包括：

一穿隧介电层，位于一基底上；

一栅极，位于该穿隧介电层上；

至少一电荷储存层，位于该栅极与该穿隧介电层之间；

二掺杂区，位于该栅极两侧的该基底中；以及

一字元线，位于该栅极上，与该栅极电性连接，且该字元线的厚度大于该栅极的厚度。

2.根据权利要求1所述的记忆元件，其特征在于其中所述的字元线的厚度与该栅极厚度的比值为5/1至10/1。

3.根据权利要求2所述的记忆元件，其特征在于其中所述的栅极的厚度为100埃至300埃。

4.根据权利要求1所述的记忆元件，其特征在于还包括：

一栅介电层，位于该栅极与该基底之间，且在该栅介电层两侧、该栅极下方及该基底上方各具有一空隙；

该电荷储存层位于该些间隙中。

5.一种记忆元件的制造方法，其特征在于其包括以下步骤：

在一基底上形成一栅介电层，并在该栅介电层上形成一导体层，其中在该栅介电层两侧、该导体层下方以及该基底上方形成一凹槽；

形成一衬材料层，覆盖该基底的表面、该栅介电层的侧壁、该导体层的底部、侧壁以及上表面，该衬材料层未填满该凹槽，而在该导体层下方形成一空隙；

在该衬材料层的表面上以及该些空隙之中分别形成一电荷储存材料层；

进行一转化工艺程，使该些空隙外的该电荷储存材料层转变为一间隙壁材料层，留在该些空隙之中的各该电荷储存材料层为一电荷储存层，其凸出于该导体层的侧壁；以及

移除该导体层上方以及该基底上的该间隙壁材料层以及该衬材料层，以在该导体层的侧壁形成一间隙壁与一衬层。

6.根据权利要求5所述的记忆元件及其制造方法，其特征在于其中所述的转化工艺包括热氧化工艺。

7.根据权利要求5所述的记忆元件及其制造方法，其特征在于其中移除该栅极上方以及该基底上的该间隙壁材料层以及该衬材料层的法包括非等向性蚀刻工艺。

8.一种记忆元件的制造方法，其特征在于其包括以下步骤：

在一基底上形成一金属氧化物半导体结构，此结构包括一穿隧介电层、一电荷储存层以及一导体层，其中该电荷储存层位于该穿隧介电层与该导体层之间；

在该金属氧化物半导体结构周围形成一介电层，该介电层与该金属氧化物半导体结构具有平坦表面；

移除部分该导体层以及该介电层，以减少该导体层的厚度；

在该导体层上形成一字元线；以及

移除未被该字元线覆盖的该导体层，以形成一栅极。

9.根据权利要求8所述的记忆元件的制造方法，其特征在于其中所述的字元线的厚度与该栅极的厚度的比值为5/1至10/1。

10.根据权利要求8所述的记忆元件的制造方法，其特征在于其中移除部分该导体层以及该介电层的方法包括非等向性蚀刻工艺。

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