CN1531107A - 具有使用凹切栅极的局部sonos结构的闪存及其制造方法 - Google Patents

具有使用凹切栅极的局部sonos结构的闪存及其制造方法 Download PDF

Info

Publication number
CN1531107A
CN1531107A CNA200310118865XA CN200310118865A CN1531107A CN 1531107 A CN1531107 A CN 1531107A CN A200310118865X A CNA200310118865X A CN A200310118865XA CN 200310118865 A CN200310118865 A CN 200310118865A CN 1531107 A CN1531107 A CN 1531107A
Authority
CN
China
Prior art keywords
layer
recessed
conductive layer
grid structure
cutting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200310118865XA
Other languages
English (en)
Other versions
CN100385678C (zh
Inventor
金相秀
李来寅
裵金钟
金基喆
李化成
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1531107A publication Critical patent/CN1531107A/zh
Application granted granted Critical
Publication of CN100385678C publication Critical patent/CN100385678C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供凹切栅极SONOS晶体管及其制造方法，所述凹切栅极SONOS晶体管包括：具有源/漏区的衬底；位于源/漏区之间的衬底上的栅绝缘层；凹切栅极结构，位于所述栅绝缘层上，并具有至少一个凹切；以及分别位于栅极结构的所述至少一个凹切中的至少一个ONO楔形结构。

Description

具有使用凹切栅极的局部SONOS结构的闪存及其制造方法
技术领域
本发明涉及半导体存储装置及其制造方法，更具体地，涉及具有使用凹切栅极的局部硅-氧化物-氮化物-氧化物-硅(SONOS)结构的闪存及其制造方法。
背景技术
一般而言，用于存储数据的半导体存储装置分为易失性存储装置，当电源中断时其可能丢失它们的数据，以及非易失性存储装置，即使当电源中断时其可以保持它们的数据。与其他非易失性存储技术相比，例如磁盘机，非易失性半导体存储器相对较小。因此，非易失性存储装置已被广泛地应用于移动通信系统、存储卡等。
最近，具有SONOS结构的非易失性存储装置，例如SONOS型非易失性存储装置，已被提出。SONOS型非易失性存储装置具有易于制造的细小的单元，并可以很容易地结合到例如集成电路的外围区和/或逻辑区。
根据背景技术的SONOS型非易失性存储装置将参照图1加以描述。SONOS型非易失性存储装置10包括：具有掺杂的源区和漏区5的硅衬底6；隧道氧化层1；位于隧道氧化层1上的氮化层2；位于氮化层2上的顶氧化层3；以及位于顶氧化层3上的多晶硅栅极层4。层1，2和3一起定义了氧化物-氮化物-氧化物结构1/2/3。
在操作中，电子或空穴从在源区5和漏区5感生的反转区注入到隧道氧化层1中。氮化层2是捕获穿过隧道氧化层1的电子或空穴的电荷捕获层。顶氧化层3被提供以防止在写入或擦除操作中任何逃离捕获层2的电子或空穴到达多晶硅层4。结构10可以被描述为堆叠的SONOS型单元。
当栅极电极4带正电时，来自半导体衬底6的电子被捕获在氮化层2的区域7中。相反地，当栅极电极4带负电时，来自半导体衬底6的空穴被捕获在氮化层2的区域7中。图1中区域7的描述相对于SONOS型半导体存储装置10的垂直中心线(未示出)是不对称的。图1假定漏区对应于图1右侧的区域5而源区对应于图1左侧的区域5，且还假定漏区被施加比源区更高的电压。因此，电子/空穴积累在高偏压的漏区附近。
捕获在区域7中的电子或空穴可以改变整个非易失性半导体存储装置的阈电压。当栅极阈电压达到预定电平(level)时，也就是，当沟道电流被降低到足够低的水平，程序进程停止。阈电压Vth被设定成一值，处于该值时，比特‘0’总是可以与用于数据的比特‘1’区分开来，该数据被保持预定时间(换言之，Vth被设定成一值，处于该值时，总是可以实现预定的数据保持时间)。
由于ONO结构(1/2/3)存在与整个沟道区域上方，所以堆叠的SONOS型单元10具有高的初始阈电压Vth(和相应的高的能耗)和高的程序电流。由于高的阈电压Vth，很难在一个芯片上同时合并(或集成)所述堆叠的SONOS型单元和一般的具有低初始阈电压Vth的逻辑产品。
另外，在堆叠的SONOS型单元10中，捕获在氮化层2中的电子可以沿该氮化层横向移动，因而擦除操作可能不会彻底执行。如果程序操作和擦除操作被重复地执行，所述初始阈电压Vth可能增加，其可能降低数据保持时间。
为了解决这些问题，在背景技术中已经发展了具有各种结构的SONOS型装置，例如，图2所示的局部SONOS型单元20。局部SONOS型单元20包括：具有掺杂的源区和漏区25的硅衬底26；位于衬底26上的隧道氧化层21；位于隧道氧化层21上的氮化层部分(segment)28和29；位于隧道氧化层21上的介电层27；位于氮化层部分28、介电层27和氮化层部分29上的顶氧化层23；以及位于顶氧化层23上的多晶硅栅极层4。
图1中隧道氧化层2整个覆盖源区和漏区5之间的沟道区，与图1形成对比，氮化层(未示出，但由其形成氮化层部分8和9)已将中心部分移除，导致氮化层部分8和9。通过分隔氮化层部分8和9(并采用介电层27填充所造成的缺口)，否则将能够沿图1的氮化层2横向迁移的所捕获的电子被阻止从氮化层部分8移动到氮化层部分9，并且反之亦然。这相对于SONOS型单元10改善了SONOS型单元20的数据保持时间。隔离式ONO结构21/(28或29)/23是将SONOS型单元20描述为局部SONOS型单元的原因。但是，由于在整个沟道区上方(特别是在存在层27的部分中)存在厚的介电结构(层27和23)，所以局部SONOS型单元20仍然具有高初始阈电压Vth。
图3是显示根据背景技术的另一局部SONOS型单元30的示意图。局部SONOS型单元30包括：具有掺杂的源区和漏区25的硅衬底26；位于衬底26上的氧化层32，氧化层32具有分支34和38；分别形成在多对氧化层分支34和38之间的氮化层部分36；以及多晶硅栅极层40。夹住氧化物分支34和38之间的每个氮化层部分36定义ONO结构34/36/38。所述ONO结构之间的氧化层32的部分明显地比图2的局部SONOS型单元20中的相应的介电结构27/23薄，这可以改善(即，降低)阈电压Vth。
局部SONOS型单元30的操作特性可以非常地依赖于ONO结构34/36/38和栅极层40之间的重叠的长度(L)而变化，L基本上与氮化层部分36的长度相同。因此，重要的是最小化ONO结构34/36/38和栅极层40之间的重叠长度的变化。
光刻被用于定义图3中的ONO结构34/36/38的长度。在光刻工艺的曝光部分过程中，未对准可能发生，导致明显的重叠变化。
为了帮助描述未对准问题，图4A和4B被提供。图4A是显示基本上对准的(在图3所示的SONOS型单元30的制造过程中的一个阶段所制造的中间结构的)剖视图。图4B是显示明显未对准的类似的剖视图。为了帮助传达图3与图4A和4B之间的关系，相对于图3中括号42下方的层的设置，图4中相应的层的设置位于括号442下方。
图4A中的中间结构400包括：硅半导体衬底402；位于衬底402上的ONO结构404；位于ONO结构404和衬底402上的多晶硅层406；以及位于多晶硅栅极层406上的光致抗蚀剂(PR)407。缺口408被描述在光致抗蚀剂层407中。缺口408被对准使得当下方的交叉影线410被去除掉时，保留的ONO结构404和栅极层406之间的最终重叠基本上相等，如每个重叠具有长度L1。
相反，图4B是对应于中间结构400的根据背景技术的中间结构420的剖视图，尽管出现明显的未对准。中间结构420包括：硅衬底422；位于衬底422上的ONO结构424；位于ONO结构424和衬底422上的多晶层426；以及其中具有缺口428的光致抗蚀剂层427。当缺口428下方的交叉影线430通过蚀刻被去除掉时，所得的ONO结构424将不是宽度相等的，如长度L2和L3所示，其中L2＜L1＜L3。举例而言，当L1＝150nm的情况下，明显的未对准可以产生大约L2＝100nm而L3＝200nm的长度。重叠长度的这种变化造成所述局部SONOS型单元所展示的阈电压的变化，例如，依赖于所述单元是具有重叠L2还是具有重叠L3。
发明内容
本发明的一个实施例提供一种凹切(notched)栅极SONOS晶体管，包括：衬底，具有源/漏区；栅绝缘层，位于源/漏区之间的衬底上；切口栅极结构，位于栅绝缘层上，并具有至少一个切口；以及至少一个ONO楔形结构，分别位于栅极结构的所述至少一个切口中。
本发明的另一个实施例提供一种制作用于SONOS晶体管的凹切栅极装置的方法，该方法包括：提供衬底；在所述衬底上形成栅绝缘层；在所述栅绝缘层上形成具有至少一个切口的凹切栅极结构；以及在所述栅极结构的所述至少一个切口中分别形成至少一个ONO楔形结构。
由以下示例实施例的详细描述、所附权利要求和附图，本发明的其它特点和优点将更加显而易见。
附图说明
图1为根据背景技术的SONOS型非易失性存储器的剖视图；
图2为根据背景技术的另一局部SONOS型非易失性存储器的剖视图；
图3为根据背景技术的又一局部SONOS型非易失性存储器的剖视图；
图4A和4B为在图3的局部SONOS型结构的制造过程中形成的根据背景技术的中间结构的剖视图；
图5为根据本发明一实施例的一局部SONOS型结构的剖视图；
图6A至6F为在根据本发明的制造图5中的结构的实施例的制造方法的不同阶段所形成的中间结构的剖视图；
图7A至7B为根据本发明另一实施例的制造方法过程中形成的中间结构的剖视图，其中图7A至7B对应于图6E至6F；
图8为根据本发明另一实施例的局部SONOS型结构的剖视图；
图9A至9E为根据本发明的制造图8中的结构的实施例的制造方法的不同阶段所形成的中间结构的剖视图；以及
图10A至10B为根据本发明另一实施例的制造方法过程中形成的中间结构的剖视图，其中图10A至10B对应于图9E。
具体实施方式
本发明的一实施例提供局部SONOS型结构，例如，用于非易失性半导体存储器的单元，其可以解决根据背景技术的局部SONOS型单元的以上和其它问题。该实施例相对于背景技术可以显示出(1)降低的初始阈电压Vth和/或(2)增加的程序操作和擦除操作的数目，对于所述程序操作和擦除操作，预定的数据保持时间可以被保持。
本发明的一实施例提供一种形成具有凹切栅极电极的局部SONOS型结构。
本发明的一实施例表明了对根据背景技术的基本原理中的缺点的认识，该基本原理为：用于形成SONOS型结构的优选的技术是连续地沉积氧化物、氮化物、氧化物和多晶硅层，并随后通过光刻来图形化该些层以形成具有底层ONO结构的栅极电极，尽管由于与光刻工艺的曝光部分相关的很大的容许偏差倾向于产生重叠长度的变化；并且改善重叠长度变化的努力应该针对于降低光刻工艺过程中的对准容许偏差。另外，本发明的该实施例表明栅极/ONO重叠长度的容许偏差或变化可以通过使用不同于易产生未对准的光刻技术的技术来形成ONO结构从而明显得到改善(减小)。更进一步，本发明的该实施例反应了这样的实际情况，栅极结构下方的空隙可以由精确的尺寸形成，并且ONO结构可以在该空隙内建立，从而造成一致的栅极/ONO重叠长度。
图5为局部SONOS型结构500的剖视图，例如，在根据本发明实施例的非易失性半导体存储装置中用作单元。结构(单元)500包括例如硅的半导体衬底，具有轻掺亚区612和重掺亚区636的轻掺漏/源(LDD)区612/636形成在其中；位于衬底602上的栅氧化层608；具有楔形轮廓的袋状夹层结构的ONO结构622/624/622，该ONO结构622/624/622具有相应于夹层的袋部的氧化层622和相应于夹层的填充物的氮化层624；例如多晶或者非晶硅的半导体的凹切栅电极606，位于层608和氧化层622上；位于凹切栅电极606的顶部和侧壁、氧化层622的边部、氮化层624的边部以及衬底602上的氧化层632；以及位于氧化层632上并紧靠氧化层632的侧壁间隔层634。
单元500的一个优点是楔形轮廓的ONO结构622/624/622之间的重叠的长度L4具有比根据背景技术的局部SONOS型单元小得多的变化。局部SONOS型单元500的另一优点是栅氧化层608与根据背景技术的局部SONOS型单元相比相对较薄。
图6A至6F为在根据制造单元500的本发明实施例的方法的不同阶段形成的中间结构的剖视图。在图6A中，中间结构601通过形成衬底层602制得；在衬底602上形成栅氧化物材料603；并在层603上形成栅极电极材料604。
为了达到图6B中的中间结构607，在中间结构601上进行光刻工艺以定义将成为栅极电极606的层604的部分，接着通过蚀刻工艺来去除不在图形化的光致抗蚀剂(未示出)的阴影下的层604的部分。在多晶硅的蚀刻过程中氧化层603未被蚀刻，但是在随后清洁蚀刻栅极后得到的中间结构(未示出)过程中被蚀刻。蚀刻工艺可以使用HBr、HeO2、N2和CF4气体的混合物。这种蚀刻是一种等离子体蚀刻，相对于根据背景技术所采用的用以形成SONOS型单元的等离子体蚀刻，它的射频(RF)功率相对较低。
应用到中间结构601的等离子体蚀刻和清洗导致楔形凹切605。这种凹切的形成的物理解释是当多晶硅604的一些部分被去除(暴露出下面的氧化层603)时，对氧化层603的离子轰击开始。一些氧通过离子轰击被释放。栅极电极606的底角最接近所释放的氧，其以这种方式与所述底角相互作用，使得它们更易被氯原子蚀刻。因此，在氧化层603的蚀刻过程中栅极606的底角被蚀刻掉，而栅极电极606的其它部分基本上不受影响，从而导致凹切605的形成。例如参见“超大规模集成电路时代的硅加工(SiliconProcessing for the VLSI Era)”卷1，S.Wolf著，Lattice出版社，第686至688页。换句话说，凹切605通过调控过刻条件来形成，使得等离子体离子向下准直运动的倾向减弱。例如参见国际专利申请，公开号WO 034984，这里通过引用特将其全部内容结合进来。
在蚀刻工艺后，在随后的清洁步骤期间，氧化层603的部分608保持在凹切605之间的凹切栅极电极606的下方。
栅极材料604层可以是多晶硅，或者多晶硅和SiGe层的双层配置，或者具有位于TiN层下方的W层的双层，或者多晶SiGe，或者非晶硅。
凹切604的高度H和长度L的一些示例性范围为：大约40nm≤L≤大约100nm；并且大约10nm≤H≤大约30nm。或者，高度H可以小于大约10nm，但电荷保持开始受到负面影响。亦或，高度H可以大于大约30nm，但最终的局部SONOS型单元的操作电压增加到更不希望的电平。
在图6C中，第一氧化层614形成在图6B中的中间结构607上。随后，进行离子注入工艺(由指向下方的箭头表示)以注入离子到衬底602中，导致衬底602的轻掺区域612形成。离子注入损伤第一氧化层614，因而，在离子注入后第一氧化层614被去除。第一氧化层614的厚度可以在大约30到大约70的范围内。
在图6D中，在第一氧化层614已被去除后，第二氧化层618形成在栅极电极606、栅极绝缘体608的边部和衬底602上。第二氧化层的厚度可以在大约40到大约100的范围内。接下来，例如SiN的氮化物层620形成在第二氧化物618上。氮化物620的厚度可以在100到大约300的范围内。第二氧化层618可以通过热工艺形成(生长)，或者通过沉积工艺。第二氧化层618可以使用炉式或快速热加工(RTP)设备来形成。一旦第二氧化层618的形成大致完成，氮气可以被添加到源气体中，以便开始以连续的方式生长氮化层620。或者，氮化层620可以使用化学汽相沉积(CVD)或者原子层沉积(ALD)设备来形成。
在图6E中，氮化层620和第二氧化层618采用例如各向异性反应离子蚀刻(RIE)工艺或者选择性湿式蚀刻工艺加以回刻。结果是由氮化层620的残留部分624和第二氧化层618的残留部分622形成的袋状夹层形状的氧化物/氮化物/氧化物(ONO)结构622/624/622。氧化物层622具有顶部626、侧部628和底部630。底部630在ONO结构622/624/622中用作隧道氧化层。顶部626在ONO结构622/624/622中用作顶部氧化层。氮化层624在ONO结构622/624/622中用作电子/空穴捕获层。在层620和618已被蚀刻后，中间结构631被形成。
在图6F中，例如由CVD方法形成氧化物构成的第四介电层632形成在图6E中的中间结构631上。接着，侧壁间隔层634形成在第四介电层632上，到凹切栅极电极606的每一侧。在形成侧壁间隔层634后，进行另一离子注入工艺(如指向下方的箭头635所示)，导致在衬底602中的LDD区域612/636的重掺亚区636形成。第四介电层632和用于形成在层632上的间隔层的材料被回刻，以采用例如RIE工艺形成侧壁间隔层634。
通过调控RIE工艺的条件(由此氮化层620和第二氧化层618被去除从而导致中间结构631)，所述ONO结构可以被制成在凹切栅极电极606的侧壁上延伸，如图7A中的中间结构731中所示；同样地，图7A相应于图6E。中间结构731包括：衬底602；栅绝缘层608；凹切栅极电极606；以及衬底602中的轻掺区域612。但是在图7A中，较少量的氮化层620和第二氧化层618已被去除，从而导致残留的氧化层部分722和残留的氮化层部分724，它们每个在凹切栅极606的旁侧延伸。氧化层722的部分726、728和730分别对应于氧化层622的部分626、628和630。
图7B相应于图6F。在图7B中，对应于图6F中的第四介电层632的例如由CVD方法形成氧化物构成的第四介电层732已被形成。接着，对应于图6F中的侧壁间隔层634的侧壁间隔层734被形成。随后，进行对应于图6F中的离子注入工艺635的离子注入(由指向下方的箭头735表示)工艺。在凹切栅极606的旁侧延伸的ONO结构722/724/722的部分，作为特殊物质，可以帮助侧壁间隔层734在衬底602上投下阴影(在离子渗透方面)。
图8为局部SONOS型结构900的剖视图，例如，用在根据本发明另一实施例的非易失性半导体存储器中的单元。单元900在许多方面相应于单元500。单元900包括具有LDD区域912/936的衬底902(相应于衬底602)，而LDD区域912/936包括轻掺亚区912(相应于亚区612)和重掺亚区936(相应于重掺亚区636)；栅极氧化层908(相应于栅极氧化层608)；凹切栅极电极906(相应于凹切栅极电极606)；楔形轮廓的ONO结构922/924/922，具有氧化层922(相应于氧化层622)和氮化层924(相应于氮化层624)；氧化层932(相应于氧化层632)；以及侧壁间隔层934(相应于侧壁间隔层634)。
但是与图5中的凹切栅极电极606不同，图8中的凹切栅极电极906具有两层，也就是位于栅极氧化物908和氧化层922上的例如多晶SiGe的半导体层906A，和位于层906A上的例如多晶硅的半导体层906B。
凹切栅极906通过堆叠两个导电层906A和906B来形成，它们(部分地)是根据彼此具有不同的蚀刻选择性被选择的，所述凹切是不同的蚀刻选择性的结果。例如，在层906B是多晶硅而层906A是多晶SiGe的情况下，可以使用已知的相对于多晶SiGe具有多晶硅蚀刻选择性的化学湿式蚀刻工艺。另一个例子是，对于Ge占多晶Si(1-x)Ge(x)的40％的情况，采用体积比大约1∶1∶5的氢氧化铵(NH4OH)、过氧化氢(H2O2)和水(H2O)的混合溶液的蚀刻剂，各向同性的蚀刻工艺可以表现出大约33∶1的多晶SiGe相对多晶硅的蚀刻选择性。在相同的蚀刻条件下，SiGe多晶层对SiO2的蚀刻选择性为100∶1。参见“硅锗的选择性去除：化学和反应离子蚀刻(Selective Removal ofSilicon Germanium：Chemical and Reactive Ion Etching)”，第157至162页，材料研究协会研讨会论文集(Material Research Society Symposium ofProceedings)，第298卷，1993年，这里通过引用特将其全部内容结合进来。
选择性蚀刻多晶SiGe的另一种方法为采用等离子体的化学蚀刻工艺，其中SiGe对Si的蚀刻选择性保持在100∶1。参见“用于射频和高性能CMOS的良好控制的选择性欠蚀刻Si/SiGe栅极(Well-controlled，SelectivelyUnder-etched Si/SiGe Gates for RF and High Performance CMOS)”，第156页，2000年，超大规模集成电路技术研讨会技术论文摘要(Symposium on VSLITechnology Digest of Technical Papers)，这里通过引用特将其全部内容结合进来。或者，可以使用原子层蚀刻方法来相对于多晶硅选择性地蚀刻多晶SiGe。上述蚀刻方法可以单独进行或者一起进行。
下部栅极层906A可以具有大约100到大约300的厚度。用于去除部分氧化层903、导电层909和导电层904的蚀刻剂可以为NH4、H2O2和H2的混合物。楔形凹切905的高度和长度范围可以与凹切605的相同。示例性的尺寸为下部导电层部分具有大约150的厚度，而凹切905具有大约600的长度和大约250的高度。
第二介电层918可以具有大约40到大约100的厚度。氮化层920的厚度可以与氮化层620的厚度相同。
图9A至9E为在根据制造单元900的本发明实施例的方法的不同阶段时形成的中间结构的剖视图。
图9A基本上对应于图6A。图9B基本上对应于图6B。图9C对应于图6D。图9D对应于图6E。图9E对应于图6F。为了简便起见，图9系列不包括对应于图6C的图。
在图9A中，中间结构901的制造是通过形成衬底层902；在衬底902上形成栅极氧化物材料903层；以及在层903上形成栅极电极材料层904。作为多晶SiGe层909的替代，可以使用钨；而且TiN可以替代多晶硅用于层904。
在图9B中，已在中间结构901上进行光刻工艺，以定义层904的一部分，其将成为栅极电极906，随后进行蚀刻工艺以去除层904和909的不在图形化光致抗蚀剂(未示出)下的部分。在蚀刻层904和909期间，层903未受影响。在后续的清洁步骤中，部分栅氧化层903被去除。施加到中间结构901的等离子体蚀刻和清洁导致楔形凹切905的形成。所述蚀刻工艺可以使用HeO2、N2和CF4气体的混合物。此外，这种蚀刻是一种等离子体蚀刻，相对于根据背景技术所采用的用以形成SONOS型单元的等离子体蚀刻，它的射频(RF)功率相对较低。在蚀刻工艺后，在清洁步骤期间，氧化层903的部分908保持在凹切905之间的凹切栅极电极906的下方。
凹切904的高度H和长度L的一些示例性范围为：大约40nm≤L≤大约100nm；并且大约10nm≤H≤大约30nm。或者，高度H可以小于大约10nm，但电荷保持开始受到负面影响。亦或，高度H可以大于大约30nm，但最终的局部SONOS型单元的操作电压增加到更不希望的电平。
在进行到对应于图9C的中间阶段之前，第一氧化层(未示出)形成在图9B中的中间结构907上。随后，离子被注入(未示出)到衬底902中，导致衬底902的轻掺区域912形成。随后第一氧化层914被去除。第一氧化层914的厚度可以在大约30到大约70的范围内。
在图9C中，在第一氧化层(亦未示出)已被去除后，第二氧化层918形成在栅极电极906、栅极绝缘体908的边部和衬底902上。第二氧化层的厚度可以在大约40到大约100的范围内。接下来，例如SiN的氮化物层920形成在第二氧化物918上。氮化物920的厚度可以在100到大约300的范围内。第二氧化层918可以通过热工艺形成(生长)，或者通过沉积工艺。第二氧化层918可以使用炉式或快速热加工(RTP)设备来形成。一旦第二氧化层918的形成大致完成，氮气可以被添加到源气体中，以便开始以连续的方式生长氮化层920。或者，氮化层920可以使用化学汽相沉积(CVD)或者原子层沉积(ALD)设备来形成。
在图9D中，氮化层920和第二氧化层918采用例如各向异性反应离子蚀刻(RIE)工艺或者选择性湿式蚀刻工艺加以回刻。结果是由氮化层920的残留部分924和第二氧化层918的残留部分922形成的袋状夹层形状的氧化物/氮化物/氧化物(ONO)结构922/924/922。氧化物层922具有顶部926、侧部928和底部930。底部930在ONO结构922/924/922中用作隧道氧化层。顶部926在ONO结构922/924/922中用作顶部氧化层。氮化层924在ONO结构922/924/922中用作电子/空穴捕获层。在层920和918已被蚀刻后，中间结构931被形成。
在图9E中，例如由CVD方法形成氧化物构成的第四介电层932形成在图9E中的中间结构931上。接着，侧壁间隔层934形成在第四介电层932上，到凹切栅极电极906的每一侧。在形成侧壁间隔层934后，进行另一离子注入工艺(如指向下方的箭头935所示)，导致在衬底902中的LDD区域912/936的重掺亚区936形成。第四介电层932和用于形成在层932上的间隔层的材料被回刻，以采用例如RIE工艺形成侧壁间隔层934。
通过调控RIE工艺的条件(由此氮化层920和第二氧化层918被去除从而导致中间结构931)，所述ONO结构可以被制成在凹切栅极电极906的侧壁上延伸，如图10A中的中间结构1031中所示；同样地，图10A相应于图9D。中间结构1031包括：衬底902；栅绝缘层908；凹切栅极电极906；以及衬底902中的轻掺区域912。但是在图10A中，较少量的氮化层920和第二氧化层918已被去除，从而导致残留的氧化层部分1022和残留的氮化层部分1024，它们每个在凹切栅极906的旁侧延伸。氧化层1022的部分1026、1028和1030分别对应于氧化层922的部分926、928和930。
图10B相应于图9F。在图10B中，对应于图9F中的第四介电层932的例如由CVD方法形成氧化物构成的第四介电层1032已被形成。接着，对应于图9F中的侧壁间隔层934的侧壁间隔层1034被形成。随后，进行对应于图9F中的离子注入工艺935的离子注入(由指向下方的箭头1035表示)工艺。在凹切栅极电极906的旁侧延伸的ONO结构1022/1024/1022的部分，作为实际物质，可以帮助侧壁间隔层1034在衬底902上投下阴影(在离子渗透方面)。
作为特殊层厚的一个例子，层903(栅氧化层908将利用其形成)和层909(下部栅极电极部分906A将利用其形成)，例如由物理汽相沉积(PVD)形成的TiN膜，被依序沉积，分别具有3.5nm和35nm的厚度，随后厚度80nm的层904(上部栅极电极906B利用其形成)，例如钨膜，采用CVD方法被沉积在其上。钨层904和TiN层909被单独地蚀刻。换言之，钨层904采用例如反应离子蚀刻(RIE)方法蚀刻，而随后TiN层909采用相对于钨层904和氧化层903具有高蚀刻选择性的湿式蚀刻方法来蚀刻。参见“用于亚0.1nm操作的凹切金属栅极MOSFET(A Notched Metal Gate MOSFET forSub-0.1nm Operation)”，第659至662页，2000 IEDM，这里通过引用特将其全部内容结合进来。
可以根据栅极电极906的SiGe层或TiN层的下部906A的厚度来调整凹切905的高度(H)。由于凹切905的高度(H)显著影响初始阈电压Vth、程序电压、速度和保持特性，所以当凹切905的高度(H)不大于大约300时可以获得更好的结果；但是已注意到，根据本发明的SONOS型结构的其它实施例，凹切905的高度(H)可以大于300。然而，为了有助于根据本发明实施例的SONOS型单元表现出大约1.0至大约1.5V的初始电压、低程序电压、高程序速度和超过大约10年的数据保持时间，凹切905应该形成得尽可能薄，也就是，应该具有实际上可行的小的高度(H)。凹切905的高度(H)和长度(L)在凹切905的形成期间同时确定。所以应该注意的是(根据实际情况，由于凹切905需要具有某些长度)，(实际上)对于凹切905的高度(H)可以减小多少存在限度。
作为特殊尺寸的一个例子，假设凹切栅极的长度为大约250nm到300nm，那么凹切905可以具有大约60nm到大约70nm的长度，略微小于凹切栅极电极906的长度(L)的大约四分之一，例如，以便帮助抑制由于电子运动造成的耐用性恶化的问题。但是，如果设计尺度降低，ONO结构的长度不必与栅极长度成正比。根据现有技术状况，如果ONO结构具有至少大约60nm的长度，可以获得更好的结果；类似地，如果凹切栅极电极906的长度减小到不大于大约200nm，那么ONO结构的长度可以占到凹切栅极电极906的长度的一半。
通过参照附图本发明及其示例性实施例被更加全面地加以描述。但是，本发明可以以许多不同形式来实施，因而不应被认为被限制于这里所给出的实施例；相反，提供这些实施例使得本公开全面而彻底，比向本领域技术人员传达本发明的理念。在附图中，为了清楚起见，层和区域的厚度被夸大了。当指出一个层位于另一层或长度“上”时，该层可以直接位于其它层或衬底上，或者也可能存在中间层。

Claims (20)

1.一种凹切栅极硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管，包括：
具有源/漏区的衬底；
位于源/漏区之间的衬底上的栅绝缘层；
凹切栅极结构，位于所述栅绝缘层上，并具有至少一个凹切；以及
分别位于栅极结构的所述至少一个凹切中的至少一个氧化物-氮化物-氧化物(ONO)楔形结构。
2.如权利要求1所述的晶体管，其中每个凹切的表面包括一部分衬底表面、一部分栅绝缘体的侧边表面和一部分栅极结构表面。
3.如权利要求2所述的晶体管，其中所述ONO楔形结构包括：
氧化层，其与所述凹切中的衬底表面、所述凹切中的栅绝缘层侧边表面和所述凹切中的栅极结构表面直接接触；以及
氮化层，紧靠着所述氧化层形成。
4.如权利要求1所述的晶体管，其中所述ONO楔形结构具有斜截三角形形状。
5.如权利要求1所述的晶体管，其中所述栅极结构包括位于栅绝缘层上的第一导电层和位于第一导电层上方的第二导电层。
6.如权利要求5所述的晶体管，其中所述至少一个凹切被至少形成到所述第一导电层中。
7.如权利要求6所述的晶体管，其中所述至少一个凹切被同时形成到第一和第二导电层中，所述凹切的大部分被形成在第一导电层中。
8.如权利要求5所述的晶体管，其中第一导电层由比第二导电层更容易蚀刻的材料形成。
9.如权利要求5所述的晶体管，其中第一导电层和第二导电层由以下布置之一形成：
第一导电层包括至少两种半导体材料，而第二导电层具有一种半导体材料；以及
第一导电层为第一导电材料，而第二导电层为不同于第一导电材料的第二导电材料。
10.如权利要求1所述的晶体管，其中
所述凹切栅极结构具有至少两个凹切；以及
所述晶体管包括分别位于所述至少两个凹切中的至少两个ONO楔形结构。
11.一种制造用于SONOS晶体管的凹切栅极装置的方法，该方法包括：
提供衬底；
在所述衬底上形成栅绝缘层；
在所述栅绝缘层上形成具有至少一个凹切的凹切栅极结构；以及
分别在所述栅极结构的所述至少一个凹切中形成至少一个ONO楔形结构。
12.如权利要求11所述的方法，其中所述凹切栅极结构的形成包括：
在所述栅绝缘层上形成栅极导电层；以及
去除部分栅绝缘层和栅极导电层，以便定义至少一个凹切，每个凹切的表面包括一部分衬底表面、一部分栅绝缘体的侧边表面和一部分栅极结构表面。
13.如权利要求12所述的方法，其中所述至少一个ONO楔形结构的形成包括：
形成氧化层，该氧化层与所述凹切中的衬底表面、所述凹切中的栅绝缘层侧边表面和所述凹切中的栅极结构表面直接接触；以及
紧靠所述氧化层形成氮化层。
14.如权利要求11所述的方法，其中所述ONO楔形结构具有斜截三角形形状。
15.如权利要求11所述的方法，其中所述凹切栅极结构的形成包括：
在所述栅绝缘层上形成第一导电层；以及
在所述第一导电层上形成第二导电层。
16.如权利要求15所述的方法，其中所述凹切栅极结构的形成将所述至少一个凹切至少定位在第一导电层中。
17.如权利要求16所述的方法，其中所述凹切栅极结构的形成将所述至少一个凹切同时定位在第一和第二导电层中，所述凹切的大部分位于第一导电层中。
18.如权利要求15所述的方法，其中所述凹切栅极结构的形成包括使用用于第一导电层的材料，第一导电层的材料比用于第二导电层的材料更容易蚀刻。
19.如权利要求15所述的方法，其中第一和第二导电层的形成包括以下之一：
使用用于第一导电层的至少两种半导体材料和用于第二导电层的一种半导体材料；以及
使用用于第一导电层的第一导电材料和用于第二导电层的不同于第一导电材料的导电材料。
20.如权利要求11所述的方法，其中
凹切栅极结构具有至少两个凹切；以及
该方法包括分别位于所述至少两个凹切中的至少两个ONO楔形结构。
CNB200310118865XA 2003-03-17 2003-12-01 具有使用凹切栅极的局部sonos结构的闪存及其制造方法 Expired - Fee Related CN100385678C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/388,427 US6806517B2 (en) 2003-03-17 2003-03-17 Flash memory having local SONOS structure using notched gate and manufacturing method thereof
US10/388,427 2003-03-17

Publications (2)

Publication Number Publication Date
CN1531107A true CN1531107A (zh) 2004-09-22
CN100385678C CN100385678C (zh) 2008-04-30

Family

ID=32927302

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200310118865XA Expired - Fee Related CN100385678C (zh) 2003-03-17 2003-12-01 具有使用凹切栅极的局部sonos结构的闪存及其制造方法

Country Status (6)

Country Link
US (1) US6806517B2 (zh)
JP (1) JP4417145B2 (zh)
KR (1) KR100546352B1 (zh)
CN (1) CN100385678C (zh)
FR (1) FR2852734B1 (zh)
TW (1) TWI231600B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382282C (zh) * 2004-10-20 2008-04-16 力晶半导体股份有限公司 非挥发性存储单元的制作方法
CN100405582C (zh) * 2005-02-18 2008-07-23 英飞凌科技股份公司 电荷捕获存储器件及其制造方法
CN101807581A (zh) * 2010-02-05 2010-08-18 上海宏力半导体制造有限公司 共享字线的无触点分栅式闪存及其制造方法
US7829929B2 (en) 2008-02-19 2010-11-09 Samsung Electronics Co., Ltd. Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same
CN101405851B (zh) * 2006-03-15 2012-06-27 飞思卡尔半导体公司 形成半导体器件的方法
CN103137627A (zh) * 2011-11-25 2013-06-05 旺宏电子股份有限公司 记忆元件及其制造方法

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355580B1 (en) 1998-09-03 2002-03-12 Micron Technology, Inc. Ion-assisted oxidation methods and the resulting structures
KR100480645B1 (ko) * 2003-04-01 2005-03-31 삼성전자주식회사 역자기 정합 방식을 이용한 트윈―ｏｎｏ 형태의ｓｏｎｏｓ 메모리 소자 제조 방법
US6806531B1 (en) * 2003-04-07 2004-10-19 Silicon Storage Technology, Inc. Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation
JP2004342927A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置及び携帯電子機器
JP2004343014A (ja) * 2003-05-19 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
JP4851697B2 (ja) 2003-09-15 2012-01-11 三星電子株式会社 自己整列されたｏｎｏ構造を有する局部窒化膜ｓｏｎｏｓ素子及びその製造方法
KR100546379B1 (ko) * 2003-09-15 2006-01-26 삼성전자주식회사 자기 정렬 방식에 의한 로컬 소노스형 비휘발성 메모리소자 및 그 제조방법
US7049651B2 (en) * 2003-11-17 2006-05-23 Infineon Technologies Ag Charge-trapping memory device including high permittivity strips
US6885072B1 (en) * 2003-11-18 2005-04-26 Applied Intellectual Properties Co., Ltd. Nonvolatile memory with undercut trapping structure
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US7041545B2 (en) * 2004-03-08 2006-05-09 Infineon Technologies Ag Method for producing semiconductor memory devices and integrated memory device
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7910429B2 (en) * 2004-04-07 2011-03-22 Promos Technologies, Inc. Method of forming ONO-type sidewall with reduced bird's beak
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
US20060043462A1 (en) * 2004-08-27 2006-03-02 Micron Technology, Inc. Stepped gate configuration for non-volatile memory
US20060046403A1 (en) * 2004-08-31 2006-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming separated charge-holding regions in a semiconductor device
KR100668954B1 (ko) * 2004-12-15 2007-01-12 동부일렉트로닉스 주식회사 박막트랜지스터 제조 방법
US7132337B2 (en) * 2004-12-20 2006-11-07 Infineon Technologies Ag Charge-trapping memory device and method of production
US7419879B2 (en) * 2005-01-12 2008-09-02 Samsung Electronics Co., Ltd. Transistor having gate dielectric layer of partial thickness difference and method of fabricating the same
DE102005009019B4 (de) * 2005-02-28 2008-01-10 Qimonda Ag Transistoranordnung mit Gate-Spacerstrukturen und Verfahren zu deren Herstellung
US20070224745A1 (en) * 2006-03-21 2007-09-27 Hui-Chen Chang Semiconductor device and fabricating method thereof
US7981745B2 (en) * 2007-08-30 2011-07-19 Spansion Llc Sacrificial nitride and gate replacement
JP5438300B2 (ja) * 2007-11-28 2014-03-12 シャープ株式会社 不揮発性半導体記憶装置の製造方法
JP5328145B2 (ja) * 2007-12-24 2013-10-30 ラピスセミコンダクタ株式会社 不揮発性メモリデバイス及びその製造方法
US20090236632A1 (en) * 2008-03-19 2009-09-24 Anderson Brent A Fet having high-k, vt modifying channel and gate extension devoid of high-k and/or vt modifying material, and design structure
US7777282B2 (en) * 2008-08-13 2010-08-17 Intel Corporation Self-aligned tunneling pocket in field-effect transistors and processes to form same
KR101488417B1 (ko) * 2008-08-19 2015-01-30 삼성전자주식회사 전하의 측면 이동을 억제하는 메모리 소자
US8404549B2 (en) * 2008-11-06 2013-03-26 Spansion Llc Fabricating method of mirror bit memory device having split ONO film with top oxide film formed by oxidation process
CN102097385B (zh) * 2009-12-15 2014-05-07 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097490A (zh) 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102097383B (zh) 2009-12-15 2013-06-19 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110658B (zh) * 2009-12-29 2013-07-17 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
CN102110657A (zh) * 2009-12-29 2011-06-29 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
US8471328B2 (en) 2010-07-26 2013-06-25 United Microelectronics Corp. Non-volatile memory and manufacturing method thereof
TWI499041B (zh) * 2010-07-26 2015-09-01 United Microelectronics Corp 非揮發性記憶體及其製造方法
US8217456B1 (en) 2011-03-11 2012-07-10 International Business Machines Corporation Low capacitance hi-K dual work function metal gate body-contacted field effect transistor
CN102420115B (zh) * 2011-03-30 2013-10-09 上海华力微电子有限公司 一种减小半导体器件中交叠电容的方法
US9012975B2 (en) 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US9508835B2 (en) 2013-01-15 2016-11-29 United Microelectronics Corp. Non-volatile memory structure and manufacturing method thereof
KR101366742B1 (ko) * 2013-02-19 2014-02-25 서강대학교산학협력단 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법
US9136276B1 (en) * 2014-04-18 2015-09-15 United Microelectronics Corp. Memory cell structure and method for forming the same
US9349815B2 (en) * 2014-09-17 2016-05-24 United Microelectronics Corp. Semiconductor structure and a fabricating method thereof
US9431424B1 (en) * 2015-10-01 2016-08-30 Globalfoundries Inc. Method for creating metal gate resistor in FDSOL and resulting device
JP6649150B2 (ja) * 2016-03-28 2020-02-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9929056B1 (en) 2016-11-22 2018-03-27 United Microelectronics Corp. Method for forming gate structures in different operation voltages

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5067108A (en) 1990-01-22 1991-11-19 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5467308A (en) 1994-04-05 1995-11-14 Motorola Inc. Cross-point eeprom memory array
KR960006004A (ko) * 1994-07-25 1996-02-23 김주용 반도체 소자 및 그 제조방법
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JPH11163323A (ja) * 1997-11-26 1999-06-18 Toshiba Corp 半導体装置とこの半導体装置の製造方法
WO2000034984A2 (en) 1998-12-07 2000-06-15 Intel Corporation Transistor with notched gate
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6388293B1 (en) 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6271094B1 (en) * 2000-02-14 2001-08-07 International Business Machines Corporation Method of making MOSFET with high dielectric constant gate insulator and minimum overlap capacitance
US6399469B1 (en) * 2000-07-10 2002-06-04 Advanced Micro Devices, Inc. Fabrication of a notched gate structure for a field effect transistor using a single patterning and etch process
US6645840B2 (en) * 2000-10-19 2003-11-11 Texas Instruments Incorporated Multi-layered polysilicon process
US6461904B1 (en) 2001-01-09 2002-10-08 Cypress Semiconductor Corp. Structure and method for making a notched transistor with spacers
US6437377B1 (en) 2001-01-24 2002-08-20 International Business Machines Corporation Low dielectric constant sidewall spacer using notch gate process
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6551941B2 (en) 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US6509219B2 (en) 2001-03-19 2003-01-21 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
US6506649B2 (en) 2001-03-19 2003-01-14 International Business Machines Corporation Method for forming notch gate having self-aligned raised source/drain structure
US6528363B2 (en) 2001-03-19 2003-03-04 International Business Machines Corporation Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch
KR100355035B1 (en) * 2001-04-03 2002-10-05 Samsung Electronics Co Ltd Method for fabricating semiconductor device by using notch gate
US6541320B2 (en) 2001-08-10 2003-04-01 International Business Machines Corporation Method to controllably form notched polysilicon gate structures

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100382282C (zh) * 2004-10-20 2008-04-16 力晶半导体股份有限公司 非挥发性存储单元的制作方法
CN100405582C (zh) * 2005-02-18 2008-07-23 英飞凌科技股份公司 电荷捕获存储器件及其制造方法
CN101405851B (zh) * 2006-03-15 2012-06-27 飞思卡尔半导体公司 形成半导体器件的方法
US7829929B2 (en) 2008-02-19 2010-11-09 Samsung Electronics Co., Ltd. Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same
CN101807581A (zh) * 2010-02-05 2010-08-18 上海宏力半导体制造有限公司 共享字线的无触点分栅式闪存及其制造方法
CN101807581B (zh) * 2010-02-05 2013-09-04 上海宏力半导体制造有限公司 共享字线的无触点分栅式闪存及其制造方法
CN103137627A (zh) * 2011-11-25 2013-06-05 旺宏电子股份有限公司 记忆元件及其制造方法

Also Published As

Publication number Publication date
CN100385678C (zh) 2008-04-30
FR2852734B1 (fr) 2008-02-29
US20040183106A1 (en) 2004-09-23
TWI231600B (en) 2005-04-21
KR100546352B1 (ko) 2006-01-26
JP4417145B2 (ja) 2010-02-17
JP2004282083A (ja) 2004-10-07
KR20040082018A (ko) 2004-09-23
TW200419788A (en) 2004-10-01
US6806517B2 (en) 2004-10-19
FR2852734A1 (fr) 2004-09-24

Similar Documents

Publication Publication Date Title
CN100385678C (zh) 具有使用凹切栅极的局部sonos结构的闪存及其制造方法
CN1276487C (zh) 具有开凹槽的栅极的fet及其制造方法
EP1912254B1 (en) Vertical-channel FinFET SONOS memory and manufacturing method thereof
CN1531095A (zh) 局部硅-氧化物-氮化物-氧化物-硅结构及其制造方法
JP6465791B2 (ja) 非揮発性電荷トラップメモリ装置及びロジックｃｍｏｓ装置の統合
US11348935B2 (en) Memory devices and method of fabricating same
US8993445B2 (en) Selective removal of gate structure sidewall(s) to facilitate sidewall spacer protection
US11444100B2 (en) Vertical memory device with tri-layer channel
US11302793B2 (en) Transistor gates and method of forming
US11991936B2 (en) Method of forming a FinFET device
US9159568B2 (en) Method for fabricating memory cells having split charge storage nodes
CN103107139B (zh) 具有鳍状结构的场效晶体管的结构及其制作方法
US7192833B2 (en) Flash memory device and method of manufacturing the same
CN113611736B (zh) 半导体元件及其制作方法
CN102903638B (zh) 半导体器件及其制造方法
US20080150001A1 (en) Memory device having implanted oxide to block electron drift, and method of manufacturing the same
US8183617B2 (en) Injection method with Schottky source/drain
Lee et al. Improved post-cycling characteristic of FinFET NAND Flash
US20230223442A1 (en) Field effect transistor with asymmetrical source/drain region and method
US20230387233A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US11056571B2 (en) Memory cells and integrated structures
US11949001B2 (en) Multi-gate devices and fabricating the same with etch rate modulation
JP2007506275A (ja) 不揮発性メモリ装置を製造する方法及びそれによって得られるメモリ装置
KR20020064589A (ko) 불휘발성 메모리 장치의 게이트 스페이서 형성 방법
US20130026496A1 (en) Semiconductor Device and Manufacturing Method Thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080430

Termination date: 20141201

EXPY Termination of patent right or utility model