KR101366742B1 - 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR101366742B1 KR101366742B1 KR1020130017413A KR20130017413A KR101366742B1 KR 101366742 B1 KR101366742 B1 KR 101366742B1 KR 1020130017413 A KR1020130017413 A KR 1020130017413A KR 20130017413 A KR20130017413 A KR 20130017413A KR 101366742 B1 KR101366742 B1 KR 101366742B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- charge storage
- region
- storage layer
- layer
- Prior art date
Links
- 230000005641 tunneling Effects 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 230000005669 field effect Effects 0.000 title abstract description 25
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000003860 storage Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 10
- 238000009825 accumulation Methods 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 31
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001722 carbon compounds Chemical class 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 터널링 전계효과 트랜지스터의 기본 구조를 이용하여 소스/드레인을 서로 반대 극성을 갖도록 비대칭 구조로 형성하고, 게이트 절연막의 일부를 전하 저장가능한 고유전율막으로 형성함으로써, 종래 MOSFET 구조의 비휘발성 메모리 소자가 가지고 있던 문제점을 해결하며, 게이트의 shadow 현상을 이용하여 서로 반대 극성을 갖는 불순물로 2번의 경사 이온주입으로 복수 개의 터널링 전계효과 트랜지스터형 비휘발성 메모리 소자를 형성할 수 있게 함으로써, 공정이 간단하고 그에 따른 제조단가를 획기적으로 낮출 수 있는 효과가 있다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 예컨대, 낸드 플래시나 노어 플래시 메모리를 구성하는 단위 셀 소자를 말한다.
이러한 비휘발성 메모리 소자는 휴대폰 등 현대 모바일 및 멀티미디어 컴퓨팅 환경의 확장으로 보다 많은 정보를 저장할 수 있고 생산성을 극대화할 수 있도록 셀 사이즈를 축소해 왔으며 저전력 고에너지 효율을 갖도록 개발되어 왔다.
그러나 기존의 플로팅 게이트나 SONOS 메모리 소자와 같은 MOSFET 구조의 비휘발성 메모리 소자는 메모리 셀의 축소화에 한계가 있을 뿐만 아니라, MOSFET 구조로는 열전자 방출(thermionic emission)에 의한 셀 동작을 하여야 하므로 저전력 고에너지 효율을 구현하고자 하는 측면에서도 일정한 한계가 있어 왔다.
한편, 터널링 전계효과 트랜지스터는 비휘발성 메모리 소자가 아닌 스위칭소자로서, 특히 문턱전압이하 기울기(Subthreshold Swing: SS)를 낮추어 저전력 고에너지 효율을 가지며 스위칭 특성(예컨대, ON/OFF 비)을 향상시킬 수 있는 스위칭소자로 개발되어 왔다.
그런데, 터널링 전계효과 트랜지스터는 기본적으로, 도 1과 같이, 통상의 MOSFET과 달리 채널영역(10) 양측으로 서로 반대 극성을 갖는 불순물로 소스(14)/드레인(12)을 형성하는 비대칭 구조를 갖는다.
예컨대, N 채널 TFET인 경우, 매몰산화막(1) 상의 P형 SOI 기판에 채널영역(10) 양측으로 소스(14)는 P+ 영역, 드레인(12)은 N+ 영역으로 형성된다. 여기서, P+ 영역은 P형 고농도 도핑층을, N+ 영역은 N형 고농도 도핑층을 각각 말하고, 고농도란 바디(채널영역)보다 높은 불순물 농도를 말한다(이하, 동일함).
상기와 같은 구조에서, 게이트 절연막(20) 상의 게이트(30)에 + 구동전압이 인가되고, 소스(14) 및 드레인(12)에 역바이어스 전압이 각각 인가하게 되면, 도 2와 같이, 채널영역(10)과 소스(14) 사이에 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링에 의한 구동전류(ION)가 흐르게 된다.
그러나, 상기와 같은 통상의 터널링 전계효과 트랜지스터는 게이트 전압에 의하여 채널영역에 균일하게 형성된 inversion 혹은 accumulation 막이 P+ 혹은 N+ 영역과 접촉하는 방식으로 터널링 접합이 형성되어 급격한 에너지 밴드 경사를 갖기 어려워, 기존 MOSFET의 구동전류에 비하여 낮은 전류값을 갖는 문제점이 있었다.
상기 문제점을 해결하기 위하여, 본 발명자는 도 3과 같은 구조를 갖는 터널링 전계효과 트랜지스터형 스위칭 소자를 제안하여, 한국 특허 제10-1108915호를 받았다.
도 3의 구조는 도 1과 같은 기존 터널링 전계효과 트랜지스터에서 게이트 절연막(20)의 일부를 고유전율막(40)으로 대체 형성함으로써, 게이트 전압이 증가하거나 감소함에 따라 고유전율막(40) 아래의 채널영역에 먼저 전기적으로 N+ 영역(inversion 막)이 유도되어 이온주입된 P+ 영역(14)과 급격한 에너지 밴드 경사를 갖는 터널링 접합이 형성되도록 한다. 그 결과, 높은 구동전류와 급격한 구동전류의 변화가 가능하게 함으로써, 저전력 고에너지 효율을 갖는 스위칭 소자를 구현할 수 있게 된다.
상기와 같은 저전력 고에너지 효율 특성을 갖는 터널링 전계효과 트랜지스터를 메모리 셀 소자로 이용하게 되면, 종래 MOSFET 구조의 비휘발성 메모리 소자가 가지고 있는 한계들을 충분히 극복할 수 있음에도, 아직 이러한 아이디어가 제안되지 않고 있다.
또한, 터널링 전계효과 트랜지스터가 메모리 셀 소자로 개발될 경우, 터널링 전계효과 트랜지스터의 기본 구조는, 도 1과 같이, 소스(14)/드레인(12)이 서로 다른 불순물로 형성되어 비대칭 구조를 가져야 하므로, 낸드 플래시나 노어 플래시 메모리 어레이로 형성할 때, 공정이 복잡하고 제조단가가 높은 문제점이 있다.
본 발명은 상기와 같은 종래 MOSFET 구조를 갖는 비휘발성 메모리 소자의 문제점을 해결하기 위하여, 터널링 전계효과 트랜지스터의 기본 구조를 채용하고 게이트 절연막의 일부를 전하 저장가능한 고유전율막으로 형성함으로써, 고유전율막에 전하의 저장 여부에 따라 비휘발성 메모리 소자로 동작하게 하는 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 비휘발성 메모리 소자는 반도체 기판에 채널영역을 사이에 두고 서로 반대 극성의 불순물로 비대칭적으로 형성된 N+ 영역과 P+ 영역; 상기 채널영역 상에 채널길이 방향으로 연속하여 형성된 게이트 절연막 및 전하저장층; 및 상기 게이트 절연막 및 상기 전하저장층 상에 형성된 게이트를 포함하여 구성되되, 상기 전하저장층은 상기 게이트 절연막보다 유전율이 큰 고유전율막으로 형성된 것을 특징으로 한다.
한편, 본 발명에 의한 비휘발성 메모리 소자의 제조방법은 반도체 기판에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계; 상기 게이트를 이용하며 상기 기판 전면에 서로 반대 극성을 갖는 불순물로 대칭되게 경사 이온주입하여 N+ 영역 및 P+ 영역을 형성하는 제 2 단계; 상기 게이트 절연막을 등방성으로 식각하여 상기 게이트의 일측 또는 양측 밑에 일정 깊이의 홈이 형성되도록 하여 채널영역의 상부 일부가 드러나게 하는 제 3 단계; 상기 게이트 절연막보다 유전율이 큰 고유전율 물질로 상기 홈을 채우며 상기 기판 전면에 증착하는 제 4 단계; 및 상기 고유전율 물질을 비등방성으로 식각하여 상기 게이트 밑의 홈에만 상기 고유전율 물질이 남아 있도록 하여 전하저장층을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 한다.
본 발명에 의한 비휘발성 메모리 소자는 소스/드레인을 서로 반대 극성을 갖도록 비대칭 구조로 형성하고, 게이트 절연막의 일부를 전하 저장가능한 고유전율막으로 형성함으로써, 종래 MOSFET 구조의 비휘발성 메모리 소자가 가지고 있던 셀 축소화의 한계를 극복하고, 저전력으로 구동할 수 있는 효과가 있다.
또한, 본 발명에 의한 비휘발성 메모리 소자의 제조방법은 게이트의 shadow 현상을 이용하여 서로 반대 극성을 갖는 불순물로 2번의 경사 이온주입으로 복수 개의 터널링 전계효과 트랜지스터형 비휘발성 메모리 소자를 형성할 수 있게 함으로써, 공정이 간단하고 그에 따른 제조단가를 획기적으로 낮출 수 있는 효과가 있다.
도 1은 종래 스위칭 소자로 터널링 전계효과 트랜지스터(N 채널 TFET)의 기본 구조를 보여주는 단면도이다.
도 2는 도 1의 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때 P+ 영역과 접한 채널영역 사이에 터널링 접합으로 터널링 전류(ON CURRENT: ION)가 발생됨을 보여주는 에너지 밴드도이다.
도 3은 도 1과 같은 종래 터널링 전계효과 트랜지스터에서 게이트 절연막(20)의 일부를 고유전율막(40)으로 대체 형성한 것을 보여주는 스위칭 소자의 단면도이다.
도 4 내지 도 16은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자의 구조를 보여주는 단면도이다.
도 17 내지 도 24는 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자의 제조방법을 보여주는 공정 단면도이다.
도 25는 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터(HG TFET)를 이용한 비휘발성 메모리 소자에서 고유전율막에 전하가 저장되지 않았을 경우 고유전율막이 형성된 위치에 에너지 밴드 구조가 변화되어 구동전류(리드전류)가 크게 됨을 보여주는 전기특성도이다.
도 26은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터(HG TFET)를 이용한 비휘발성 메모리 소자에서 고유전율막에 전하가 저장되었을 경우에는 마치 고유전율막이 없는 통상의 실리콘 산화막으로 게이트 절연막을 이루는 경우(SiO2-only TFET)와 동일하게 되어 고유전율막에 전하가 저장되었는지 유무를 확인할 수 있는 리드시 게이트에 인가할 수 있는 전압마진(100)을 보여주는 전기특성도이다.
도 2는 도 1의 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때 P+ 영역과 접한 채널영역 사이에 터널링 접합으로 터널링 전류(ON CURRENT: ION)가 발생됨을 보여주는 에너지 밴드도이다.
도 3은 도 1과 같은 종래 터널링 전계효과 트랜지스터에서 게이트 절연막(20)의 일부를 고유전율막(40)으로 대체 형성한 것을 보여주는 스위칭 소자의 단면도이다.
도 4 내지 도 16은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자의 구조를 보여주는 단면도이다.
도 17 내지 도 24는 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자의 제조방법을 보여주는 공정 단면도이다.
도 25는 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터(HG TFET)를 이용한 비휘발성 메모리 소자에서 고유전율막에 전하가 저장되지 않았을 경우 고유전율막이 형성된 위치에 에너지 밴드 구조가 변화되어 구동전류(리드전류)가 크게 됨을 보여주는 전기특성도이다.
도 26은 본 발명의 실시예에 따른 터널링 전계효과 트랜지스터(HG TFET)를 이용한 비휘발성 메모리 소자에서 고유전율막에 전하가 저장되었을 경우에는 마치 고유전율막이 없는 통상의 실리콘 산화막으로 게이트 절연막을 이루는 경우(SiO2-only TFET)와 동일하게 되어 고유전율막에 전하가 저장되었는지 유무를 확인할 수 있는 리드시 게이트에 인가할 수 있는 전압마진(100)을 보여주는 전기특성도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
[비휘발성 메모리 소자의 구조에 관한
실시예
]
우선, 본 발명에 의한 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자의 구조에 관한 실시예를 도 4 내지 도 16을 참조하며 설명한다.
본 발명에 의한 비휘발성 메모리 소자는, 도 4 내지 도 16에 공통적으로 도시된 바와 같이, 반도체 기판에 채널영역(10)을 사이에 두고 서로 반대 극성의 불순물로 비대칭적으로 형성된 N+ 영역(12)과 P+ 영역(14); 상기 채널영역(10) 상에 채널길이 방향으로 연속하여 형성된 게이트 절연막(20) 및 전하저장층(40); 및 상기 게이트 절연막(20) 및 상기 전하저장층(40) 상에 형성된 게이트(30)를 포함하여 구성되되, 상기 전하저장층(40)은 상기 게이트 절연막(20)보다 유전율(본 명세서에서는 유전상수인 비유전율을 단순히 유전율이라 표현함)이 큰 고유전율막으로 형성된 것을 특징으로 한다.
상기와 같이 구성됨으로써, 상기 전하저장층(40)인 고유전율막에 전하가 저장되지 않을 경우에는, 도 25(a)와 같이, 고유전율막이 위치한 채널영역(10)에서 에너지 밴드 구조가 변화되어, 도 25(b)에서 HG TFET와 같이, 게이트(30) 전압의 증가에 따라 전자 터널링 경로에서의 터널링 장벽 크기가 급격히 작아지게 되고, 그 결과, 도 26과 같이, 구동전류는 급격히 증가하게 된다. 이는 기존에 특허받은 한국 특허 제10-1108915호와 유사한 상황이다.
한편, 상기 전하저장층(40)인 고유전율막에 전하가 저장될 경우에는 상기 고유전율막의 하부에 대한 게이트의 평탄전압 혹은 문턱전압 값이 변화하게 된다. 일례로 고유전율막에 전자가 저장되게 되면 동일한 게이트 전압이 인가되어도 고유전율막의 하부 채널의 전압이 전자가 저장되지 않은 경우에 비하여 낮게 된다. 따라서 도 25(a)와 같은 에너지 밴드구조의 변화를 유발하지 않고, 그 결과, 도 26에서 마치 실리콘 산화막을 게이트 절연막으로 한 터널링 전계효과 트랜지스터(SiO2-only TFET)와 같이, 문턱전압이 이동한 상태에서 구동전류는 보다 완만하게 증가하게 된다. 정리하면 기존의 MOSFET 기반 메모리는 전하의 저장에 따라 문턱전압의 이동만 발생하였지만, 본 발명에서 제안하는 TFET 기반 메모리는 전하의 저장에 따라 문턱전압과 SS(Subthreshold Swing)의 변화가 발생하여 읽기 동작시 더욱 큰 센싱마진을 얻을 수 있으며 TFET의 특성상 초저전압 구동이 가능하게 된다.
상기와 같은 전기적 특성을 이용하여, 캐리어(전자나 홀)가 터널링이 일어나는 PN 접합 상부에 캐리어를 저장할 수 있는 전하저장층(40)을 이웃한 게이트 절연막(20)보다 유전율이 큰 고유전율막으로 형성하고, 상기 PN 접합의 공핍영역으로 터널링되는 캐리어를 상기 전하저장층(40)에 저장함으로써, 데이터를 기록하고, 도 26의 전압마진(100) 범위 내의 리드 전압을 게이트(30)에 인가하여 상기 전하저장층(40)에 캐리어가 저장되었는지 여부를 읽을 수 있으며, 게이트(30)와 바디(반도체 기판) 사이의 소정의 전압 인가로 상기 전하저장층(40)에 저장된 캐리어를 배출시킴으로써 지우기 동작을 하는 비휘발성 메모리 소자로 동작할 수 있게 된다.
상기 기술적 사상을 구체화한 실시예는 다양할 수 있으나, 이하에서는 첨부된 도 4 내지 도 16를 중심으로 살펴본다.
먼저, 도 4와 같이, 상기 채널영역(10)과 상기 전하저장층(40) 사이에는 터널링 절연막(22)이 더 형성될 수 있다. 이때, 상기 터널링 절연막(22)은 게이트 절연막(20)과 동일한 물질(예컨대, 실리콘 산화막)일 수 있다.
이렇게 상기 터널링 절연막(22)을 더 구비함으로써, 상기 전하저장층(40)에 저장된 캐리어를 보다 오랫동안 보유할 수 있어 비휘발성 메모리 소자의 data retention time을 보장할 수 있는 장점이 있게 된다.
그리고, 상기 게이트(30)와 상기 전하저장층(40) 사이에는, 도 5와 같이, 블로킹 절연막(24)을 더 형성하여, 전하저장층(40)에 저장된 캐리어가 게이트(30)로 빠져나가는 것도 차단하고, 역으로 게이트(30)에서 전하저장층(40)으로 유입되는 전하를 차단하도록 하는 것이 바람직하다.
도 6은 도 5의 구조에서 전하저장층(40)이 반대편 즉, N+ 영역(12) 쪽으로 형성된 예를 보여준다.
도 5는 P형 채널영역(10)에 N+ 반전층(inversion layer)으로 채널이 형성되어 N+ 반전층과 P+ 영역(14) 사이에 상기 PN 접합이 형성되는 것이라면, 도 6은 P형 채널영역(10)에 P+ 축적층(accumulation layer)으로 채널이 형성되어 N+ 영역(12)과 P+ 축적층 사이에 상기 PN 접합이 형성되어 동작되는 구조이다.
여기서, P형 채널영역(10)에 N+ 반전층 또는 P+ 축적층 형성 여부는 통상과 같이 게이트(30)에 인가되는 전압에 따라 결정된다.
도 7은 도 6과 같이 전하저장층(40)이 N+ 영역(12) 쪽에 형성되어 있으나, 채널영역(10a)은 N형이어서, N+ 영역(12)과 P+ 반전층으로 상기 PN 접합이 형성되어 동작되는 구조이다.
도 4 내지 도 7에서 상기 전하저장층(40)은 게이트 절연막(20)의 일단에 형성된 예를 보여주었으나, 도 8은 상기 전하저장층(40)이 게이트 절연막(20)의 양단에 형성될 수 있음을 보여준다.
도 8의 구조는 통상 스위칭 소자로의 터널링 전계효과 트랜지스터에서는 ambipolar 효과로 on/off 비를 떨어트리는 문제점을 야기하나, 본 실시예에서는 이를 적극 활용한 것으로 하나의 메모리 셀로 2 bit 동작이 가능한 장점이 있게 된다.
도 4 내지 도 8은 상기 반도체 기판으로 벌크 기판(예컨대, 벌크 실리콘 기판)에 구현된 예를 보여주었으나, 도 9 내지 도 11은 매몰산화막(1) 상의 SOI 기판에 구현된 예를 보여준다. 후자는 전자와 동일한 구조로 형성될 수 있으므로 이에 대한 설명은 생략한다.
도 12 내지 도 16은 상기 반도체 기판은 SOI 기판 또는 벌크 기판(예컨대, 벌크 실리콘 기판)으로 하고, 상기 게이트(30), 상기 게이트 절연막(20) 및 상기 전하저장층(40)은 상기 채널영역(10)을 사이에 두고 상하 또는 앞뒤로 형성된 더블게이트(double-gate) 구조로 형성될 수 있음을 보여준다.
여기서, 상기 더블게이트(double-gate)는 전기적으로 독립된 2개의 게이트를 말한다.
도 12 내지 도 16에서 상기 전하저장층(40)은, 도 12 내지 도 14와 같이, 상기 채널영역(10)을 사이에 두고 상하 또는 앞뒤로 대칭적으로 형성될 수도 있고, 도 15 및 도 16과 같이, 서로 엇갈리게 비대칭적으로 형성될 수도 있다.
도면에는 미첨부되었으나, 상기 게이트(30), 상기 게이트 절연막(20) 및 상기 전하저장층(40)은 상기 채널영역(10)의 삼면을 둘러싸며 형성된 트리플게이트(triple-gate) 구조 또는 상기 채널영역(10)의 전면을 둘러싸며 형성된 게이트올어라운드(Gate-All-Around: GAA) 구조일 수도 있다.
게이트올어라운드(Gate-All-Around: GAA) 구조의 단면은 도 12 내지 도 16와 같을 수 있다. 이때, 상하 게이트(30)는 상기 더블게이트(double-gate)와 달리 하나의 게이트로 형성된다.
상기 각 실시예에서 상기 전하저장층(40)은, 첨부된 도면에는 구체적으로 도시되지 않았으나, 상기 채널영역(10)에 형성되는 반전층 또는 축적층과 PN 접합을 이루는 상기 N+ 영역(12) 및/또는 상기 P+ 영역(14)의 일부와 겹치도록(overlap 되도록) 형성하는 것이 바람직하다.
이는 캐리어(전자나 홀)가 터널링이 일어나는 PN 접합 상부에 전하저장층(40)을 더욱 정확히 위치시킴으로써, 상기 PN 접합의 공핍영역으로 터널링된 캐리어를 보다 용이하게 전하저장층(40)으로 주입시키며 프로그램(기록) 동작을 할 수 있기 때문이다.
[비휘발성 메모리 소자의 제조방법에 관한
실시예
]
본 발명에 의한 비휘발성 메모리 소자의 제조방법에 관한 실시예를 도 17 내지 도 24를 참조하며 설명한다.
우선, 도 17과 같이, 반도체 기판(10)에 게이트 절연막(20)을 형성하고, 상기 게이트 절연막(20) 상에 게이트 물질을 증착하고 식각하여 게이트(30)를 형성한다(제 1 단계).
여기서, 상기 반도체 기판(10)은 SOI 기판일 수 있으나, 벌크 기판으로 도시하였다. 구체적으로 상기 반도체 기판(10)은 P형, N형 또는 진성 실리콘 기판일 수 있고, 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC), 탄소화합물 반도체가 이용될 수 있으며, 상기 게이트 절연막(20)은 실리콘 산화막, 게르마늄 산화막 혹은 금속 산화막일 수 있다. 그리고, 상기 게이트 물질은 금속은 물론 게이트 물질 증착과 동시 혹은 차후 공정에서 불순물이 주입될 반도체계 물질(예컨대, 폴리 실리콘, 비정질 실리콘 등) 혹은 그래핀 일 수 있다.
다음, 도 18 내지 도 20과 같이, 상기 게이트(30)를 이용하며 상기 기판 전면에 서로 반대 극성을 갖는 불순물로 대칭되게 경사 이온주입하여 N+ 영역(12) 및 P+ 영역(14)을 형성한다(제 2 단계).
여기서, 상기 경사 이온주입은 상기 게이트(30)의 높이와 이온 주입 각도에 따른 그림자(shadow) 현상을 이용하여, 도 20과 같이, 최소의 이온주입(예컨대 2번)으로 그리고 불필요한 이온주입 차단용 도핑 마스크를 형성할 필요없이 비대칭 N+ 영역(12) 및 P+ 영역(14)을 형성함이 바람직하다.
상기 N+ 영역(12) 및 P+ 영역(14)의 형성 순서는 도 18 및 도 19와 반대, 즉 P+ 영역(14)을 먼저 형성하고 N+ 영역(12)을 형성할 수 있으나, 불순물 이온주입 각도는 서로 대칭되고, 게이트(30)의 높이와 소자 간 이격 간격을 고려함이 바람직하다.
상기 경사 이온주입으로 소자의 채널 길이는 짧아질 수 있으나, 본 실시예에 의한 비휘발성 메모리 소자는 채널로 형성되는 반전층 또는 축적층과 N+ 영역(12) 또는 P+ 영역(14)의 PN 접합에 의한 터널링 현상에 의하여 동작되므로, MOSFET 구조를 갖는 통상의 메모리 소자에서 문제되는 단채널효과 등은 여기서는 문제될 여지가 없다. 참고로 도 20은 본 발명에 의한 TFET을 이용한 메모리를 NAND형으로 구동하기 위하여 TFET을 연쇄적으로 배치한 것이며 NOR형으로 구동하는데에도 아무런 문제가 존재하지 아니한다.
이어, 도 21과 같이, 상기 게이트 절연막(20)을 등방성으로 식각하여 상기 게이트(30)의 일측 또는 양측 밑에 일정 깊이의 홈이 형성되도록 하여 채널영역(10)의 상부 일부가 드러나게 한다(제 3 단계).
이후, 도 23과 같이, 바로 상기 게이트 절연막(20)보다 유전율이 큰 고유전율 물질(40)로 상기 홈을 채우며 상기 기판 전면에 증착하는 단계(제 4 단계)를 진행할 수 있으나, 도 22와 같이, 상기 제 3 단계와 상기 제 4 단계 사이에 상기 홈으로 드러난 상기 채널영역(10) 상에 터널링 절연막(22)을 형성하는 단계를 더 진행하는 것이 바람직하다.
이때, 상기 터널링 절연막(22) 형성시, 도 22와 같이, 상기 홈으로 드러난 상기 게이트(30)의 일측 또는 양측 하부에 블로킹 절연막(24)도 함께 형성될 수 있다.
상기 터널링 절연막(22) 및 상기 블로킹 절연막(24) 형성 공정은 일 예로 열 산화공정을 통하여 진행될 수 있다. 이때, 상기 게이트 물질이 금속일 경우에는 상기 터널링 절연막(22)만 상기 홈으로 드러난 상기 채널영역(10) 상에 형성되나(미도시), 상기 게이트 물질이 반도체계 물질일 경우에는, 도 22와 같이, 상기 터널링 절연막(22) 및 상기 블로킹 절연막(24)이 동시에 형성하게 된다.
마지막으로, 도 24와 같이, 상기 고유전율 물질을 비등방성으로 식각하여 상기 게이트(30) 밑의 홈에만 상기 고유전율 물질이 남아 있도록 하여 전하저장층(40)을 형성한다(제 5 단계).
기타 공정이나 각 단계의 미설명된 부분은 알려진 일반적인 메모리 공정이나 TFET 공정에 따르면 되므로, 더 이상의 설명은 생략한다.
1: 매몰산화막
10: 반도체기판, 채널영역
12: N+ 영역
14: P+ 영역
20: 게이트 절연막
22: 터널링 절연막
24: 블로킹 절연막
30: 게이트
40: 고유전율 물질, 전하저장층
10: 반도체기판, 채널영역
12: N+ 영역
14: P+ 영역
20: 게이트 절연막
22: 터널링 절연막
24: 블로킹 절연막
30: 게이트
40: 고유전율 물질, 전하저장층
Claims (16)
- 반도체 기판에 채널영역을 사이에 두고 서로 반대 극성의 불순물로 비대칭적으로 형성된 N+ 영역과 P+ 영역;
상기 채널영역 상에 채널길이 방향으로 연속하여 형성된 게이트 절연막 및 전하저장층; 및
상기 게이트 절연막 및 상기 전하저장층 상에 형성된 게이트를 포함하여 구성되되,
상기 전하저장층은 상기 게이트 절연막보다 유전율이 큰 고유전율막으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,
상기 채널영역과 상기 전하저장층 사이에는 터널링 절연막이 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서,
상기 게이트와 상기 전하저장층 사이에는 블로킹 절연막이 더 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전하저장층은 상기 게이트 절연막의 일단 또는 양단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,
상기 전하저장층은 상기 채널영역에 형성되는 반전층 또는 축적층과 PN 접합을 이루는 상기 N+ 영역 또는 상기 P+ 영역 쪽 일단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서,
상기 전하저장층은 상기 PN 접합에 의한 공핍영역 상에 위치하도록 상기 N+ 영역 또는 상기 P+ 영역의 일부와 겹치도록(overlap 되도록) 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,
상기 전하저장층은 상기 게이트 절연막의 양단에 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 7 항에 있어서,
상기 전하저장층은 상기 N+ 영역 및 상기 P+ 영역의 일부와 각각 겹치도록(overlap 되도록) 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,
상기 반도체 기판은 SOI 기판 또는 벌크 실리콘 기판이고,
상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역을 사이에 두고 상하 또는 앞뒤로 형성된 더블게이트(double-gate) 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 9 항에 있어서,
상기 전하저장층은 상기 채널영역을 사이에 두고 상하 또는 앞뒤로 대칭적으로 또는 엇갈리게 비대칭적으로 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,
상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역의 삼면을 둘러싸며 형성된 트리플게이트(triple-gate) 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 4 항에 있어서,
상기 게이트, 상기 게이트 절연막 및 상기 전하저장층은 상기 채널영역의 전면을 둘러싸며 형성된 게이트올어라운드(Gate-All-Around: GAA) 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 게이트를 형성하는 제 1 단계;
상기 게이트를 이용하며 상기 기판 전면에 서로 반대 극성을 갖는 불순물로 대칭되게 경사 이온주입하여 N+ 영역 및 P+ 영역을 형성하는 제 2 단계;
상기 게이트 절연막을 등방성으로 식각하여 상기 게이트의 일측 또는 양측 밑에 일정 깊이의 홈이 형성되도록 하여 채널영역의 상부 일부가 드러나게 하는 제 3 단계;
상기 게이트 절연막보다 유전율이 큰 고유전율 물질로 상기 홈을 채우며 상기 기판 전면에 증착하는 제 4 단계; 및
상기 고유전율 물질을 비등방성으로 식각하여 상기 게이트 밑의 홈에만 상기 고유전율 물질이 남아 있도록 하여 전하저장층을 형성하는 제 5 단계를 포함하여 구성된 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 13 항에 있어서,
상기 제 3 단계와 상기 제 4 단계 사이에 상기 홈으로 드러난 상기 채널영역 상에 터널링 절연막을 형성하는 단계를 더 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 14 항에 있어서,
상기 터널링 절연막 형성시 상기 홈으로 드러난 상기 게이트의 일측 또는 양측 하부에 블로킹 절연막도 함께 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
상기 경사 이온주입은 상기 게이트의 높이와 이온 주입 각도에 따른 그림자(shadow) 현상을 이용한 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130017413A KR101366742B1 (ko) | 2013-02-19 | 2013-02-19 | 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130017413A KR101366742B1 (ko) | 2013-02-19 | 2013-02-19 | 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101366742B1 true KR101366742B1 (ko) | 2014-02-25 |
Family
ID=50271831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130017413A KR101366742B1 (ko) | 2013-02-19 | 2013-02-19 | 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101366742B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101733432B1 (ko) | 2015-02-06 | 2017-05-25 | 서강대학교산학협력단 | 저전력 터널링 전계효과 트랜지스터 제조방법 |
| KR20200009848A (ko) * | 2018-07-20 | 2020-01-30 | 삼성전자주식회사 | 반도체 소자 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332636A (ja) | 2000-05-19 | 2001-11-30 | Nec Corp | 不揮発性メモリ素子の構造とその製造方法 |
| KR20040082018A (ko) * | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 노치 게이트를 이용한 로컬 ｓｏｎｏｓ 구조를 가지는플래시 메모리 및 그 제조방법 |
| KR20050108040A (ko) * | 2004-05-11 | 2005-11-16 | 삼성전자주식회사 | 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법 |
| KR20110024328A (ko) * | 2009-09-02 | 2011-03-09 | 서강대학교산학협력단 | 고유전율막을 갖는 터널링 전계효과 트랜지스터 |
-
2013
- 2013-02-19 KR KR1020130017413A patent/KR101366742B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332636A (ja) | 2000-05-19 | 2001-11-30 | Nec Corp | 不揮発性メモリ素子の構造とその製造方法 |
| KR20040082018A (ko) * | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 노치 게이트를 이용한 로컬 ｓｏｎｏｓ 구조를 가지는플래시 메모리 및 그 제조방법 |
| KR20050108040A (ko) * | 2004-05-11 | 2005-11-16 | 삼성전자주식회사 | 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법 |
| KR20110024328A (ko) * | 2009-09-02 | 2011-03-09 | 서강대학교산학협력단 | 고유전율막을 갖는 터널링 전계효과 트랜지스터 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101733432B1 (ko) | 2015-02-06 | 2017-05-25 | 서강대학교산학협력단 | 저전력 터널링 전계효과 트랜지스터 제조방법 |
| KR20200009848A (ko) * | 2018-07-20 | 2020-01-30 | 삼성전자주식회사 | 반도체 소자 |
| KR102472571B1 (ko) | 2018-07-20 | 2022-12-01 | 삼성전자주식회사 | 반도체 소자 |
| US11588054B2 (en) | 2018-07-20 | 2023-02-21 | Samsung Electronics Co., Ltd. | Semiconductor device |
| US11978805B2 (en) | 2018-07-20 | 2024-05-07 | Samsung Electronics Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100906527B1 (ko) | 반도체 장치 | |
| KR100979906B1 (ko) | 고집적 플래시 메모리 셀 스택, 셀 스택 스트링 및 그 제조방법 | |
| JP4601287B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100680291B1 (ko) | Ｈ자형 이중 게이트 구조를 갖는 다중비트 비휘발성 메모리소자와 이의 제조 방법 및 다중비트 동작을 위한 동작방법 | |
| US8466505B2 (en) | Multi-level flash memory cell capable of fast programming | |
| KR100630746B1 (ko) | 멀티-비트 및 멀티-레벨 비휘발성 메모리 소자 및 그 동작및 제조 방법 | |
| WO2011162725A1 (en) | Nanowire transistor and method for manufacturing a nanowire transistor | |
| JP2004047936A (ja) | 半導体記憶装置 | |
| KR100745766B1 (ko) | 네 개의 스토리지 노드막을 구비하는 비휘발성 메모리 소자및 그 동작 방법 | |
| US8750037B2 (en) | Non-volatile memory utilizing impact ionization and tunnelling and method of manufacturing thereof | |
| JP2011146612A (ja) | 半導体記憶装置 | |
| WO2004034474A1 (ja) | 半導体記憶装置 | |
| US8779503B2 (en) | Nonvolatile semiconductor memory | |
| JP2005268808A (ja) | メモリ素子およびその製造方法 | |
| US20090230461A1 (en) | Cell device and cell string for high density NAND flash memory | |
| US8044455B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2005142354A (ja) | 不揮発性半導体記憶装置及びその駆動方法及びその製造方法 | |
| KR100618877B1 (ko) | 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법 | |
| KR101366742B1 (ko) | 터널링 전계효과 트랜지스터를 이용한 비휘발성 메모리 소자 및 그 제조방법 | |
| CN105470258B (zh) | SONOS B4-flash存储器 | |
| CN107230677A (zh) | 一种nand闪存的数据单元阵列结构及其制造方法 | |
| TWI556412B (zh) | 記憶元件及其製造方法 | |
| KR100973827B1 (ko) | 고집적 플래시 메모리 셀 소자, 셀 스트링 및 그 제조 방법 | |
| CN112820732A (zh) | 半导体器件 | |
| JP2007103764A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170217 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180206 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |