JP2001332636A

JP2001332636A - 不揮発性メモリ素子の構造とその製造方法

Info

Publication number: JP2001332636A
Application number: JP2000148793A
Authority: JP
Inventors: Mitsuhiro Togo; 光洋東郷
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-05-19
Filing date: 2000-05-19
Publication date: 2001-11-30

Abstract

(57)【要約】【課題】高信頼性かつ微細な不揮発性メモリ素子を提
供することにある。【解決手段】ゲート絶縁膜にナノサイズのＳｉやＧｅ
等を有する電界効果トランジスタという構成に対し、ソ
ース領域をｎ型不純物層、ウェルをｐ型不純物層、ドレ
イン領域をｐ型不純物層という基本構成に基づき、書き
込みおよびデバイス動作時、高電界のチャネル領域が存
在しないため、ゲート絶縁膜に均一に書き込みが行え、
高信頼かつ効率良い書き込みが行えるという効果を奏す
る。また、パンチスルー現象がなく、より微細なメモリ
素子を実現した不揮発性メモリ素子が提供される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の構造
およびその製造方法に関し、特に電界効果トランジスタ
の構造、不揮発性メモリ素子の構造とその製造方法に関
する。

【０００２】

【従来の技術】ＦＬＡＳＨメモリ等の不揮発性半導体メ
モリ素子では、メモリ素子を小さくして集積度を上げる
こと、および動作電圧を小さくし、消費電力を減らすこ
とが重要な要素の一つとなっている。

【０００３】この目的のために、図７に示すように、電
界効果トランジスタのゲート絶縁膜内にナノサイズのシ
リコン（Ｓｉ）やゲルマニウム（Ｇｅ）を導入したメモ
リ素子が、ＩＥＤＭ（International Electron Device
Meeting）９８のｐｐ．１１５−１１８や、特開平９−
１１６１０６号公報にて提案されている。

【０００４】図７によれば、この電界効果型トランジス
タは、ＳＯＩ（Silicon On Insulator）等の基板となる
埋め込み酸化膜５７上にシリコン、シリコン・ゲルマニ
ウム、ゲルマニウム、炭化ケイ素、ガリウムヒ素、ヒ化
インジウム等の半導体層のウェル（ｐ⁺型シリコン）６
０が形成され、また、メモリ素子としての電界効果型ト
ランジスタの素子分離酸化膜５６を形成し、半導体層の
ウェル（ｐ⁺型シリコン）６０上全面にナノクリスタル
を有するゲート絶縁膜（ナノサイズＧｅを含むＳｉ
Ｏ₂）６１を形成し、ゲート電極（ｎ＋型シリコン）５
４を形成し、さらにサイドウォール５５を形成して後、
イオン注入等によってソース領域（ｎ＋型シリコン）５
８、ドレイン領域（ｎ＋型シリコン）５９が形成され
る。

【０００５】この技術は、ゲート絶縁膜内にメモリ素子
を導入するため微細化に有利である。また、メモリとし
ての動作機構は、クーロンブロッケイド（クーロン遮
断）現象を用い、シリコン基板からゲート絶縁膜内のナ
ノサイズのＳｉやＧｅへ電子注入を行う。そのため、室
温において、安定した動作、低電圧動作が可能であり、
微細かつ低消費電力の不揮発性メモリ素子として、一応
の効果を奏している。またメモリとしての動作機構に、
クーロンブロッケイド現象を用いず、従来のＦＬＡＳＨ
メモリと同様のメモリ動作機構を用いた場合において
も、保持特性で優れた特性を示す。従来のＦＬＡＳＨメ
モリは、浮遊ゲート電極中に電荷を均一に蓄えるため、
トンネル酸化膜にリーク電流を生じやすい場所が、一箇
所あると、全ての電荷がリークしてしまう。

【０００６】一方、ゲート絶縁膜内にメモリ素子を導入
した場合、電荷がナノサイズのＳｉへ別々に保持される
ため、リーク電流を生じやすい場所が一箇所あったとし
ても、全ての電荷がリークすることがないので、破損す
ることもない。なお、ＬＳＩを高性能化する他の技術と
して、ゲート電極の抵抗を小さくするためにタングステ
ン（Ｗ）やＴｉＮ等の金属を用いることが重要な要素の
一つとなっている。

【０００７】

【発明が解決しようとする課題】しかしながら、メモリ
素子として、このゲート電極内にナノサイズのＳｉやＧ
ｅを導入した電界効果トランジスタを用いた場合の書き
込みは、ゲート電圧およびドレイン電圧に正電圧を印加
し、ウェル側から電子注入で行うため、ドレイン領域近
傍に書き込みが集中し、効率良くしきい値変更ができな
い（図９）。図９によれば、埋め込み酸化膜７２上に素
子分離酸化膜７１の領域に囲まれたｐ＋型シリコンのウ
ェル７５を形成し、ゲート絶縁膜７６を積層した後、ｎ
＋型ポリシリコンのゲート電極６９を形成し、サイドウ
ォール７０を形成し、その後、ｐ＋型シリコンのドレイ
ン領域７４、ｎ＋型シリコンのソース領域７３とからな
る電界効果型トランジスタであって、書き込み時の状態
では、電子が注入されていないナノサイズのＧｅ，Ｓｉ
等７８と、電子が注入されたナノサイズのＧｅ，Ｓｉ等
７７とがあり、電子の注入によってｐ＋型シリコンのウ
ェル７５に反転層８０が形成される。したがって、ウェ
ル７５側からゲート電極及びソース領域７３に書き込み
用の電子が集中してしまう。

【０００８】また、デバイスとして動作する時、ホット
キャリアによるドレイン端近傍での劣化が顕著になり信
頼性が低くなる。これらの傾向は、従来のＦＬＡＳＨメ
モリが、浮遊ゲート電極中に、均一に電荷を蓄えるのに
対し、ゲート絶縁膜内にメモリ素子を導入した場合は、
ナノサイズのＳｉへ別々に電荷が保持されて、電荷分布
の均一化がされないため、顕著に現れる。

【０００９】ＬＳＩを高性能化するためにゲート電極に
メタル電極を用いた場合、タングステン（Ｗ）やＴｉＮ
等の金属の仕事関数を大きく変えることが出来ないた
め、シリコン基板中の不純物濃度を変える方法のみで
は、ＣＭＯＳＦＥＴのしきい値を最適化することが難し
いという問題がある。

【００１０】本発明の主な目的の一つは、高信頼かつ効
率良い書き込みが行える不揮発性メモリ素子を提供する
ことにある。

【００１１】また、本発明の他の目的の一つは、メモリ
素子として書き込み時およびデバイス動作時、高電界と
なるチャネル領域を存在させず、ゲート絶縁膜に均一に
書き込みが行え、高信頼かつ効率良い書き込みが行える
ことにある。また、パンチスルー現象がなく、より微細
なメモリ素子を実現することにある。

【００１２】また、本発明における他の目的の一つは、
メタルゲート電極を有する電界効果トランジスタのしき
い値を制御することにある。

【００１３】

【課題を解決するための手段】本発明による不揮発性メ
モリ素子は、ゲート絶縁膜にナノサイズのＳｉやＧｅ等
を有する電界効果トランジスタという構成に対し、ソー
ス領域をｎ型不純物層、ウェルをｐ型不純物層、ドレイ
ン領域をｐ型不純物層で構成したことを特徴としてい
る。

【００１４】また、本発明は、ゲート電極下のゲート絶
縁膜内に電荷を保持する構造を有する電界効果トランジ
スタを有する不揮発性メモリ素子において、ソース領域
をｎ型不純物層、ウェルをｐ型不純物層、ドレイン領域
をｐ型不純物層で構成することを特徴とする。

【００１５】また、本発明は、ゲート電極下のゲート絶
縁膜内に電荷を保持する構造を有する電界効果トランジ
スタを有する不揮発性メモリ素子において、ソース領域
をｐ型不純物層、ウェルをｎ型不純物層、ドレイン領域
をｎ型不純物層で構成することを特徴とする。

【００１６】また、本発明による不揮発性メモリ素子の
製造方法は、素子領域にイオン注入を行い、ｐ型のウェ
ルを形成する工程と、ナノサイズのシリコンやゲルマニ
ウムを有するゲート絶縁膜を形成する工程と、ポリシリ
コンを全面に堆積し、イオン注入によりｎ⁺型のポリシ
リコンゲート電極を形成する工程と、全面に絶縁膜を形
成した後、ゲート電極の加工およびゲート電極のサイド
ウォールを形成する工程と、フォトレジストを用いたイ
オン注入によりｐ⁺型のドレイン領域を形成する工程
と、フォトレジストを用いたイオン注入によりｎ⁺型の
ソース領域を形成する工程を有することを特徴とする。

【００１７】また、本発明による不揮発性メモリ素子の
製造方法は、素子領域にイオン注入を行い、ｎ型のウェ
ルを形成する工程と、ナノサイズのシリコンやゲルマニ
ウムを有するゲート絶縁膜を形成する工程と、ポリシリ
コンを全面に堆積し、イオン注入によりｐ⁺型のポリシ
リコンゲート電極を形成する工程と、全面に絶縁膜を形
成した後、ゲート電極の加工およびゲート電極のサイド
ウォールを形成する工程と、フォトレジストを用いたイ
オン注入によりｎ⁺型のドレイン領域を形成する工程
と、フォトレジストを用いたイオン注入によりｐ⁺型の
ソース領域を形成する工程を有することを特徴とする。

【００１８】また、本発明は、メタルゲート電極を有す
る電界効果トランジスタの構造において、前記メタルゲ
ート電極下のゲート絶縁膜内に電荷を保持する構造を有
し、該ゲート絶縁膜中の保持電荷量を変えることにより
電界効果トランジスタのしきい値を制御することを特徴
とする。

【００１９】上述した特徴を有するために、書き込み
時、従来法のようにチャネル領域にピンチオフ領域（高
電界領域）が存在しないため、ゲート絶縁膜に均一に書
き込みが行える。その結果、効率良い書き込みが行える
という効果を奏する。更に、デバイス動作時、ドレイン
端近傍に高電界領域が存在しないため、ゲート絶縁膜へ
のホットキャリア注入が生じにくく、高信頼な動作が得
られる。

【００２０】また、デバイス動作時は、表面接合トンネ
ル素子の原理を用いることで、本発明では、ソース領
域、ウェル、ドレイン領域間の不純物の接合を一つで構
成するため、パンチスルー現象がなく、微細なメモリ素
子を形成できるという効果も奏する。

【００２１】

【発明の実施の形態】本発明の上記および他の目的、特
徴および利点を明確にすべく、添付した図面を参照しな
がら、本発明の実施の形態を以下に詳述する。

【００２２】［第１の実施形態］図１を参照すると、本
発明の第１の実施形態としての不揮発性メモリ素子の断
面図が示されている。

【００２３】ゲート絶縁膜へナノサイズのＳｉやＧｅ等
９を導入し、電界効果トランジスタのソース領域をｎ型
不純物層５、ウェルをｐ型不純物層７、ドレインをｐ型
不純物層６で構成する。

【００２４】また、全体の構成を詳述すると、ゲート電
極（ｎ⁺型ポリシリコン）１と、ゲート電極（ｎ⁺型ポリ
シリコン）１の側面に形成したサイドウォール２と、各
メモリ素子間を分離する素子分離酸化膜３と、基板とし
ての埋め込み酸化膜４と、ソース電極（ｎ⁺型シリコ
ン）５と、ドレイン電極（ｐ⁺型シリコン）６と、ソー
ス電極５とドレイン電極６とを形成するウェル（ｐ⁺型
シリコン）７と、半導体層上に形成したゲート絶縁膜８
と、ゲート絶縁膜８とゲート電極１との間に形成したナ
ノサイズのＧｅ，Ｓｉ等９とから構成される。

【００２５】本発明のデバイス動作は、表面接合トンネ
ル素子の原理を用いる。本実施形態では、ソース領域
５、ウェル７、ドレイン領域６間の不純物の接合を一つ
で構成するため、パンチスルー現象がなく、微細なメモ
リ素子を形成できる。

【００２６】本発明によるメモリ素子の電界効果型トラ
ンジスタを用いた場合の書き込みは、ゲート電圧および
ドレイン電圧に正電圧を印加し、シリコン基板側から電
子を注入する。この時、従来法のようにチャネル領域に
ピンチオフ領域（高電界領域）が存在しないため、ゲー
ト絶縁膜８に均一に書き込みが行える（図２）。

【００２７】図２によれば、埋め込み酸化膜４８の基板
上にメモリ素子毎に分離する素子分離酸化膜４７を形成
し、その素子分離酸化膜４７内にｐ⁺シリコンのウェル
５１を堆積し、ウェル５１上にゲート絶縁膜５２を積層
し、ｎ⁺ポリシリコンのゲート電極４５を積層する。そ
の後、マスクエッチングによりゲート電極４５の領域を
形成して、熱酸化によってサイドウォール４６をゲート
電極４５の周囲に形成する。その後、フォトレジストで
マスクしてｎ⁺シリコンのソース領域４９をイオン注入
法で形成し、更に、フォトレジストでマスクしてｐ⁺シ
リコンのドレイン領域５０をイオン注入法で形成した電
界効果型トランジスタである。

【００２８】この電界効果型トランジスタへの書き込み
時、シリコン基板の埋め込み酸化膜４８側を基準電位点
のグランドとして、ゲート電極４５のゲート電圧および
ドレイン領域５０のドレイン電圧を正電圧として、電子
を注入する場合、ドレイン−ソース間の電子チャネルが
形成されると共に、局部的な電子流通経路を形成せず
に、ゲート電極４５への電子吸引は均等に行われ、ゲー
ト絶縁膜５２への書き込みが確実に行われる。

【００２９】この結果、効率良い書き込みが行えるとい
う効果を奏する。更に、デバイス動作時、ドレイン領域
６端近傍に、高電界領域が存在しないため、ゲート絶縁
膜８へのホットキャリア注入が生じにくく、高信頼な動
作が得られる。

【００３０】本実施形態は、ゲート絶縁膜８内に電荷を
注入する電圧条件よりゲート電極１下に形成した反転層
内の電荷をドレイン領域６へトンネルする電圧条件が小
さい設計が可能な不揮発性メモリ素子で構造する。

【００３１】［第２の実施形態］本発明の第２の実施形
態として、図１を参照しつつ、具体的な構造について、
室温でクーロンブロッケイド（クーロン遮断）現象を用
いたメモリ素子として動作する場合を、次に挙げる。

【００３２】ゲート絶縁膜８の構造を、ナノサイズＳｉ
９とＳｉ基板のウェル（ｐ⁺型シリコン）７と間に位置
するトンネル酸化膜厚１．５ｎｍ以上、ナノサイズのＳ
ｉやＧｅ９の直径１０ｎｍ以下、ナノサイズＳｉ９とゲ
ート電極１間に位置する不図示のコントロール酸化膜厚
３ｎｍ以上、ウェル７のｐ型不純物濃度４×１０¹⁷ｃｍ
^-3、ゲート電極１とソース領域５のｎ型不純物濃度１×
１０²¹ｃｍ^-3、ドレイン領域６のｐ型不純物濃度１×１
０²¹ｃｍ^-3、とすることにより、ゲート電極１へ１．８
Ｖ、ドレイン領域６と接続したドレイン電極へ０．１Ｖ
を印加して書き込みを行い、ゲート電極１へ１Ｖ、ドレ
イン電極へ０．２Ｖを印加してデバイス動作を行う。

【００３３】また、メモリとしての動作機構に、クーロ
ンブロッケイド現象を用いず、従来のＦＬＡＳＨメモリ
と同様のメモリ動作機構を用いた場合、トンネル酸化膜
厚３ｎｍ以上、ナノサイズのＳｉやＧｅ９の直径３０ｎ
ｍ以下、ナノサイズＳｉ９とゲート電極１間に位置する
コントロール酸化膜厚３ｎｍ以上、ウェルのｐ型不純物
濃度４×１０¹⁷ｃｍ^-3、ゲート電極１とソース領域５の
ｎ型不純物濃度１×１０²¹ｃｍ^-3、ドレイン領域６のｐ
型不純物濃度１×１０²¹ｃｍ^-3、とすることにより、書
き込み時、ゲート電極１へ５Ｖ、ドレイン電極へ０．１
Ｖ印加し、動作時、ゲート電極へ１Ｖ、ドレイン電極へ
１Ｖ印加する。

【００３４】ナノサイズのシリコンやゲルマニウムを有
するゲート絶縁膜８の代わりに、トラップ準位を有する
ゲート絶縁膜を用いて、ゲート絶縁膜内に電荷を保持す
る場合においても、本発明の構造は同様の効果がある
（図３）。

【００３５】図３によれば、埋め込み酸化膜８４の基板
上にメモリ素子毎に分離する素子分離酸化膜８３を形成
し、その素子分離酸化膜８３内にｐ⁺シリコンのウェル
８８を堆積し、ウェル８８上にゲート絶縁膜８８を積層
し、ｎ⁺ポリシリコンのゲート電極８１を積層する。そ
の後、マスクエッチングによりゲート電極８１の領域を
形成して、熱酸化によってサイドウォール８２をゲート
電極８１の周囲に形成する。その後、フォトレジストで
マスクしてｎ⁺シリコンのソース領域８５をイオン注入
法で形成し、更に、フォトレジストでマスクしてｐ⁺シ
リコンのドレイン領域８６をイオン注入法で形成する。
この電界効果トランジスタの構成である、ソース領域を
ｎ型不純物層、ウェルをｐ型不純物層、ドレイン領域を
ｐ型不純物層という基本構成に基づき、書き込み時およ
びデバイス動作時、高電界となるチャネル領域が存在し
ないので、ゲート絶縁膜に均一に書き込みが行え、高信
頼かつ効率良い書き込みが行える。

【００３６】［第３の実施形態］本発明の第３の実施形
態として、不揮発性メモリ素子は、図４（ａ）〜（ｇ）
に示す方法によって製造される。

【００３７】まず、ＳＯＩ等の絶縁基板としての埋め込
み酸化膜１２上に真性のシリコン１１を形成すると共
に、素子間の分離を行う素子分離酸化膜１０を形成する
（図４（ａ））。

【００３８】つぎに、真性のシリコン１１の素子領域に
不純物のイオン注入を行い、ｐ型のウェル１３を形成す
る（図４（ｂ））。次に、ナノサイズのクリスタルＳｉ
やＧｅを有するゲート絶縁膜１５を形成した後、ポリシ
リコンを全面に堆積し、イオン注入によりｎ⁺型のポリ
シリコンゲート電極１４を形成する（図４（ｃ））。更
に全面にシリコン酸化膜或いはシリコン窒化膜からなる
絶縁膜１６を形成した後（図４（ｄ））、フォトレジス
トを施しエッチング等でゲート電極１４の加工、および
プラズマ照射によりゲート電極１４のサイドウォール１
７を形成する（図４（ｅ））。次に、フォトレジスト１
８を用いてドレイン領域１９のみに、不純物のイオン注
入によりｐ＋型不純物層を形成する（図４（ｆ））。同
様にフォトレジスト２０を用いてイオン注入によりｎ＋
型のソース領域２１を形成する（図４（ｇ））。

【００３９】前記製造方法のゲート電極１４の加工にお
いて、ポリシリコンゲート電極１４をドライエッチング
により形成した後、ゲート電極１４直下のみにナノサイ
ズのＳｉやＧｅを有するゲート絶縁膜１５が配置される
ように、ウェットエッチングを行うことにより、より安
定なデバイス特性が得られる。その後サイドウォール１
７を形成する。

【００４０】本実施形態による方法では、絶縁膜１６が
ゲート電極１４上に存在すること、更にサイドウォール
１７がソース領域２１とゲート電極１４、ゲート電極１
４とドレイン領域１９の間に位置することにより、ゲー
ト電極１４、ソース領域２１、ドレイン領域１９の不純
物層を形成するイオン注入の際、不純物同士が影響しな
い為のマージンを十分得ることができるという利点も得
られる。

【００４１】［第４の実施形態］本発明の第４の実施形
態として、具体的な構成を図４の符号で説明すれば、ウ
ェル１３のｐ型不純物濃度４×１０¹⁷ｃｍ^-3、ゲート電
極１４とソース領域２１のｎ型不純物濃度１Ｅ２１ｃｍ
−３、ドレイン領域１９のｐ型不純物濃度１×１０²¹ｃ
ｍ^-3、絶縁膜１６膜厚２００ｎｍのシリコン酸化膜また
はシリコン窒化膜、ゲート電極１５の長さ０．０５μ
ｍ、サイドウォール幅０．０５μｍで形成する方法があ
げられる。この場合、ソース領域２１とドレイン領域１
９へのイオン注入時、絶縁膜１６がゲート電極１４へ不
純物が導入されることを防ぐ。また、ソース領域２１へ
のイオン注入時、フォトレジスト２０の位置精度は、サ
イドウォール幅０．０５μｍの２倍とゲート長０．０５
μｍの合計０．１５μｍをマージンとすることができる
ため、安定したデバイス形成を行うことができる。

【００４２】上記実施形態において、ゲート電極１、１
４はタングステン（Ｗ）／ポリシリコンの積層構造によ
るポリメタル電極２２（図５（ａ））や、タングステン
（Ｗ）を用いたメタル電極３０（図５（ｂ））としても
よい。

【００４３】図５（ａ）によれば、埋め込み酸化膜２５
の基板上にメモリ素子毎に分離する素子分離酸化膜２４
を形成し、その素子分離酸化膜２４内にｐ⁺シリコンの
ウェル２８を堆積し、ウェル２８上にゲート絶縁膜２９
を積層し、タングステン（Ｗ）のｎ⁺ポリシリコンによ
るポリメタル電極としてゲート電極２２を積層する。そ
の後、マスクエッチングによりゲート電極２２の領域を
形成して、熱酸化によってサイドウォール２３をゲート
電極２２の周囲に形成する。その後、フォトレジストで
マスクしてｎ⁺シリコンのソース領域２６をイオン注入
法で形成し、更に、フォトレジストでマスクしてｐ⁺シ
リコンのドレイン領域２７をイオン注入法で形成してい
る。

【００４４】また、図５（ｂ）によれば、埋め込み酸化
膜３３の基板上にメモリ素子毎に分離する素子分離酸化
膜３２を形成し、その素子分離酸化膜３２内にｐ⁺シリ
コンのウェル３６を堆積し、ウェル３６上にゲート絶縁
膜３７を積層し、タングステン（Ｗ）や窒化チタンＴｉ
Ｎを用いたｎ⁺ポリシリコンのメタル電極のゲート電極
３７を積層する。その後、マスクエッチングによりゲー
ト電極３０の領域を形成して、熱酸化によってサイドウ
ォール３１をゲート電極３０の周囲に形成する。その
後、フォトレジストでマスクしてｎ⁺シリコンのソース
領域３４をイオン注入法で形成し、更に、フォトレジス
トでマスクしてｐ⁺シリコンのドレイン領域３５をイオ
ン注入法で形成している。

【００４５】この場合、タングステン（Ｗ）を用いたメ
タル部分が前記絶縁膜（図４の１６）と同じ作用をする
ため、ゲート電極１、１４、ソース領域２１、ドレイン
領域１９の不純物層を形成する際のマージンを大きくす
るという利点も得られる。

【００４６】ここで、メタルゲート電極３０を用いた場
合、タングステン（Ｗ）やＴｉＮ等の金属の仕事関数を
大きく変えることが出来ないため、シリコン基板中の不
純物濃度を変える方法のみでは、ＣＭＯＳＦＥＴのしき
い値を最適化することが難しいという問題がある。本発
明の構造をとることにより、ゲート絶縁膜３７中の保持
電荷量を変えて、しきい値を制御することができ、メタ
ルゲート電極３０を有するスイッチングデバイスを形成
することができる。

【００４７】さらに、本発明のデバイス構造およびその
製造方法は、従来の電界効果トランジスタ形成と整合し
ており、従来の電界効果トランジスタと混載することが
できる。

【００４８】また、各実施形態では、本発明をｎ型不揮
発性メモリ素子として適応したが、ｐ型不揮発性メモリ
素子についても適応することができる。その際は、前記
実施形態において不純物の極性を全て逆にした構造とな
る。例えば、図５におけるソース領域のｎ型導電型に対
して、ドレイン領域とウェル、ゲート電極とをｐ型の同
一の導電型の例を示したが、逆に、ソース領域のｐ型導
電型に対して、ドレイン領域とウェル、ゲート電極とを
ｎ型の同一の導電型としても、ホールをキャリアとして
同様な作用によって、同様な効果を奏し得る。

【００４９】本実施形態のナノサイズのＳｉやＧｅ等を
含むゲート絶縁膜の形成方法を図８に示す。埋め込み酸
化膜６３の基板上にｐ＋型シリコンのウェル６４を形成
後、素子分離酸化膜６２を生成する。そして、トンネル
ゲート酸化膜６５の形成後（図８（ａ））、ナノサイズ
のＳｉやＧｅ等（６６）をＣＶＤ（Chemical Vapor Dep
osition：化学的気相法）法により堆積する（図８
（ｂ））。更に熱酸化を行い、ゲート酸化膜６７を形成
し、ゲート酸化膜６７中に、ナノサイズのＳｉやＧｅ等
（６８）を形成する（図８（ｃ））。

【００５０】なお、本発明は上記各実施形態に限定され
ず、本発明の技術思想の範囲内において、各実施形態は
適宜変更され得ることは明らかである。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
ゲート絶縁膜にナノサイズのＳｉやＧｅ等を有する電界
効果トランジスタという構成に対し、ソース領域をｎ型
不純物層、ウェルをｐ型不純物層、ドレイン領域をｐ型
不純物層という基本構成に基づき、書き込み時およびデ
バイス動作時、高電界となるチャネル領域が存在しない
ため、ゲート絶縁膜に均一に書き込みが行え、高信頼か
つ効率良い書き込みが行えるという効果を奏する。ま
た、パンチスルー現象がなく、より微細なメモリ素子を
実現した不揮発性メモリ素子が提供される。

【図面の簡単な説明】

【図１】本発明によるナノ構造素子の構造断面図であ
る。

【図２】本発明による不揮発性メモリ素子の書き込み時
の状態図である。

【図３】本発明によるゲート絶縁膜中にメモリ素子を有
する構造である。

【図４】本発明による不揮発性メモリ素子を（ａ）〜
（ｇ）のステップ毎の製造方法よる断面図である。

【図５】本発明による不揮発性メモリ素子の（ａ），
（ｂ）の態様による断面構造図である。

【図６】従来法による不揮発性メモリ素子の断面構造図
である。

【図７】従来法によるナノサイズのＳｉやＧｅを含むゲ
ート酸化膜を（ａ）〜（ｃ）のステップ毎の製造方法に
おける断面図である。

【図８】従来法による不揮発性メモリ素子の書き込み時
の状態図である。

【符号の説明】

１、１４、２２、３０、４５、５４、６９ゲート電極８ゲート絶縁膜（シリコン酸化膜）９ナノサイズのＳｉ、Ｇｅ１５、２９、３７、６１ナノサイズのＳｉやＧｅを有
するゲート絶縁膜（シリコン酸化膜）１６絶縁膜（シリコン酸化膜、シリコン窒化膜）５、２１、２６、３４、４９、５８、７３ソース領域
（ｎ＋型不純物層）７、１３、２８、３６、５１、６０、７５ウェル（ｐ
−型不純物層）６、１９、２７、３５、５０、５９、７４ドレイン領
域（ｐ＋型不純物層）４１アモルファスシリコン４２ＨＳＧ（ナノサイズのＳｉ、Ｇｅ）４３、５２、６５、６７、７６シリコン酸化膜４４、６８シリコン酸化膜中のナノサイズＳｉ、Ｇｅ５３、７７電子が注入されたナノサイズのＳｉ、Ｇｅ６６ナノサイズのＳｉ、Ｇｅ７７電子が注入されたナノサイズのＳｉ、Ｇｅ７８電子が注入されてないナノサイズのＳｉ、Ｇｅ８８ゲート絶縁膜（シリコン酸化膜、シリコン窒化
膜）８９トラップ準位

フロントページの続きＦターム(参考） 5F001 AA19 AB02 AC02 AD13 AD18 AD51 AD52 AD60 AD61 AD70 AE02 AE03 AE08 AF05 AF07 AG12 5F083 EP17 EP22 EP62 ER03 ER09 FZ10 GA09 GA21 HA02 JA39 JA40 NA01 PR36 5F101 BA54 BB02 BC02 BD03 BD09 BD30 BD32 BD33 BD35 BD36 BE02 BE05 BE07 BF01 BF03 BH09

Claims

【特許請求の範囲】

【請求項１】ゲート電極下のゲート絶縁膜内に電荷を
保持する構造を有する電界効果トランジスタを有する不
揮発性メモリ素子において、ソース領域をｎ型不純物
層、ウェルをｐ型不純物層、ドレイン領域をｐ型不純物
層で構成することを特徴とする不揮発性メモリ素子。
【請求項２】ゲート電極下のゲート絶縁膜内に電荷を
保持する構造を有する電界効果トランジスタを有する不
揮発性メモリ素子において、ソース領域をｐ型不純物
層、ウェルをｎ型不純物層、ドレイン領域をｎ型不純物
層で構成することを特徴とする不揮発性メモリ素子。
【請求項３】請求項１又は２に記載の不揮発性メモリ
素子において、前記ゲート電極は前記ドレイン領域と同
一導電型の不純物層により形成され、前記ゲート電極下
の前記ゲート絶縁膜内に電荷を注入する電圧条件より前
記ゲート電極下に形成した反転層内の電荷を前記ドレイ
ン領域へトンネルする電圧条件が小さいことを特徴とす
る不揮発性メモリ素子。
【請求項４】素子領域にイオン注入を行い、ｐ型のウ
ェルを形成する工程と、ナノサイズのシリコンやゲルマ
ニウムを有するゲート絶縁膜を形成する工程と、ポリシ
リコンを全面に堆積し、イオン注入によりｎ⁺型のポリ
シリコンゲート電極を形成する工程と、全面に絶縁膜を
形成した後、ゲート電極の加工およびゲート電極のサイ
ドウォールを形成する工程と、フォトレジストを用いた
イオン注入によりｐ⁺型のドレイン領域を形成する工程
と、フォトレジストを用いたイオン注入によりｎ⁺型の
ソース領域を形成する工程を有することを特徴とする不
揮発性メモリ素子の製造方法。
【請求項５】素子領域にイオン注入を行い、ｎ型のウ
ェルを形成する工程と、ナノサイズのシリコンやゲルマ
ニウムを有するゲート絶縁膜を形成する工程と、ポリシ
リコンを全面に堆積し、イオン注入によりｐ⁺型のポリ
シリコンゲート電極を形成する工程と、全面に絶縁膜を
形成した後、ゲート電極の加工およびゲート電極のサイ
ドウォールを形成する工程と、フォトレジストを用いた
イオン注入によりｎ⁺型のドレイン領域を形成する工程
と、フォトレジストを用いたイオン注入によりｐ⁺型の
ソース領域を形成する工程を有することを特徴とする不
揮発性メモリ素子の製造方法。
【請求項６】請求項４又は５に記載の不揮発性メモリ
素子の製造方法において、前記ナノサイズのシリコンや
ゲルマニウムを有するゲート絶縁膜を形成する工程の代
わりに、トラップ準位を有するゲート絶縁膜を形成する
工程を有することを特徴とする不揮発性メモリ素子の製
造方法。
【請求項７】メタルゲート電極を有する電界効果トラ
ンジスタの構造において、前記メタルゲート電極下のゲ
ート絶縁膜内に電荷を保持する構造を有し、該ゲート絶
縁膜中の保持電荷量を変えることにより電界効果トラン
ジスタのしきい値を制御することを特徴とする電界効果
トランジスタの構造。
【請求項８】請求項７に記載の電界効果トランジスタ
の構造において、前記メタルゲート電極は、ポリシリコ
ンのメタル電極のゲート電極或いはポリシリコンのポリ
メタル電極のゲート電極から成ることを特徴とする電界
効果トランジスタの構造。