KR100705301B1 - 메모리 셀, 형성 방법 및 동작 - Google Patents

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Abstract

메모리 셀(101), 그것의 형성 방법, 및 작동이 설명된다. 한 실시예에 따르면, 메모리 셀(101)은 제 1 및 제 2 전류 전달 전극(12), 제어 전극(19), 및 도핑된 불연속적인 저장 소자들(17)을 포함한다. 대안의 실시예를 따르면, 메모리 셀 프로그래밍은 적어도 약 제 1 전하(30, 62, 64)의 평균을 제거하거나 첨가함으로써 이루어지며, 상기 제 1 전화는 도핑된 불연속적인 저장 소자들(17)의 각각으로부터의 전자(들) 또는 정공(들)일 수 있다.
메모리 셀, 전자, 정공, 쿨롱 반발 효과, 전류 전달 전극, 불연속적인 기억 소자

Description

메모리 셀, 형성 방법 및 동작{Memory cell, method of formation, and operation}
본 발명은 일반적으로 반도체 장치들에 관한 것으로, 보다 상세하게는, 반도체 장치 메모리 셀들에 관한 것이다.
반도체 스케일링(semiconductor scaling)이 계속됨에 따라, 반도체 장치들의 성능 및 신뢰도에 영향을 미칠 수 있는 집적화 문제들에 직면하게 된다. E2PROM들(Electrically Erasable Programmable Random Access Memories)과 같은 비휘발성 메모리(Non-Volatile Memory;NVM) 장치들에 대하여, 이들은 장치의 터널 산화물(tunnel oxide)을 얇게하는 것으로부터 메모리 셀의 부동 게이트(floating gate)에 저장된 전하의 누설 또는 손실을 포함할 수 있다.
양자 도트(quantum dot,나노크리스탈(nanocrystal)) 기술은 스케일링된 NVM 장치들에서 종래의 부동 게이트들을 대체하기 위하여 현재 연구되고 있는 분야이다. 한 특정 애플리케이션은, 부동 게이트에 전하를 저장하기 위한 이산 저장 소자들로서 각각 절연된 실리콘 나노크리스탈들을 이용한다. 나노크리스탈들 각각의 절연 특성은, 아래에 놓인 터널 산화물의 결점들로부터 야기된 전하 누설에 대한 부동 게이트의 약점을 감소시킨다. 전체 부동 게이트에 대한 누설 경로를 제공하는 대신, 결점(들)은 개별적으로 충전된 나노크리스탈들에 대한 누설 경로만을 제공한다. 전형적으로, 단일 나노크리스탈로부터의 전하 누설은 부동 게이트와 연관된 모든 전하에 영향을 끼치지는 않을 것이다.
부동 게이트 나노크리스탈들 상의 전하는 NVM 반도체 장치에서 아래놓인 채널의 전도성을 조절하는데 이용될 수 있다. 나노크리스탈 부동 게이트의 두 상태들은, 평균 균일 밀도(나노크리스탈 당 전자들)로 충전되지 않은 나노크리스탈들 및 충전된 나노크리스탈들을 포함하고, 문턱 전압(VT) 시프트로 그 자신을 명백히하는 메모리의 채널에서 관측된 전도성 변화에 의해 식별될 수 있다.
NVM 나노크리스탈 부동 게이트들을 위한 두 개의 중요한 장치 매개변수들은 VT 시프트 크기 및 전하 유지 시간(charge retention time)을 포함한다. 충전되지 않은 상태와 충전된 상태 사이의 VT 시프트 크기는 기록 동작 동안 나노크리스탈 당 주입된 전자들의 평균 수에 의존한다. 저장된 전자들의 평균 수가 커질수록, VT 시프트도 커진다. 또한, VT 시프트를 검출하기 위해 대응하는 능력은 나노크리스탈 내의 저장된 전자들의 수에 따라 증가한다.
그러나, 쿨롱 반발 효과(coulomb repulsion effects)는 나노크리스탈들에서 중요할 수 있고, 쿨롱 전하 에너지는 나노크리스탈로의 전자들의 주입을 제한할 수 있다. 주어진 기록 동작 펄스에 대하여, 나노크리스탈에서 수용되는 전자들의 수가 포화된다. 제 1 전자가 나노크리스탈에 주입되자마자, 후속으로 주입된 전자들은 음의 전하를 띤 나노크리스탈로부터의 쿨롱 반발을 받아 누설되는 경향이 있다. 따라서, 후속적으로 주입된 전자(들)의 유지 시간은 감소된다. 따라서, 주어진 터널 산화물 두께에서, 종래 기술은, 나노크리스탈과 연관된 전하 유지 시간에 반대로 영향을 주지 않고 나노크리스탈의 VT 시프트를 증가시킬 수 없다.
본 발명은 예시의 방법으로 설명되고 첨부된 도면들에 제한되지는 않으며, 동일 참조들은 유사한 요소들을 나타낸다.
당업자들은, 도면들의 요소들이 간단함과 명료함을 위해 도시되었으며 일정한 비율로 도시될 필요는 없었다는 것을 인식한다. 예를 들면, 도면들의 요소들의 일부의 크기들은 본 발명의 실시예들의 이해를 돕기 위해 다른 요소들에 비해 확대될 수 있다.
도 1은 도핑된 부동 게이트 나노크리스탈들을 포함하는 비-휘발성 메모리 장치의 단면도.
도 2는 종래 기술의 본래의(도핑되지 않은) 나노크리스탈들의 밴드 모델 에너지 다이어그램의 도면.
도 3은 전자를 나노크리스탈로 주입한 후에 도 2에 도시된 밴드 모델 에너지 다이어그램의 도면.
도 4는 도핑된 나노크리스탈의 도너 에너지 밴드에서 전도 밴드로의 전자의 여기를 도시하는 에너지 밴드 다이어그램의 도면.
도 5는 소거(erase) 동작 이후에 도 4에 도시된 도핑된 나노크리스탈의 에너지 밴드 다이어그램의 도면.
도 6은 기록(write) 동작 이후에 도 5에 도시된 도핑된 나노크리스탈의 에너지 밴드 다이어그램의 도면.
메모리 셀과 그것의 형성 및 작동 방법이 설명된다. 한 실시예에 따르면, 메모리 셀은 제 1 전류 전달 전극, 제 2 전류 전달 전극, 제어 전극, 및 도핑된 불연속적인 저장 소자들을 포함한다. 대안의 실시예에 따르면, 메모리 셀 프로그래밍은, 도핑된 불연속적인 저장 소자들의 각각으로부터의 대체적으로 적어도 제 1 전하(전자(들) 또는 정공(들))의 평균을 제거하거나 또는 첨가함으로써 이루어진다.
본 발명의 실시예들은 첨부되는 도면들을 참고하여 이제 설명될 것이다. 도 1은 NVM E2PROM 반도체 장치(101)를 포함하는 본 발명의 실시예의 단면도를 도시한다. 반도체 장치(101)는 절연 영역들(14) 사이에 존재하며 그것의 부분들은 반도체 기판(10)내에 형성된다. 반도체 장치(101)는 소스 및 드레인 영역들(12), 터널 유전체(16)와, 도핑된 나노크리스탈들(17), 제어 유전체(18), 제어 전극(19), 및 스페이서(15)로 구성된 부동 게이트를 포함한다.
한 실시예에 따르면, 반도체 기판(10)은 단결정(monocrystalline) 실리콘 기판이다. 대안적으로, 실리콘 기판은 실리콘-온-인슐레이터(silicon-on-insulator) 기판, 또는 반도체 장치들의 제조에 이용되는 임의의 다른 기판을 포함할 수 있다. 절연 영역들(14)은 반도체 기판의 능동 영역들로 전기적 절연을 제공하고 종래의 방법들을 이용하여 형성되며, 상기 방법들은 STI(Shallow Trench Isolation), LOCOS(Local Oxidation of Silicon), 버퍼된 폴리 LOCOS 등을 포함할 수 있다.
도 1에 도시된 반도체 장치(101)의 형성을 자세히 설명하는 처리 단계들의 시퀀스가 이제 논의될 것이다. 터널 유전체(16)가 반도체 기판(10)상에 놓인 터널 유전층으로써 초기에 형성된다. 터널 유전층은 전형적으로 이산화 실리콘(silicon dioxide;SiO2)와 같은 유전체 물질을 포함한다. 대안적인 유전체 물질들은 질화 실리콘(silicon nitride), HfO2(hafnium oxide), ZrO2(zirconium oxide), Ta2O5(tantalum pentoxide) 등을 포함할 수 있다. 한 실시예에 따르면, SiO2 터널 유전층이 종래의 열적 산화 과정을 이용하여 형성된다. 대안적인 침착 방법들은, 침착될 유전 물질들에 의존하여 이용될 수 있다. 이러한 침착 방법들은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등을 포함할 수 있다. 본 명세서에서 이용되는 CVD 과정들은 LPCVD(Low Pressure CVD), APCVD(Atmospheric Pressure CVD), PECVD(Plasma Enhanced CVD) 등으로 지칭될 수 있다. 한 특정 실시예에서, SiO2 터널 유전층의 두께는 약 3.0 나노미터(nm)이다. 전형적으로, 터널 유전층은 약 1.0 내지 7.0nm의 범위에서 이산화 실리콘 또는 전기적 EOT(Equivalent Oxide Thickness)를 가진다. 본 명세서의 목적들을 위해, 전기적 등가 산화물 두께는 이산화 실리콘의 유전체 상수(약 3.9의 유전체 상수를 갖는 이산화 실리콘)에 대한 그것의 유전체 상수의 비율에 의해 나타내진 유전체의 두께를 지칭한다.
터널 유전체(16)위에 도핑된 나노크리스탈들(17)이 놓인다. 한 실시예를 따르면, 도핑된 나노크리스탈들(17)은 터널 유전층 위로, 비정질 실리콘과 같은 반도체 물질의 비정질층의 제 1 침착에 의해 형성될 수 있다. 비정질 실리콘 층은 종래의 CVD 과정을 이용하여 침착될 수 있다. 한 특정 실시예에서, 침착된 비정질 실리콘 층의 두께는 약 1.0 nm이다. 전형적으로, 침착된 비정질 실리콘 층의 두께는 약 0.5 내지 1.5 nm의 범위 내에 있다. 대안의 실시예에서 비정질 층은 게르마늄, 갈륨 비소, 알루미늄 갈륨 비소, 탄화 실리콘, 질화 실리콘 등과 같은 다른 물질들을 이용하여 형성될 수 있다.
비정질 실리콘 층은, 비정질 실리콘층의 침착 동안 인-시츄(in-situ) CVD 도핑 또는 비정질 실리콘 층의 침착 후의 이온-주입(implantation)의 이용과 같은 다양한 방법들에 의해 불순물들로 도핑될 수 있다. 도펀트 종류(즉, 불순물들)는 부동 게이트를 프로그램하는데 이용되는 전하의 타입(즉, 전자 또는 정공)에 의존하여 인, 비소, 안티몬 등과 같은 그룹 V(n-형)의 도펀트들, 또는 보론, 인듐, 갈륨 등과 같은 그룹 III (p-형)의 도펀트들을 포함할 수 있다. 한 실시예에 따라, 비정질 실리콘 층은 모든 연속적으로 생성된 나노크리스탈에 대하여 적어도 하나의 도펀트 원자의 평균을 생성하는 농도에서 도펀트 종류들로 도핑된다. 한 특정 실시예에서, 비정질 실리콘층은 약 1019 cm-3 의 농도에서 인으로 또는, 대안적으로, 약 1012 인 atoms/cm2의 양으로 도핑된다.
도핑된 비정질 실리콘층을 침착시킨 후에, 기판은 도핑된 나노크리스탈들 (17)을 형성하기 위해 어닐된다. 한 실시예에 따라, 어닐(anneal)은 두 단계의 어닐링 과정을 포함한다. 기판은 섭씨 700 내지 900도 범위의 온도에서 RTA(Rapid Thermal Annealing) 과정을 이용하여 약 5 내지 15초 동안 비정질 실리콘 층에 실리콘 크리스탈 핵들의 형성을 촉진하기 위해 제 1 어닐된다. 기판은 그 후 화씨 약 600 내지 800도 범위의 온도에서 약 1시간 동안 파니스 어닐 과정(furnace annealing process)을 이용하여 다시 어닐된다. 파니스 어닐은 비정질 실리콘 층의 분리 및 이어지는 개별적인 절연된 나노크리스탈들(17)의 성장을 촉진한다. 절연된 나노크리스탈들은 전형적으로 약 4.0 내지 6.0 nm의 범위 및 평균 약 5.0 nm의 직경들을 갖는다. 부가적으로, 절연된 나노 크리스탈들을 분리시키는 스페이스는 전형적으로 약 4.0 내지 6.0 nm의 범위에 위치하고 평균은 약 5.0nm이다. 결과적으로 도핑된 나노크리스탈들은 터널 산화물 위에 놓인 약 1E12 nanocrystals/cm2의 밀도를 갖는다. 따라서, 나노크리스탈들의 밀도(1E12 nanocrystals/cm2)는 어닐 전의 비정질 실리콘층에서 인 종류들의 분량(1E12)에 가깝다. 따라서, 파니스 어닐링 과정을 실행한 후에, 평균적으로, 나노크리스탈(17)당 약 하나의 인 도펀트 원자가 있다.
도핑된 나노크리스탈들(17)을 형성한 후에, 제어 유전체(18)를 연속적으로 형성할 제어 유전층이 나노크리스탈들(17) 위로 형성된다. 한 실시예에 따라서, 제어 유전층은 도핑되지 않은 CVD 침착 산화물 층이다. 대안적으로, 제어 유전층은 다른 침착 과정들을 이용하여 형성될 수 있고, ONO 막 스택(oxide-nitride-oxide film stack) 등과 같은 다른 유전체 물질들 혹은 유전체 물질들의 조합들을 포함할 수 있다. 제어 유전체의 형성은 종래의 일반 기술로 고려된다. 전형적으로, 제어 유전체의 두께는 약 5.0 내지 20.0nm의 범위이다. 보다 일반적으로 제어 유전체의 두께는 약 5.0 내지 10.0nm의 범위이다. 한 특정 실시예에서 제어 유전체의 두께가 약 10.0nm이다.
제어 게이트(19)를 형성하는데 후속적으로 이용되는 제어 게이트층이 제어 유전층위에 형성된다. 한 실시예에 따라, 제어 게이트 층은 CVD 침착된 폴리실리콘 층이다. 폴리실리콘 층은 p-타입 도펀트(또는 형성된 반도체 장치의 타입에 따른 n-타입 도펀트)로 인-시츄 도핑될 수 있거나, 원한다면, 다음 처리동안 이온 주입을 이용한다. 또한, 후속 처리는 폴리실리콘의 살리시데이션(salicidation)을 기능적으로 포함할 수 있다. 제어 게이트 층의 두께는 전형적으로 약 150 내지 700 nm의 범위에 있다.
제어 게이트층을 침착시킨 후에, 기판은 레지스트로 패터닝되고, 도 1에 도시된 막 스택을 형성하기 위해 에칭된다. 한 실시예에 따르면, 패터닝된 막 스택은 종래의 실리콘 RIE(Reactive Ion Etch) 공정을 이용하여 제어 게이트 층(19)의 패턴되지 않은 부분들을 제거하고 제어 산화물층(18)을 노출시키기 위해 에칭된다. 나노크리스탈들 위에 놓인 제어 게이트 유전층의 부분은 이 공정 중에 역시 제거 될 수 있다. 레지스트 층은 이후 제거 되고 기판(10)은 폴리실리콘 재산화 공정을 통해 처리된다. 이 공정은 산소 환경에서 약 800C 내지 900C 사이의 온도로 기판을 가열하는 단계를 포함하고, 그 결과 폴리실리콘 제어 게이트에서 실리콘 이산화물이 약 10.0nm의 성장을 이룬다. 폴리실리콘 재산화 공정은 주변 환경에 노출된 실리콘 나노크리스탈들(즉, 제어 게이트 및 터널 산화물에서 이산화 실리콘까지의 사이에 위치되지 않은)을 변환시킨다. 그 후, 남아있는 제어 산화층(18), 산화된 나노크리스탈들, 및 터널 산화물(16)이 종래의 산화물 에칭 방법을 이용하여 제거된다.
대안의 실시예에서, 폴리실리콘 재산화의 크기가 폴리실리콘 제어 게이트상에 형성된 이산화 실리콘의 양이 약 4.0 nm가 되도록 감소될 수 있는 경우에 패턴되지 않은 지역들에서 나노크리스탈들이 산화(또는 제거)될 필요는 없을 것이다. 이 두께는 종래의 CMOS(Complimentary Metal Oxide Semiconductor)과정에서 전형적으로 발견되는 값들과 일치한다. 패턴되지 않은 제어 게이트 부분들을 에칭한 후, 제어 유전체 및 터널 유전체는 종래의 유전체 에칭 공정을 이용하여 제거된다. 이 실시예에서, 유전체 물질들에 대한 나노크리스탈들의 에칭 선택성은 나노크리스탈들을 제거하는데 충분할 수 있다. 다시 말하면, 남아있는 나노크리스탈들의 존재는 반도체 장치의 성능과 신뢰도 면에서 허용될 수 있다.
제어 게이트(19), 제어 유전체(18), 나노크리스탈들(17), 및 터널 유전체(16)의 남아있는 부분들을 포함하는 패터닝된 막 스택을 형성한 후에, 스페이서들(15) 및 소스/드레인 영역들은 도 1에 도시된 반도체 장치(101)를 생성하기 위해 형성된다. 스페이서 형성 및 소스/드레인 영역 형성은 당업자에게는 일반 기술로 고려된다. 도 1에 명백하게 설명되지 않았음에도 불구하고, 기판은 반도체 장치(101)와 관련해 이용될 수 있는 부가적인 장치 회로 ILD(interlevel dielectric) 층들 및 상호접속들을 형성하기 위해, 종래의 방법을 이용하여 연속적으로 처리될 수 있다. 도 1에 도시된 도핑된 실리콘 나노크리스탈들(17)은 도핑되지 않은 나노크리스탈들을 가진 종래 기술의 메모리 셀들의 전하 유지 시간에 부정적으로 영향을 미치는 쿨롱 반발 문제들을 겪지 않고 나노크리스탈과 연관된 VT 시프트와 모든 전하를 증가시키는데 유리하게 이용될 수 있다. 이 장점 및 다른 장점들이 도들 2 내지 6을 참고하여 다음 논의들 동안 명백해 질 것이다.
도 2는 종래 기술 부동 게이트에 의해 이용된 실리콘 나노크리스탈들의 밴드 모델 에너지 다이어그램의 도면을 포함한다. 각 가전자 밴드(Valance Band; VB)(24) 대쉬 및 그것의 연관된 전도 밴드(CB)(25) 대쉬는 부동 게이트의 개별적인 나노크리스탈을 나타낸다. 페르미 에너지 밴드(Ef)(26)은 나노크리스탈들의 전도 밴드(25)및 가전자 밴드(24) 사이에 위치된다. 나노크리스탈 가전자 밴드들(24)의 각각과 연관된 해칭된 영역들(22)은 가전자 밴드들이 완전하게 전자들로 차있음을 나타낸다. 아웃라인된 요소(28)는 부동 게이트의 단일 나노크리스탈에 대응한다. 도들 2 내지 6의 전자들(또는 정공들)의 주입 및 제거가 단일 나노크리스탈에 대하여 논의될 것임에도 불구하고, 당업자는 단일 나노크리스탈이 예시를 위해 이용되는 것과 부동 게이트 내의 다른 나노크리스탈들은 적절한 바이어싱 조건들이 적용될 때 유사하게 거동할 것을 인식한다. 도 2에 도시된 바와 같이, 어떤 나노크리스탈들을 위해서도 전도 밴드에 부가되는 전자들은 없다. 따라서, 중성적인 전기적 전하는 각 나노크리스탈(및 부동 게이트)와 연관된다. 도 2에 도시된 밴드 모델 에너지 상태는 충전되지 않았고 기존 기술 부동 게이트의 소거 프로그램된 상태에 대응할 수 있다.
도 3은 도 2에 도시된 밴드 모델 에너지 다이어그램을 도시하고 부가적으로 나노크리스탈(28)이 프로그램되어 이제 나노크리스탈(28)의 전도 밴드(25)내에 전자(30)를 포함하는 것을 도시한다. 전자(30)는 메모리 셀들의 제어 게이트를 순방향 바이어싱함으로써 부동 게이트의 나노크리스탈들에 부가될 수 있고, 그에 의해 메모리 셀의 역채널 영역으로부터의 전자들을 터널 유전체를 통해 나노크리스탈들의 각각의 전도 밴드 내로 주입한다. 부가적인 전자와 연관된 전하의 존재는 역채널에서 전도성을 감소시키는(즉, 메모리 셀의 VT를 증가시키는) 저장된 전하를 생성한다. 부동 게이트의 나노크리스탈들은 전자가 기판 내로 다시 터널링하는 것을 허용하는 채널 표면에서의 에너지가 되도록 제어 게이트에 대하여 더 낮게 되어 제어 게이트를 역 바이어스하는 것에 의해 나노크리스탈로부터 저장된 전하를 제거함으로써 디프로그램(deprogram)된다.
나노크리스탈 당 하나의 저장된 전자의 평균은 약 5.0 내지 10.0nm의 제어 유전체 두께와 약 1E12cm-2의 나노크리스탈 밀도를 갖는 부동 게이트에 대하여 약 0.3 내지 0.7 볼트의 임계치 전압 시프트와 동일하다. 그러나, 저장된 전자들과 연관된 전하는 쿨롱 반발 효과들을 생성한다. 이러한 효과들은 문제의 나노크리스탈들 각각으로 부가적인 전자들이 주입되게 하고, 반도체 장치의 한계치 전압 시프트의 양이 제한할 수 있다.
도핑된 나노크리스탈들을 사용하는 본 발명은 종래 기술의 나노크리스탈들의 한계들을 극복한다. 본 발명자는 도핑된 나노크리스탈들이 종래 기술의 나노크리스탈들과 연관된 쿨롱 반발 효과들을 겪지 않고 부동 게이트의 임계치 전압 시프트를 증가시키는데 유리하게 이용될 수 있다는 것을 발견하였다. 도들 4 내지 6은 본 발명의 실시예를 도시하는 밴드 모델 에너지 다이어그램들을 포함한다. 명확하게 도들 4 내지 6은 도 1에 도시된 나노크리스탈들(17)을 포함하는 부동 게이트의 소거 및 기록 동작들 동안 나노크리스탈 당 약 1 도펀트 전자로 도핑된 나노크리스탈들에서 전자들의 거동을 도시한다. 비록, 도들 4 내지 6에 도시된 전자들의 운동 및 특정 프로그램이 단일 도핑된 나노크리스탈(171)에 대한 것이라고 하여도, 당업자는 부동 게이트(17)의 도핑된 나노크리스탈들의 각각이 대체로 적당한 바이어싱 환경들에서 유사하게 도핑된 나노크리스탈(171)에 응답할 것이라는 것을 인식한다.
도 4는 n-타입 도펀트에 의해 기여된 전자가 초기 도너 에너지 상태 Ed 로부터 나노크리스탈(171)의 전도 밴드 CB로 변화하는 밴드 모델 에너지 다이어그램을 도시한다. 도 4에는 부동 게이트에서 다른 개별적인 나노크리스탈들을 위한 가전자 밴드들(44) 및 그들의 연관된 전도 밴드들(45)이 포함된다. 각 나노크리스탈은 에너지 레벨 Ed에 연관되고, 이것은 실리콘 나노크리스탈들의 n-타입 도펀트 원자의 존재에 의해 허용된다. 처음에, n-타입 도펀트와 연관된 전자(47)는 에너지 레벨 Ed에서 도펀트 원자에 약하게 묶여있다. 그러나, 이것은 도 4의 위치(461)로부터 위치(451)로 전자(47)의 전이에 의해 도시된 바와 같이, 전도 밴드(CB)로 쉽고 빠르게 여기된다. 전도 밴드에 도달한 후에, 전자는 나노크리스탈의 개별적인 실리콘 원자들 사이에서 움직이는데 자유롭다(도시되지 않음). 그러나, 전자의 존재에도 불구하고, 종래의 기술과 다른 점은, 나노크리스탈이 전기적으로 중성의 상태에 남아있다는 것이다.
도 5는 도 4와 관련되어 도시된 전자(47)가 나노크리스탈(171)의 전도 밴드(CB)로부터 제거된 것을 도시한다. 본 발명의 한 실시예에 따라, 이것은 부동 게이트에서 나노크리스탈의 소거 동작에 대응한다. 전자의 소거는 예를 들면, 제어 게이트와 기판 사이에 약 음으로 3 내지 음으로 5 볼트의 전위 차이를 공급하는 것에 의해 채널 표면에서 에너지가 제어 게이트에 비해 낮게 되도록, 도 1에 도시된 소스/드레인 영역들(전류 전달 전극들)(12)과 제어 게이트(19)의 하나 또는 양자를 바이어싱하여 이루어진다. 소거 후에, 도 5에 도시된 바와 같이 전도 밴드(45) 및 도펀트 에너지 레벨(46)은 전자들이 없고 가전자 밴드(44)는 가득 찬다. 나노크리스탈(171)의 순 전하(net charge)는 양성적으로 전하를 띈 도너 상태 때문에 양성이다.
한 실시예에 따라, 메모리 셀의 부동 게이트로의 기록 동작은 채널에 비례하는 제어 게이트를 적당히 바이어싱하는 것에 의한 제 1 전자(62)의 주입 및, 선택적으로, 나노크리스탈(171)로의 제 2 전자(64)의 주입에 의해 수행될 수 있다. 주어진 터널 유전체 두께의 범위에서, 전자의 부가와 연관된 임계치 전압 시프트 증가는 0.3 내지 0.7 볼트의 범위에 있다. 제 1 주입된 전자는 원래 도 4의 나노크리스탈 내의 도펀트 원자에 의해 제공된 전자를 교체시킬 수 있다. 전자는 도펀트 에너지 레벨 위치(661) 또는 전도 밴드 위치(651)에 위치할 수 있다. 제 1 전자가 나노크리스탈로 주입된 후에, 나노크리스탈과 연관된 전하는 실질적으로 중성이 된다.
제 2 전자(64)는 이후 제어 게이트를 적당하게 바이어싱하는 것에 의해 나노크리스탈로 주입될 수 있다. 제 1 전자(62) 및 제 2 전자(64)는 단일 프로그래밍 동작의 부분 또는 불연속적인 프로그래밍 동작들로서 주입될 수 있다. 이것은 고정된 프로그래밍 전압에서 프로그램 시간을 제어하거나 정해진 프로그래밍 시간에서 프로그래밍 전압을 변화시키거나 두 방법들의 조합에 의해 성취될 수 있다. 그러나, 종래 기술의 메모리 셀과 다르게, 제 2 전자는 중성적으로 전하를 띈 나노크리스탈로 주입되고 따라서 종래 기술의 나노크리스탈들과 연관된 쿨롱 반발 효과들에 영향받지 않는다. 따라서, 제 2 전자(64)는 종래 기술의 부동 게이트들에 의해 경험되었던 누설의 문제들을 경험하지 않으며 나노크리스탈 내로 주입될 수 있다. 제 2 주입 전자(64)는 도펀트 에너지 레벨(46)(비어있다면)이나 또는 전도 밴드(45)에 위치할 수 있다. 제 2 주입된 전자와 연관된 부가적인 임계치 전압 시프트 증가는 0.3 내지 0.7 볼트의 범위에 있다. 부동 게이트에서의 조합된 최종 임계치 전압 시프트는, 따라서, 나노크리스탈 당 두 개의 전자들의 기여의 결과이고 약 0.6 내지 1.4 볼트의 범위에 있다. 전자가 추가된 후의 나노크리스탈들과 연관된 순 전하는 음성이다.
후속 동작들 동안, 제어 게이트/기판은 하나 또는 두 개의 저장된 전자들을 제거하거나 나노크리스탈내에 제거된 전자들을 교체하기 위해 바이어스될 수 있다. 본 발명은 메모리 셀의 부동 게이트에 전하를 생성시키기 위해 p타입 도펀트들(정공들)의 이용을 포함하도록 쉽게 확장될 수 있다. 이러한 실시예들에서 부동 게이트는 p-타입 도펀트, 예를 들면, 보론으로 도핑되고, 결과적으로 정공은 나노크리스탈들 가전자 밴드에서 전하에 기여한다. 부가적으로, 이러한 실시예들은 또한, 이중으로 이온화된 인 또는 실리콘 나노크리스탈의 가전자 밴드와 전도 밴드 사이의 에너지 상태들을 점유할 수 있는 다중 전자들이나 정공들을 갖는 다른 도펀트들(즉, 그룹 VIA, VIIA, 또는 그룹 IIB, IB 도펀트들)과 같은, 이중으로 이온화된 도펀트 종류들을 포함하도록 확장될 수 있다. 도펀트들과 연관된 전하들의 제거 혹은 부가는 다중-상태 메모리를 프로그램하거나 장치의 전체 임계치 전압 시프트를 증가시키기 위해 개별적으로 이용될 수 있다.
본 발명이 특정 전도 타입들 또는 전위들의 극성에 관하여 설명되었음에도 불구하고, 당업자는 전도성 타입들 및 전위들의 극성들이 본 발명의 대안의 실시예들에 따라 역으로 될 수 있다는 것을 이해할 것이다. 상술한 설명에서, 본 발명은 특정 실시예들을 참고로 설명되었다. 그러나, 당업자는 다양한 변화들 및 변경들이 하기 청구범위들에 설정된 본 발명의 범위에서 벗어남이 없이 만들어 질 수 있음을 이해할 것이다. 따라서, 설명 및 도면들은 제한하는 의도보다 예시의 것으로 간주되고, 모든 이러한 변경들은 본 발명의 범주에 포함되는 것으로 의도된다.
이익들, 다른 장점들, 및 문제들에 대한 해결책들이 특정 실시예들과 관련되어 위에서 설명되었다. 그러나, 상기 이익들, 장점들, 문제들에 대한 해결책들, 및 어떤 이익들, 장점들 또는 해결책이 얻어지도록 할 수 있는 어떤 요소(들)은 청구의 범위의 어떤 청구항 또는 모든 청구항들의 중요하거나 필요하거나 필수적인 구성 또는 요소로서 해석되어서는 안된다. 여기에 이용된, 용어들 "포함하다(comprises)", "포함하는(comprising)", 또는 그것의 임의의 다른 변화는, 요소들의 목록을 포함하는 처리, 방법, 물품 또는 장치의 단지 이러한 요소들만을 포함하지 않고, 이러한 처리, 방법, 물품 또는 장치에 고유한 또는 명백히 목록화되지 않은 다른 요소들까지도 포함하도록 처음부터 포함하는 비배타적 포함을 포괄하도록 의도된다.

Claims (10)

  1. 메모리 셀(101)로서:
    제 1 전류 전달 전극(12);
    제 2 전류 전달 전극(12);
    제어 전극(19); 및
    도펀트 원자들을 포함하는 불연속적인 저장 소자들(17)을 포함하는, 메모리 셀(101).
  2. 제 1 항에 있어서,
    상기 불연속적인 저장 소자들은 실리콘, 게르마늄, 갈륨 비소, 알루미늄 갈륨 비소, 탄화 실리콘, 및 질화 실리콘으로 구성된 그룹으로부터 선택된 물질을 포함하는, 메모리 셀(101).
  3. 삭제
  4. 메모리 셀을 프로그래밍하는 방법으로서:
    메모리 셀(101)을 제공하는 단계로서, 상기 메모리 셀은:
    제 1 전류 전달 전극(12);
    제 2 전류 전달 전극(12);
    제어 전극(19)과;
    도펀트 원자들을 포함하는 복수의 불연속적인 저장 소자들(17)을 포함하는, 상기 제공 단계; 및
    제 1 극성을 포함하는 적어도 제 1 전하(30, 62, 64)를 상기 불연속적인 저장 소자들(17)로부터 제거하는 단계를 포함하는, 메모리 셀 프로그래밍 방법.
  5. 삭제
  6. 삭제
  7. 메모리 셀을 프로그래밍하는 방법으로서:
    메모리 셀(101)을 제공하는 단계로서, 상기 메모리 셀은:
    제 1 전류 전달 전극(12);
    제 2 전류 전달 전극(12);
    제어 전극(19);
    적어도 하나의 도펀트 원자를 각각 포함하는 복수의 불연속적인 저장 소자(17)를 포함하는, 상기 제공 단계; 및
    적어도 제 1 전하(30, 62, 64)를 상기 복수의 불연속적인 저장 소자들(17) 각각에 첨가하는 단계를 포함하는, 메모리 셀 프로그래밍 방법.
  8. 삭제
  9. 삭제
  10. 메모리 셀을 형성하는 방법으로서:
    반도체 기판(10)상에 제 1 유전층(16)을 형성하는 단계;
    상기 제 1 유전층(16) 상에 도핑된 불연속적인 저장 소자들(17)을 형성하는 단계;
    상기 도핑된 불연속적인 저장 소자들(17) 상에 제 2 유전층(18)을 형성하는 단계;
    상기 제 2 유전층(18) 상에 전도층(19)을 형성하는 단계;
    상기 전도층(19)의 부분들을 노출시키기 위해 상기 반도체 기판(10)을 패터닝하는 단계;
    상기 제 2 유전층(18)의 부분들을 노출시키기 위해 상기 전도층(19)의 노출된 부분들을 제거하는 단계;
    상기 제 1 유전층(16)의 부분들을 노출시키기 위해 상기 제 2 유전층(18)의 노출된 부분들을 제거하는 단계; 및
    상기 제 1 유전층(16)의 노출된 부분들을 제거하는 단계를 포함하는, 메모리 셀 형성 방법.
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