KR19990045751A - 플래시 ｅｅｐｒｏｍ 메모리 셀 어레이에서의 소스영역 형성방법 - Google Patents
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Abstract
플래시 메모리 셀 어레이의 소스영역 형성방법 및 플래시 메모리 셀에 관한 것이다. 플래시 메모리 셀(1)에서의 필드절연은 산화물층/다결정실리콘층/산화물층 샌드위치 절연구조체(11,12,13)에 의한다. 메모리 셀(1)에 대한 협소영역은 불순물주입에 의해 가능하며, 인접한 두 메모리셀(1)의 워드라인(6)에 대해 자체정렬되어, 소스영역(3) 및 소스접속을 생성한다. 필드절연은 도핑영역(8)과 절연층의 다결정실리콘층(12) 사이에 정전용량(capacitance)을 생성하므로, 메모리셀(1)의 읽기 특성을 개선한다.
Description
종래의 플래시 EEPEOM 메모리 셀의 형성에 있어서, 반도체 기판의 표면은 부분적으로 산화된다. 즉, 소스접속은 물론 드레인, 채널 및 소스 영역들이 노출되어 있다. 이후, 게이트 영역은 열산화되며, 플로팅 게이트는 이러한 게이트 산화물에 형성된다. 플로팅 게이트 상에 절연층이 형성되고, 절연층 상에 게이트제어 전극이 형성된다. 이 경우, 게이트제어 전극은 워드라인(word line)으로 사용되며, 다수의 인접 메모리 셀의 플로팅 게이트 상에 연장된다. 워드라인들의 연장방향에 수직하게, 메모리 셀들이 각각 쌍으로 배열되므로, 그들의 드레인 영역은 인접하고 그들 각각은 공통 드레인 단자를 갖는다. 모든 메모리 셀의 소스단자는 워드라인들과 평행하게 접속됨으로써 서로 연결된다. 이러한 구성을 NOR 회로라고 한다.
일련의 형성단계에서, 게이트제어 전극은 이 전극에 대해 자체 정렬된 드레인 및 소스 영역의 도핑(doping)을 위한 마스크(mask)로서 사용된다. 소스접속 및 서로 평행하게 연장되어 있는 워드라인 사이의 간격은 워드라인의 형성에 있어서의 배열의 부정확성 및 필드산화물 에지(field-oxide edge)에 의해 결정된다.
한편, 인접하는 두 메모리 셀의 워드라인간의 간격을 줄이고, 그들 사이에 위치한 소스영역의 자체정렬 주입을 위하여 그것들을 사용하는 것은 이미 공지되어 있다.
그러나, 워드라인 사이에 위치한 소스영역과 소스접속의 저항은 상대적으로 높다. 이것은 메모리 셀에 좋지 않은 읽기 특성을 가져온다.
각 셀이 자신의 소스 및 드레인을 갖는 EEPROM 및 그의 형성방법은 미국특허공보 4,513,397(US 4,513,397)에 개시되어 있다. 상기 공보에 따르면, 마찬가지로, 기판의 표면은 각 메모리 셀의 위치를 정하기 위하여 먼저 부분적으로 산화된다. 워드라인은 인접한 메모리 셀의 채널영역상에 연장되어 제어게이트를 형성한다. 각 채널 영역의 하부영역(sub-region) 상부로만 인터럽션(interruption)을 갖는 다결정실리콘(polysilicon) 트랙(track)은 각 워드라인 하부로 연장된다. 워드라인 및 다결정실리콘사이에 배열되어 전하축적을 위하여 사용되는 플로팅전극은 인터럽션(interruption)을 관통하여 연장된다. 워드라인 및 다결정실리콘트랙은 서로 전기적으로 연결되어 있다.
독일 공개공보 33 08 092(DE 33 08 092 A1)는 플로팅게이트 전극을 갖는 메모리 셀을 개시하고 있으며, 여기서 다결정실리콘층은 플로팅게이트전극 아래에 배열되어 있다. 다결정실리콘층은 구멍은 포함하고 있으며, 구멍을 통해 플로팅게이트전극이 연장된다. 그러나, 이 경우에 있어서, 다결정실리콘층은 게이트제어 전극으로 사용된다.
독일 공개공보 33 08 092 및 미국특허공보 4,513,397에 따른 특징을 구비한 플로팅게이트를 갖는 메모리 셀은 국제공개공보 83/03167(WO 83/03167)에도 개시되어 있다. 여기서, 게이트제어 전극은 플로팅게이트 전극 하부에 배열된 다결정실리콘 트랙에 의하거나, 플로팅게이트 전극의 상부 및 하부에 배열된 다결정실리콘 영역에 의하여 형성된다.
본 발명은 플래시 EEPROM 메모리 셀에 관한 것으로서, 특히 플래시 EEPROM 메모리 셀 어레이에서의 소스영역을 형성하는 방법에 관한 것이다.
이하에서, 실시례 및 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다. 첨부도면에서,
도 1은 반도체 기판에 형성된 플래시 메모리 셀의 평면도,
도 2는 도 1의 라인 AA'를 따라 절단한 단면도,
도 3 및 도 4는 더 진전된 단계 이후의 도2에 따른 단면도들,
도 5a 내지 도 5h는 산화물층/다결정실리콘층/산화물층 샌드위치 절연물의 경우의 플래시 메모리 셀의 채널형성 방법발명에 따른 일련의 과정을 보여주는 개략도, 및 도6은 산화물층/다결정실리콘층/산화물층 절연체 구조의 발명에 따른 협소 채널에 있어, 도 1의 라인 BB'을 따라 플래시 메모리 셀을 관통하여 절단한 단면도이다.
따라서, 본 발명의 목적은 플래시 메모리 셀의 형성방법을 제공하는 데 있으며, 그것은 셀당 최소면적을 차지하게 함으로써 양질의 읽기 특성을 제공한다.
상기 목적은 청구항 제1항에 의하여 달성된다.
본 발명의 유익한 개선(advantageous development)은 종속항에 의한다.
본 발명에 따르면, 실리콘산화물층/다결정실리콘층/실리콘산화물층의 샌드위치(sandwich)구조는 필드절연을 목적으로 하는 반도체기판에 응용된다. 소스영역 및 소스접속의 도핑을 위해, 각 워드라인 쌍의 워드라인 사이 영역을 노출시키는 레지스트마스크(resist mask)가 이용된다. 이 경우에 있어서, 레지스트마스크는 워드라인들 중 일부분만을 커버하면 되고, 따라서 정확하게 배열될 필요는 없다. 이때, 고에너지 주입에 의해 도펀트(dopant)가 주입되며, 워드라인에 대해 자체 정렬된다. 절연 샌드위치가 너무 두꺼운 경우, 다결정실리콘층 상의 실리콘 산화물은 주입이전에 자체정렬을 갖은 채, 등방성을 갖고 식각되어 질 수 있다.
본 발명에 따르면, 절연 샌드위치의 다결정실리콘층은 소스영역과 상대적으로 큰 정전용량(capacitance)을 생성한다. 소스영역은 빠른 속도로 충전되며, 따라서 보다 나은 메모리 셀 읽기 특성을 제공한다. 이 경우에 있어서, 절연 샌드위치의 다결정실리콘층은 각각의 적절한 전위에 연결된다.
저장 셀의 영역을 더욱더 줄이기 위해서, 절연 샌드위치 구조 내에서의 채널영역을 결정하는 트렌치(trenches)는 대단히 좁게 형성된다. 이를 위해 요구되는, 본 발명에 따른 미소 구조폭은 사진석판인쇄술에 의하여 형성되는 것이 아니라, 에지(edge)상에 침전된 제1층의 이방성적 식각 및 에지를 형성하는 구조의 제거 결과로서 나타나는 미세구조를 형성함으로써 이루어진다.
본 발명에 의한 방법에 따라 생성된 플래시 메모리 셀 (1)의 평면도가 제1도에 도시되어 있다. 여기서 메모리 셀(1)의 크기는 도트/대시 라인으로 표시되어 있다. 상세하게 설명되어 있지는 않지만, 반도체 기판에 있어서, 드레인 영역(2) 및 소스영역(3)은 도펀트(dopant)를 주입함으로써 결정된다. 대시라인으로 표시된 플로팅게이트(5)가 덮혀있는 채널영역(4)은 드레인영역(2) 및 소스영역(3)사이에 연장되어 있다. 플로팅게이트(5)는 게이트산화물에 의해 절연되어 있으며, 더 상세히 설명되지는 않는다. 마찬가지로, 도시되지 않은 더 이상의 절연층은 플로팅게이트(5)상에 형성된다. 동시에 워드라인(6)으로서 작용하는 게이트제어 전극(6)은 절연층 상에 연장된다.
다른 메모리 셀은 도 1에 도시된 플래시 메모리 셀(1)과 모든 방향으로 직접 인접하고 있다. 이 경우에 있어서, 메모리 셀의 소스/채널/드레인 방향으로, 서로 인접하여 배열된 메모리 셀은 공통드레인영역(2)과 공통소스영역(3) 중 어느 하나를 갖는다. 도 1에서, 인접 메모리 셀의 워드라인(6)은 동일 소스영역(3)을 갖는 것으로 도시되어 있다.
다음으로, 도 2는 도 1의 라인 AA'을 따라 절단한 단면도를 보여주고 있다. 그것은 반도체 기판(10)에 박막산화물층(11)이 형성되어 있음을 보여주고 있다. 전도성 다결정실리콘층(12)은 박막산화물층(11)에 형성되어 있고, 실리콘산화물층(13)은 다결정실리콘층에 형성되어 있다. 전도성 실리콘층(12)은 차폐작용(screening action)을 갖는다. 인접하는 두 메모리 셀의 워드라인(6)이 상부 실리콘산화물층(13) 상에 개략적으로 도시되어 있다.
워드라인(6) 사이 영역에 있어서, 소스영역(3) 및 소스영역(3) 사이에 연장되어 있는 소스접속은 반도체 기판에서의 도핑에 의하여 형성된다.
도 3에 따르면, 포토레지스트 마스크는 먼저 워드라인(6) 및 상부 실리콘산화물층(13) 위에 가해진다. 이러한 포토레지스트층(7)은 사진석판술을 이용하여 형성되며, 형성될 소스영역 및 소스접속 위로 옮겨진다. 이 경우에 있어서, 워드라인(6)을 커버하는 포토레지스트 마스크(7)의 크기는 중요하지 않다. 따라서, 포토레지스트 마스크(7)를 형성하기 위한 조사마스크(illumination mask)의 정확한 정렬은 필요하지 않다.
도 4의 화살표에 의해 표시된 바와 같이, 도핑된 영역(8)은 도펀트의 고에너지 주입에 의해 반도체 기판 내에 형성된다. 이러한 도핑된 영역은 그들의 위치에 따라 소스(3)나 소스접속을 형성한다. 만약 절연 샌드위치 구조(11,12,13)가 너무 두꺼운 경우, 상부 산화물층(13)은 도펀트가 주입되기 전에 마찬가지로 자체 정렬되어 에칭될 수 있다.
도핑된 영역(8) 및 전도성 다결정실리콘층(12)은 전하축적을 이루는 정전용량을 생성한다. 이는 메모리 셀의 읽기 특성을 상당히 개선시킨다. 따라서, 본 발명에 의하면, 도핑영역(8)의 불량한 전도성의 영향이 감소된다.
도 5a에서 도 5h는 반도체 기판 상에 플래시 메모리 셀의 채널영역을 위한 트렌치(trench) 형성방법의 각 단계를 도시하고 있다. 동일한 층은 동일한 참조 번호를 갖는다.
박막산화물층(200)이 반도체 기판(100) 상에 형성되어 있다. 이 위에, 도핑된 다결정실리콘층(300)이 디포짓되어(deposited) 있으며, 그 위에 산화물층(400)이 형성되어 있다. 또 다른 다결정실리콘층(500)이 산화물층/다결정실리콘층/산화물층 샌드위치 절연층(200,300,400) 위에 디포짓되어 있다. 이 위에 TEOS (tetr aethyl orthosilicate)층이 디포짓되어 있으며, 가파른 에지 구조(700)를 형성하기 위하여 사진석판술이 이용된다. 이러한 구조체(700) 및 다결정실리콘층(500)의 개방면(free face) 상에 실리콘질화물층(600)이 디포짓되어 있으며, 도5A에 이러한 상태가 도시되어 있다.
실리콘질화물층(600)은 후방에 이방성적으로 식각되어져, 실리콘질화물층(600)의 잔여물(800)(소위 분리체(spacer))은 구조체(700)의 에지 에만 남게 된다. 이후, 구조체(700)는 제거되고, 밑에 있는 다결정실리콘층(500)은 산화된다. 구조체(700)의 에지에 남은 분리체(800)는 산화장벽 역할을 한다. 따라서, 다결정실리콘층(500)은 그것 주위에만 산화되며, 산화물층(900)은 분리체(800) 주위에 형성된다. 도 5b는 이러한 상태를 도시하고 있다.
그리고 나서, 분리체(800)는 제거된다. 그것은 실리콘산화물 및 다결정실리콘에 대하여 선택적으로 에칭 가능할 필요가 있다. 이러한 조건은 제1층에 대하여 실리콘질화물을 사용함으로써 충족된다. 하지만, 서로에 대하여 선택적 에칭이 가능한 한, 다른 물질들도 사용될 수 있다.
다음으로, 도 5c는 포토마스크(20)를 사용하는 종래의 형태에 있어, 또 다른 구조체가 협소한 구조체 폭을 갖으면서 동시에 형성되는 방법을 도시하고 있다. 포토마스크(20)는 실리콘산화물층(900)내의 영역을 에칭하기 위하여 사용된다. 이후, 포토마스크(20)는 다시 제거되고, 하부의 다결정실리콘(500)은 에칭마스크 역할을 하는 산화물층(900)을 이용하여 이방성적으로 식각된다. 도5D는 이러한 상태를 도시하고 있다.
도 5e에 도시된 바와 같이, 그리고 나서, 실리콘층(900)은 이방성적으로 식각되며, 그 결과 산화물층(400)이 동시에 형성된다.
그리고 나서, 다결정실리콘층(500)은 이방성적으로 식각되며, 그 결과 다결정실리콘층(300)이 동시에 형성된다. 도 5f는 이러한 상태를 도시하고 있다.
도5G에 도시된 바와 같이, 그리고 나서, 박막산화물층(200)이 식각된다. 그 결과 상부 산화물층(400)이 미세하게 식각된다. 도 5h에 도시된 바와 같이, 그리고 나서, 노출된 반도체기판(100)은 소정의 산화물 두께까지 열산화된다. 그것에 의하여, 이전에 노출된 다결정실리콘층(200)의 에지는 산화물로 덮여지고, 따라서, 다시 절연된다.
다음으로, 도 5h의 우측부분은 종래의 사진석판술 단계에 의해 생성될 수 있는 일반적인 구조체 폭을 도시하고 있으며, 이는 예를 들어 플래시 메모리 셀의 드레인 영역에서 필요로 한다. 좌측부분은 본 발명에 따른 방법에 의하여 생성될 수 있는 협소 구조체 폭을 도시하고 있으며, 이는 특히 플래시 메모리 셀의 채널영역에 유익하다.
동일 부분에 대해서 동일 참조번호를 갖는 도 6에 따르면, 플래시 메모리 셀의 형성은 플로팅게이트로서의 전도층(5)의 부가를 필요로 한다. 그 위에 절연층(9)에 의해 분리된 또 다른 전도층(6)이 디포짓되며, 이는 제어게이트로서의 역할을 한다. 이와 같이 대단히 협소한 구조체 폭(4)에 의하면, 대단히 협소한 터널링 영역의 생성이 가능하며, 이는 높은 커플링 율(high coupling factor)을 가능케 하고, 더 나아가 낮은 프로그램전압이나 삭제전압을 가능하게 한다. 게다가, 이러한 협소한 채널 폭으로 인하여 메모리 셀이 더 소형화된다.
Claims (6)
- 플래시 EEPROM 셀 어레이의 소스영역 형성방법에 있어서,실리콘산화물층/다결정실리콘층/실리콘산화물층 층구조체(11,12,13)를 형성하는 단계;상기 층구조체(11,12,13)의 적어도 상기 상부 실리콘산화물층(13) 및 상기 다결정실리콘층(12)을 관통하는 트렌치(trench)를 에칭함으로써, 각 셀(1)에 대해 채널영역(4)을 형성하는 단계;열산화에 의해, 상기 셀의 상기 하부 실리콘산화물층(11)에 대해 소정두께를 갖도록 하고, 상기 다결정실리콘층(12)과 상기 트렌치 사이에 절연물을 형성하는 단계;상기 셀의 트렌치 속으로 확장되는 플로팅게이트 전극(5)을 형성하는 단계;상기 셀의 플로팅게이트 전극(5)상에 절연층(9)을 형성하는 단계;상기 플로팅게이트 전극(5)의 상부에서 게이트제어 전극으로 작동하는 워드라인(6)을 상기 절연층(9)상에 형성하는 단계;상기 워드라인(6)의 적어도 일부를 커버하고 소스영역(3,8)을 형성하는 워드라인들(6)사이의 영역을 노출시키는 방식으로 포토마스크(7)를 부가하는 단계;불순물(dopant)을 주입함으로써, 상기 각 워드라인(6)사이에서 자체 정렬되는 상기 소스영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
- 제 1 항에 있어서, 상기 층구조체(11,12,13)의 상부 실리콘층(13)은 상기 불순물이 주입되기 전에 상기 워드라인(6)에 대해 자체 정렬되어 제거되는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 채널영역(4)을 결정하는 상기 트렌치는 대단히 협소하고, 에지위로 디포짓된(deposited) 제 2층(600)에 대한 이방성 에칭의 결과로서 분리(spacer)구조체(800)를 형성하고 상기 에지를 구성하는 구조체(700)제거함으로써 생성되며; 상기 분리구조체(800)의 폭은 디포짓된 상기 제2층(600)의 두께와 거의 동일하며, 상기 분리구조체(800)는 상기 분리구조체(800) 하부에 위치한 제 1층(500)의 산화가 진행되는 동안 산화장벽이 되며, 따라서 상기 분리구조체(800)가 제거된 이후, 상기 분리구조체(800)와 나란히 인접한 산화물층(900)은 하부에 위치한 상기 제 1층(500)이나 하부의 층들에 대해 에칭마스크의 역할을 하며; 상기 제 1층(500), 제 2층(600), 및 상기 산화물층(900)을 이루는 물질은 각각 선택적으로 에칭될 수 있는 특성을 가지는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
- 제 3 항에 있어서, 상기 제 2층(600)은 실리콘질화물을 포함하고, 상기 제1층(500)은 다결정실리콘을 포함하는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
- 제 3 항 또는 제 4 항에 있어서, 상기 제 1층(500)은 상기 실리콘산화물층/다결정실리콘층/실리콘산화물층 층구조체(200,300,400)에 부가되는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
- 제 3 항 내지 제 5 항 중 어느 한 항에 있어서, 각각의 상부층(top layer)은 하부층에 대한 에칭마스크로 사용되는 것을 특징으로 하는 플래시 EEPROM셀 어레이의 소스영역 형성방법.
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