KR100294099B1

KR100294099B1 - 비휘발성반도체장치및그제조방법

Info

Publication number: KR100294099B1
Application number: KR1019970038808A
Authority: KR
Inventors: 고지 가나모리
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-08-15
Filing date: 1997-08-14
Publication date: 2001-07-12
Also published as: JP3008857B2; JPH1065126A; KR19980018681A; US5838611A

Abstract

무접촉 어레이 구조를 갖는 반도체 메모리 장치는 불순물의 확산에 의해 반도체 기판에 형성된 비트 라인(bit-line); 상기 비트 라인을 교차하도록 기판에 형성된 워드 라인(word-line)(제어 게이트); 및 상기 비트 라인과 워드 라인과의 교차 영역에 배치된 부유 게이트를 포함한다. 고저항 영역이 부유 게이트의 양측에 그리고 상기 부유 게이트에 대해 오프셋(offset) 방식으로 배치된 비트 라인에 대하여 평행하게 연장한다. 고저항 영역과 워드 라인 사이에 두꺼운 유전체막이 형성된다. 이러한 반도체 메모리 장치에서는, 보다 높은 효율을 갖는 소스측 주입 방법을 이용하여 부유 게이트(프로그래밍)에 전자를 주입할 수 있어, 저 프로그래밍 전압, 저 전력 소비, 및 고집적화가 달성된다.

Description

비휘발성 반도체 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 비휘발성 반도체 장치의 구조 및 그 제조 방법에 관한 것이다.

예를 들면, IEDM TECHNICAL DIGEST, pp. 592-595, December, 1986, "HIGH DENSITY CONTACTLESS, SELF ALIGNED EPROM CELL ARRAY TECHNOLOGY"이라는 논문에 서술된 바와 같이, 지금까지 반도체 메모리 장치에서 무접촉 어레이라고 하는 기술은 반도체 메모리 장치를 보다 고집적화하는데 사용되고 있다. 도 1은 무접촉 어레이의 실시예를 설명한 평면도를 도시하며, 도 2a와 도 2b는 각각 도 1의 선 A4-A4와 B4-B4에 따른 단면도이다. 실리콘 기판(201)에 형성된 확산층인 비트 라인(202)의 각각은 기판(201)위의 상부층에 형성된 제어 게이트로서 동작하는 워드 라인(208)의 각각에 수직하게 어레이된다. 어레이에는 비트 라인과 워드 라인간의 어떠한 접촉도 존재하지 않기 때문에 상기 어레이를 무접촉 어레이(contactless array)라 칭한다. 상기 확산층의 산화에 의해 형성된 유전체막(203)이 격리를 위해 비트 라인(202)과 워드 라인(208) 간에 삽입된다. 게다가, 메모리 셀을 위한 채널이, 인접하는 두 비트 라인 간에 존재하며, 게이트(205)가 채널과 비트 라인을 오버랩(overlap)하고 유전체막(207)에 의해 워드 라인(208)과 격리된 구성으로 부유 게이트(205)가 게이트 유전체막(204)위에 배치된다. 장치는 워드 라인 간의 공간에 의해 분리된다. 따라서, 메모리 셀의 구조는 더욱 간단하고 무접촉 구조를 채택함으로써 고집적화가 실제 가능하게 된다.

그와 같은 메모리 셀 어레이의 제조 공정이 도 3a, 3b, 및 3c를 참조하여 서술될 것이며, 이는 도 2a의 그것과 같은 동일 부분의 연속적 단계에서 각각의 단면도를 도시한다. 도 3a에 도시된 바와 같이, 비트 라인으로서 동작하는 소스와 드레인 영역(202)이 이온 주입 기술에 의해 실리콘 기판(201)에 형성된다. 다음에, 도 3b에 도시된 바와 같이, 게이트 산화막(204)이 열 산화법에 의해 형성된다. 이 단계에서, 불순물로 인한 가속된 산화에 의해 게이트 산화막보다 두꺼운 산화물층(203)이 소스와 드레인 영역에 제공된다. 다음에, 도 3c에 도시된 바와 같이, 부유 게이트(205)가 소정의 패턴으로 형성되며, 다음에 도 2a에서 도시된 바와 같이, 제어 게이트의 격리를 위한 층간막 유전체막(207)과, 도면에는 도시되지 않은 제어 게이트로서의 워드 라인(208)이 순차적으로 형성되어, 최종적으로 메모리 셀을 완성한다.

현재 비휘발성 반도체 장치에서는, 저 프로그래밍(programming) 전압과 저소비 전력을 달성하기 위해서, 고저항 오프셋 구조를 갖는 장치가 제안되고 있다. 예를 들면, 장치중의 하나는 일본 특허 출원 제 H5-273263에 개시되었고, 본 발명의 발명자와 동일한 발명자에 의해 제안되었다. 도 4에 도시된 바와 같이, 장치는 소스(303)와 드레인(304)이 실리콘 기판(301)에 형성되며, 유전체막(305), 부유 게이트(306), 및 층간막(307)과 제어 게이트(308)가 그 순서로 소스(303)와 드레인(304) 사이에 존재하는 기존 채널위에 형성되고, 이들은 모두 유전체막(309)에 의해 덮혀진다. 오프셋 영역(310)이 소스(303)와 채널 사이에 형성되는데, 이 영역은 붕소로 도핑된 p-확산층(310)으로 구성된다. 채널 저항과 비교해 볼 때, 오프셋 영역은 고저항을 갖기 때문에, 소스(303)와 드레인(304) 사이에 인가된 거의 모든 전압이 오프셋 영역(310)에 집중되게 된다. 인가된 전압의 그와 같은 집중으로 고온 전자가 오프셋 영역(310)에서 보다 높은 효율로 발생되게 되며, 이는 보다 낮은 전압과 전류, 다시 말해서, 보다 적은 전력 소비로, 고온 전자 주입되는 것을 가능하게 한다.

그와 같은 오프셋 구조를 갖는 비휘발성 반도체 장치의 제조의 공정이 도 5a, 5b, 및 5c를 참조하여 서술될 것이다. 도 5a에 도시된 바와 같이, 다음의 순서로 윗방향으로 어레이된 유전체막(305), 부유 게이트(306), 층간막(307), 및 제어 게이트(308)로 구성된 스택(stacked) 게이트 구조가 실리콘 기판(301)에 형성되며, 다음에 P형 확산층 영역(302)을 만들기 위해서 소스 영역에만 붕소가 이온 주입된다. 그 후에, 도 5b에 도시된 바와 같이, 실리콘층을 형성하기 위해서 폴리실리콘이 스택 게이트의 모든 표면 위에 증착되고 실리콘층이 이방성 에칭되어 측벽(side wall)(311과 312)을 남긴다. 도 5c에 도시된 바와 같이, 드레인 영역 위의 폴리실리콘 측벽(312)은 제거되는 반면에 소스 영역 위의 측벽(311)이 마스크로 덮힌다. 후속으로, 소스 영역 위의 스택 게이트 구조와 폴리실리콘 측벽(311)이 마스킹되고 그와 같은 상황에서, 소스(303)와 드레인(304)의 확산층을 만들기 위해서 자기-정렬(self-alignment)법으로 비소가 이온 주입된다. 마지막 단계로, 도 4에 도시된 바와 같이, 소스 영역 위의 폴리실리콘 측벽(311)이 제거된다. 도 4에 도시된 오프셋 구조가 전압과 전력 소비를 감소시키기 위해 보다 고집적화를 추구하는 무접촉 어레이에 적용되는 것으로 간주된다. 그러나, 무접촉 어레이 구조에서 소스 영역과 채널간에 고저항을 갖는 오프셋 영역을 선택적으로 만드는 것이 어렵기 때문에, 그와 같은 적용은 실용화되기가 어렵다. 보다 상세하게는, 붕소로 도핑된 오프셋 구조를 갖는 비휘발성 반도체 장치에서는, 워드 라인이 형성된 후 오프셋 영역이 만들어진다. 다른 한편으로, 무접촉 어레이구조에서는, 제어 게이트(워드 라인)와 소스/드레인(비트 라인)은 수직으로 상호 교차하고, 워드 라인이 형성된 후, 붕소가 워드 라인 아래에 도핑될 수 없다. 비록 내부에 오프셋 구조를 갖는 비휘발성 반도체 메모리 장치의 구조가 무접촉 어레이 구조에 간단히 채용되더라도, 제어 게이트가 붕소로 도핑된 영역 위에 배치되고, 제어 게이트(워드 라인)와 소스와 드레인(비트 라인)이 상호 교차하기 때문에, 오프셋 구조가 실현되지 않는다.

본 발명의 목적은 고저항을 갖는 오프셋 구조를 가지며, 보다 고집적화할 수있는 무접촉 어레이를 가지며, 보다 높은 효율로 소스측 주입에 의해 고온 캐리어의 주입을 가능하게 하는 비휘발성 반도체 장치 및 그 제조 방법을 제공하는 것이다.

본 발명은 무접촉 어레이 구조를 갖는 반도체 메모리 장치에서, 부유 게이트의 양측에 배치된 비트 라인이 부유 게이트에 대해 오프셋되어 있는 고저항 영역을 갖는 것에 특징이 있다. 특히, 고저항을 갖는 오프셋 영역은 워드 라인을 오버랩하고, 오프셋 영역과 워드 라인이 두꺼운 유전체막에 의해 전기적으로 분리된다. 게다가, 본 발명에서 제2와 제3 워드 라인 사이 마다에 소거 전극이 개별적으로 삽입되는 것이 바람직하다. 본 발명에서 트렌치를 반도체 기판속에 만든 다음 트렌치에 유전체막을 가득 채워 형성된 LOCOS 유전체막 또는 트렌치 격리막이 인접한 부유 게이트 간에 형성되는 것이 더 바람직하다.

본 발명의 제조의 방법은 제1 도전형의 반도체 기판에 게이트 유전체막을 형성하는 단계; 상기 게이트 유전체막에 부유 게이트를 형성하기 위해 전극을 형성하는 단계; 전극의 한 측면의 영역이 동일 전극에 의해 가려질 수 있으나, 이로 인해 그 다른 측면의 영역은 가려질 수 없도록 하는 방법으로 그 표면에 대해 경사진 각도로 상기 기판에 대해 상기 제1 도전형의 불순물을 제1 이온 주입하는 단계; 전극의 상기 측면에 유전체막의 측벽을 형성하는 단계; 비트 라인을 형성하기 위해 그 표면에 수직한 방향 또는 상기 제1 이온 주입의 방향에 반대인 방향으로 그 표면에 대해 경사진 각도로 상기 기판에 대해 제2 도전형의 불순물을 제2 이온 주입하는 단계; 유전체막으로 전극간의 공간을 매립시키는 단계; 및 각각의 비트 라인을 교차하도록 워드 라인을 형성하는 단계를 포함한다.

본 발명의 고저항의 오프셋 영역을 갖는 비휘발성 반도체 장치에 따르면, 보다 고집적화를 달성할 수 있는 무접촉 메모리 어레이로 보다 낮은 프로그래밍 전압과 보다 적은 전력 소비가 동시에 실현된다. 그 이유는 보다 높은 효율의 소스측 주입이 실제적으로 수행될 수 있기 때문이다. 게다가, 본 발명의 고저항의 오프셋 영역을 갖는 비휘발성 반도체 장치에 따르면, 보다 고집적의 무접촉 메모리 어레이를 제조할 수 있게 된다. 그 이유는, 소스측 주입이 프로그램 동작으로 사용되고 다른 한편으로 소거 전극이 소거 동작으로 채택될 때, 메모리 셀 어레이의 확산층에 인가되기 위해 보다 높은 동작 전압이 필요하지 않아 얇은 확산층이 유지될 수 있으며, 이는 집적도를 더욱 증가시킬 수 있기 때문이다.

도 1은 무접촉 어레이 구조의 종래의 반도체 메모리 장치의 평면도.

도 2a와 도 2b는 각각 선 A4-A4와 B4-B4에 따른 도 1의 단면도.

도 3a 내지 3c는 그 공정 순서로 도 1, 2a, 및 2b의 상기 반도체 메모리 장치의 제조 방법을 설명하는 단면도.

도 4는 다른 종래의 반도체 메모리 장치의 실시 예의 단면도.

도 5a 내지 5c는 그 공정 순서로 도 4의 상기 반도체 메모리 장치의 제조 방법을 설명하는 단면도.

도 6은 본 발명의 제1 실시예를 도시한 회로도.

도 7a는 제1 실시예의 반도체 메모리 장치의 평면도이며, 도 7b와 도 7c는 각각 선 A1-A1과 B1-B1에 따른 도 7a의 단면도.

도 8a 내지 도 8f는 각각 본 발명의 상기 제1 실시예의 반도체 메모리 장치의 제조 방법을 설명하는 단면도.

도 9는 본 발명의 제2 실시예를 도시한 회로도.

도 10a는 본 발명의 상기 제2 실시예의 반도체 메모리 장치의 평면도이고, 도 10b와 10c는 각각 선 A2-A2와 B2-B2에 따른 도 10a의 단면도.

도 11a는 본 발명의 상기 제2 실시예의 반도체 메모리 장치의 제조 방법중 제1 단계를 설명하는 평면도이고, 도 11b는 선 A3-A3에 따른 도 11a의 단면도.

도 12a는 도 11a의 제조 방법과 동일한 제조 방법중 제2 단계를 설명하는 평면도이고, 도 12b, 12c, 및 12d는 각각 선 B3-B3, C3-C3, D3-D3에 12a의 단면도.

도 13a 내지 13i는 각각 본 발명의 상기 제2 실시예의 반도체 메모리 장치의 제조 방법의 제3 내지 제11 단계를 도시한 단면도.

도 14a 내지 14c는 그 공정 순서로 본 발명의 제3 실시예의 반도체 메모리 장치의 제조 방법을 설명한 단면도.

도 15는 본 발명의 제4 실시예의 반도체 메모리 장치를 도시한 단면도.

도 16은 본 발명의 제5 실시예의 반도체 메모리 장치를 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

101 : P형 반도체 기판

102 : N형 확산층

103 : P형 확산층

104 : 게이트 유전체막

105 : 부유 게이트

106 : 유전체막

107 : 층간막

108 : 제어 게이트

109 : 산화물 측벽

110 : 유전체막

111 : 산화물 측벽

112 : 소거 전극

113 : 소자 분리 유전체막

114 : 터널 게이트 산화막

115 : LOCOS 유전체막

116 : 트렌치 격리 구조

지금부터, 현재 본 발명의 바람직한 실시예가 첨부된 도면을 참조하여 상세히 서술될 것이다.

도 6은 본 발명의 제1 실시예의 메모리 셀 어레이를 도시한 회로도이다. 이 메모리 셀 어레이에서, 비트 라인 B1 내지 B4의 각각은 워드 라인 W1 내지 W3를 교차하며, 메모리 셀은 각각의 부유 게이트를 갖고 워드 라인 W1 내지 W3은 각각의 제어 게이트로서 동작한다. 게다가, 비트 라인 B1 내지 B4는 선택적으로 소스와 드레인으로 동작한다. 다시 말해서, 메모리 셀 X에서, 비트 라인 B1은 소스이고, 비트 라인 B2는 드레인이며, 이 때, 메모리 셀 Y에서, 비트 라인 B2는 다른 소스이고 비트 라인 B3은 다른 드레인이다.

도 7a는 실시예의 메모리 셀의 평면도이고 도 7b와 7c는 각각 선 A1-A1과 B1-B1에 따른 도 7a의 단면도이다. 비트 라인으로서 각각 N형 불순물로 도핑된 다수의 제1 확산층(102)은 상호 평행하게 P형 실리콘 기판(101)에 만들어지고, 각각 워드 라인으로서 다수의 제어 게이트(108)가 상호 평행하게 상기 제1 확산층(102)에 수직인 방향을 따라 형성된다. P형 실리콘 기판(101)의 농도보다 고농도의 P형 불순물을 갖는 제2 확산층(103)이 상기 제2 확산층(102)의 각각의 한 측면에 만들어진다. 도면을 바라볼 때 근접된 제1 확산층(102)의 동일한 측면에 반드시 제2 확산층(103)이 배치된다. 전자를 축적하는 역할을 하는 부유 게이트(105)가 그 사이에 게이트 유전체막(104)을 갖는 실리콘 기판(101)의 표면에 형성된다. 이 때, 산화물 측벽(109)은 부유 게이트(105)의 양측에 형성되고 한 산화물 측벽의 하부 끝부분은 제1 확산층(102)을 오버랩하지 않지만 다른 산화물 측벽의 하부 끝부분은 또 다른 제1 확산층(102)을 오버랩한다. 다시 말해서, 부유 게이트(105)의 일 단이 제1 확산층(102)에 대해 필수적으로 오프셋되고 이 오프셋 영역에 제2 확산층(103)이 만들어진다. 인접한 두 부유 게이트 간의 공간은 게이트 산화막(104)보다 적어도 두껍게 유전체막(106)이 가득 채워지고 층간막(107)은 제어 게이트(108)로 부터 부유 게이트(105)를 전기적으로 격리한다. 게다가 제1(102) 또는 제2 확산층(103)과 제어 게이트(108) 간의 전기적 격리가 유전체막(106)과 층간막(107)에 의해 수행된다.

이 구조의 무접촉 어레이의 동작이 서술될 것이다. 우선, 부유 게이트로의 전자 주입(프로그램 동작)이 서술될 것이다. 예를 들면, 메모리 셀 X에 대해 프로그래밍이 수행될 때, 양전압이 워드 라인 W1에 인가되며, 비트 라인 B1(소스)이 접지되고 양전압이 비트 라인 B2(드레인)에 인가된다. 워드 라인 W1 이외에 모든 워드 라인이 접지된다. 그와 같은 상황에서, 제어 게이트 전극에 인가된 양전압에 의해 소스와 드레인 간에 전류가 흐른다. 이러한 경우에, 제어 게이트(108)와 제1 확산층(102) 또는 제2 확산층(103)간의 유전체막(106)은 두껍고 오프셋 영역의 제2 확산층(103)의 P형 불순물의 농도가 P형 실리콘 기판(101)의 농도보다 높기 때문에, 채널의 저항과 비교할 때, 오프셋 영역은 충분히 보다 큰 저항을 가진다. 그 결과로, 소스와 드레인간에 인가된 거의 모든 전압이 오프셋 영역(103)에 나타나게 되고 오프셋 영역의 전계 강도는 높아져, 오프셋 영역의 부근에서 보다 높은 효율로 고온 전자를 발생시키며 이로 인해 전자가 부유 게이트(105)으로 주입된다. 메모리 셀의 문턱 전압은 부유 게이트(105)에 주입된 전자에 의해 보다 높아지게 된다. 상기의 보다 높은 문턱 전압의 상태는 프로그램 상태로서 명시된다. 각각의 비트 또는 어레이위에 흩어져 있는 비트의 그룹에 대해 프로그램 동작이 수행될 수 있다.

다음에, 부유 게이트로 부터 전자의 방출(소거 동작)이 서술될 것이다. 예를 들면, 소거가 도 6의 메모리 셀 X에서 수행될 때, "0" 또는 음전압이 워드 라인 W1에 인가되고 양전압이 비트 라인 B2에 인가된다. 이 때, F-N 터널 전류가 흐를 수 있는 그 정도의 값으로 워드 라인과 비트 라인 간에 전위차가 설정된다. 그 결과로, 메모리 셀의 문턱 전압을 감소시키기 위해서 F-N 전류에 의해 부유 게이트로부터 비트 라인 B2로 전자가 방출된다. 소거 동작이 각 비트 또는 어레이 위에흩어져 있는 비트의 그룹에 대해 수행될 수 있다.

다음에, 메모리 셀이 기록 상태인지 소거 상태인지가 판단되는 판독 동작이 서술될 것이다. 예를 들면, 판독이 메모리 셀 X에서 수행될 때, 양전압이 워드 라인 W1(제어 게이트)에 인가되고, 비트 라인 B2가 접지되고 양전압이 비트 라인 B1(드레인)에 인가된다. 이 때, 워드 라인과 비트 라인(드레인)에 인가된 양전압이 프로그래밍이 수행될 때 인가된 전압보다 낮고 워드 라인 W1 이외의 다른 워드 라인이 접지된다. 게다가, 비트 라인의 역할은 프로그램 상태의 그것에 반대라는 것이 중요하다. 반대의 역할로, 비트 라인 B1의 전압이 오프셋 영역에 인가되어 전자의 전위가 오프셋 영역에서 낮아진다. 다시 말해서, 오프셋 영역의 전계의 강도가 완화되고, 이로 인해 고온 전자의 발생이 억제되어, 안정된 방법으로 판독하는 것을 가능하게 하는 데, 여기서 판독은, 메모리 셀이 소거 상태에 있을 때, 전류가 비트 라인 간에 흐르며, 기록 상태에 있을 때는, 어떠한 전류도 비트 라인 간에 흐르지 않는다는 현상에 기초하여 메모리 셀이 프로그램 상태인지 소거 상태인지를 판단하는 동작이다.

상술한 바와 같이, 무접촉 어레이의 그와 같은 구조에서, 비록 제어 게이트(108)와 오프셋 영역(103)이 각각에 의해 오버랩될 지라도, 제어 게이트(108)와 오프셋 영역(103)은 그 사이에 놓이는 충분히 두꺼운 유전체막(106)으로 상호 격리되고 오프셋 영역(103)의 저항이 부유 게이트(105) 아래에 채널의 저항보다 충분히 높도록 설계된다. 따라서, 기록이 무접촉 어레이에서 수행될 때, 보다 높은 효율의 소스측 주입 방법에 의한 고온 캐리어 주입이 실현될 수 있고, 보다 낮은 동작 전압, 보다 적은 전력 소비, 및 보다 높은 집적도가 동시에 모두 실현될 수 있다.

도 6의 무접촉 어레이의 제조 방법의 예가 도 8a 내지 8f를 참조하여 서술될 것이다. 이들 도 8a 내지 8f는 각각 도 7b에 도시된 반도체 메모리 장치에 관한 단면도이다. 도 8a에 도시된 바와 같이, 우선, 게이트 산화막(104)이 열 산화 또는 CVD 방법에 의해 P형 반도체 실리콘 기판(101)에 형성되고, 도핑되지 않은 폴리실리콘 또는 N형 폴리실리콘(105A)이 게이트 산화막(104)에 더 증착된다. 도핑되지 않는 폴리실리콘이 CVD 방법에 의해 증착될 때, 열적 확산 또는 이온 주입 방법에 의해 도핑되지 않은 폴리실리콘이 N형 불순물로 도핑된다. 다음에 폴리실리콘(105A)이 선형 패턴으로 처리된다.

도 8b에 도시된 바와 같이, P형 확산층(103)을 만들기 위해서, 표면(101)에 대해 수직선으로부터 각도 θ(0°<θ< 90°)로, P형 불순물, 예를 들면 붕소가 그와 같이 패터닝된 기판에 비스듬하게 이온 주입된다. 이러한 상황에서, 폴리실리콘(105A)은 폴리실리콘(105A)의 한 단에 P형 확산층(103)을 오버랩하고, 폴리실리콘(105A)의 새도윙 효과(shadowing effect)로 인해 이온 주입되지 않는 영역이 기판(101)의 그 다른 단에 남게 된다.

다음에, 도 8c에 도시된 바와 같이, CVD 방법에 의해 이온 주입된 기판(101)에 산화막이 증착되고, 산화막이 에칭 백되어 산화막 측벽(109)이 남는다.

다음에, 도 8d에 도시된 바와 같이, 기판(101)에 N형 확산층을 형성하기 위해서 N형 불순물, 예를 들면 비소가 이온 주입되는데, 여기서, 이온 주입의 방향은기판(101)의 표면에 수직이거나 P형 확산층(103)을 만들기 위해서 붕소 이온 주입이 수행될 때의 반대인 기판(101)에 대해 수직선으로부터 경사진다. 이러한 상황에서, 붕소의 농도가 폴리실리콘(105A)의 한 단에서 충분히 높기 때문에, N형 확산층(102)과 붕소 확산층을 오버랩한 폴리실리콘(105A)의 그 끝부분 간의 영역에서 오프셋이 발생한다. 폴리실리콘(105A)의 다른 단에서는, 붕소가 이온 주입되지 않았기 때문에, N형 확산층(102)은 비소의 확산에 의해 폴리실리콘(105A)을 오버랩한다.

도 8e에 도시된 바와 같이, 유전체막, 예를 들면 산화막은 CVD 방법에 의해 비소 이온 주입된 기판에 증착되고 다음에 부유 게이트 간의 공간에 매입된 산화막(106)을 형성하기 위해서 기판(101)이 에칭 백되는데, 여기서 폴리실리콘(105A)의 상부 표면이 완전히 노출된다.

도 8f에 도시된 바와 같이, 산화물층 또는 산화물과 질화막으로 구성된 층막(107)인 다른 유전체막이 기판(101) 위에 형성되고 후속으로 그 위에 폴리실리콘 또는 폴리사이드(108A)의 형성이 수행된다. 다음에 폴리실리콘 또는 폴리사이드(108A)가 제어 게이트(108)를 형성하기 위해 패터닝된다. 동시에 패터닝함에 따라, 제어 게이트의 패턴이 존재하지 않는 영역의 질화막을 포함하는 산화막 또는 층막과 폴리실리콘(105A)이 격리 상태로 부유 게이트(105)를 형성하기 위해 에칭된다.

본 발명의 제2 실시예가 첨부된 도면을 참조하여 서술될 것이다. 도 9는 본 발명의 제2 실시예에 관한 무접촉 어레이를 도시한 회로도이다. 상기 제2 실시예가 소거 전극(E1과 E2)을 더 포함한다는 점에서 이 실시예는 상기 제1 실시예의 구조와 다르다.

도 10a는 상기 제2 실시예의 평면도이고 도 10b와 10c는 도 10a의 선 A2-A2와 B2-B2에 따른 각각의 단면도이다. 상기 제2 실시예에서, 상기 제1 실시예의 그것과 유사한 기능을 갖는 부분은 상기 제1 실시예의 그것과 동일한 표시로 표시되고 상세한 설명이 생략될 것이다. 상기 제2 실시예의 구조에서, 부유 게이트(105)가 두꺼운 유전체막(113)으로 격리되며, 제어 게이트(108)와 부유 게이트(105)를 포함한 상부 영역은 형성된 터널 게이트 산화막(114)으로 덮이고 제어 게이트(108)를 어레이하는 방향을 따라 매 두 번째 제어 게이트(108)와 매 세 번째 제어 게이트(108) 간에 소거 전극(112)이 형성된다. 이 상태에서, 한 소거 전극(112)에 접촉한 메모리 셀 어레이는 최소 소거 블록이며, 이 소거 블록내에서 메모리 셀의 모든 부유 게이트에 접촉하기 위해서는 적어도 각 소거 블록에 대해 하나의 소거 전극이 형성될 필요가 있다.

소거 전극이 사용되는 경우의 소거 동작이 서술될 것이다. 예를 들면, 소거가 메모리 셀 X, Y, 및 Z에 대해 수행될 때, 기판 또는 웰(wells), 비트 라인 및 워드 라인이 접지되며, 양전압이 소거 전극 E1에만 인가된다. 이 때, F-N 전류가 소거 전극과 부유 게이트 간에 흐를 수 있는 그 정도의 값으로 소거 전극(112)에 인가되는 전압이 설정된다. 그 결과로, F-N 전류에 의한 전압 인가 하에 부유 게이트(105)에서 소거 전극(112)으로 전자가 방출되어 소거 동작이 수행된다. 따라서, 소거 동작에서, 전압은 단지 소거 게이트 전극(112)에만 인가될 필요가 있다.소거가 수행될 때, F-N 전류를 흐르게 하기 위해서 확산층은 거기에 전압의 인가를 필요로 하지 않는다는 점에서 상기 제2 실시예는 상기 제1 실시예와 차이가 있어 확산층에서 기판으로의 누설 전류를 피할 수 있다. 게다가, 확산층의 내전압이 단지 프로그램과 판독 동작만을 고려하여 설계될 수 있어, 내전압이 보다 낮은 값으로 설정될 수 있다.

상기 제2 실시예에 따른 제조의 방법의 예제가 상세히 서술될 것이다. 도 11a의 평면 패턴으로 도시된 바와 같이, 격리를 위해 사용되는 패턴을 갖는 산화막(113)이 열 산화 또는 CVD 방법에 의해 P형 반도체 실리콘 기판(101)에 형성된다. 도 11b는 도 11a의 선 A3-A3에 따른 단면도이다. 다음에, 게이트 산화막(104)이 열 산화 또는 CVD 방법에 의해 소자 영역에 형성되고 도핑되지 않은 폴리실리콘 또는 N형 폴리실리콘(105B)이 게이트 산화막(104)에 증착된다. 도핑되지 않은 폴리실리콘이 CVD 방법에 의해 증착될 때, N형 폴리실리콘을 만들기 위해서 열 확산 방법 또는 이온 주입과 열 확산의 조합된 방법에 의해 폴리실리콘이 N형 불순물로 도핑된다.

도 12a에 도시된 바와 같이, 폴리실리콘(105B)은 선의 형태로 패터닝된다. 도 12b, 12c, 및 12d는 선 B3-B3, C3-C3, 및 D3-D3에 따른 각각의 단면도이다. 도 12b 내지 12d의 단면도는 영역 또는 부분에 대응한 각각의 표시로 표시된다.

도 13a에 도시된 바와 같이, 패터닝된 폴리실리콘(105B)이 마스크로서 사용되면서, 패터닝된 폴리실리콘(105B)의 스트립(strip)간의 절연을 위한 산화막(113)이 예를 들면, 건식 에칭 방법에 의해 제거된다.

도 13b에서, P형 불순물, 예를 들면 붕소가, P형 확산층(103)을 만들기 위해서 기판의 표면에 대해 각도(0°<θ< 90°)로 비스듬하게 이온 주입된다. 이러한 상황에서, P형 확산층(103)은 폴리실리콘(105B)의 한 단을 오버랩하고, 인접한 폴리실리콘(105B)의 새도윙 효과에 의해 이온 주입이 수행되지 않은 영역이 폴리실리콘(105B)의 다른 단에 남게 된다.

도 13c에 도시된 바와 같이, 산화막이 CVD 방법에 의해 증착되며, 산화물 측벽(109)을 형성하기 위해서 산화막이 에칭 백된다.

다음에, 도 13d에 도시된 바와 같이, 기판의 표면에 수직인 방향 또는 N형 확산층(102)을 형성하기 위해서 P형 확산층(103)이 이온 주입에 의해 만들어질 때의 방향과는 반대 방향으로 그것에 대해 경사진 각도로 N형 불순물, 예를 들면 비소의 이온 주입이 수행된다. 이러한 상황에서, 발생한 비소 확산의 영향하에도, 붕소가 폴리실리콘(105B)의 한 단에서의 농도가 충분히 높기 때문에, N형 확산층과 폴리실리콘(105B)의 한 단 간에 오프셋 영역이 만들어지며, 이는 붕소 확산층(102)에 의해 오버랩된다. 그러나, 붕소로 이온 주입되지 않은 폴리실리콘(105B)의 다른 단 영역에는, N형 확산층(102)을 형성하기 위해서 비소가 확산되고 N형 확산층은 폴리실리콘(105B)을 오버랩한다.

다음에, 도 13e에 도시된 바와 같이, 유전체막(106), 예를 들면 산화막이 CVD 방법에 의해 증착되고 폴리실리콘 간의 공간을 매립하기 위해 산화막(106)이 에칭 백되는데, 여기서 폴리실리콘(105B)의 상부면이 에칭 백으로 완전하게 노출된다.

유전체막(107), 예를 들면 산화막 또는 산화막과 질화막의 층구조가 노출된 폴리실리콘(105B)에 형성되며, 도 13f에 도시된 바와 같이, 폴리실리콘 또는 폴리사이드(108A)가 유전체막(107)에 증착되고, 유전체막(110), 예를 들면 산화막이 폴리실리콘 또는 폴리사이드(108A)에 CVD 또는 열 산화 방법에 의해 형성된다.

도 13g에 도시된 바와 같이, 제어 게이트(108)를 형성하기 위해서 산화막(110)과 폴리실리콘 또는 폴리사이드(108A)가 패턴 형태로 처리된다.

도 13h에 도시된 바와 같이, CVD 방법에 의해 패턴 형태로의 처리이후, 유전체막, 예를 들면 산화막이 증착되고 산화물 측벽(111)을 형성하기 위해서 건식 에칭에 의해 유전체막이 에칭 백된다.

도 13i에 도시된 바와 같이, 부유 게이트(105)를 형성하기 위해서, 산화막(110)과 산화막 측벽(111)을 마스크로 사용하여 건식 에칭에 의해 폴리실리콘(105B)이 격리를 위해 제거된다.

도 10c에 도시된 바와 같이, CVD 방법 또는 열 산화 방법에 의해 부유 게이트(108)의 노출된 부분을 덮기 위해서 유전체막(114), 예를 들면 산화막이 형성된다. 폴리실리콘이 CVD 방법에 의해 유전체막(114)에 더 증착되고 폴리실리콘이 소거 전극(112)을 형성하기 위해서 패터닝되어, 메모리 셀이 완성된다. 상술한 부유 게이트(105)와 소거 전극(112) 간의 산화막(114)은 터널 유전체막이다.

다음에, 본 발명의 제3 실시예가 도 14a 내지 14c를 참조하여 상세히 서술될 것이다. 상기 제2 실시예의 도 10a 내지 10c, 도 11a와 11b, 도 12a 내지 12d, 및 도 13a 내지 13i에 도시된 공정에 도시된 바와 같이, 상기 제2 실시예에 의해채택된 공정은 P형 반도체 실리콘 기판(101)에 소자의 격리를 위한 산화막(113)을 형성하는 단계; 또한 기판(101) 또는 이미 형성된 기존의 막에 게이트 산화막(104)과 폴리실리콘(105A)을 형성하는 단계; P형 확산층(103)을 만들기 위해, 기판(101)에 대해 비스듬하게, 예를 들면 표면에 대해 각도 θ(0°<θ< 90°)로, P형 불순물을 이온 주입하는 단계; 및 마지막으로 상기 제2 실시예의 그것과 동일한 산화물 측벽(109)을 형성하는 단계를 포함한다.

그러나, 상기 제3 실시예에서, 도 14a에 도시된 바와 같이, 산화물 측벽(109)이 형성될 때도 역시 또한 폴리실리콘(105B) 간의 공간에 형성된 소자의 격리를 위한 산화막(113)이 건식 에칭 방법에 의해 제거된다.

상술된 단계 이후, 도 14b와 14c에 도시된 바와 같이, 기판(101)의 표면에 수직인 방향 또는 N형 확산층(102)을 형성하기 위해서 붕소의 이온 주입에 의해 P형 확산층(103)이 형성될 때의 방향과는 반대 방향으로 경사진 각도로 N형 불순물, 예를 들면 비소가 기판(101)의 표면에 이온 주입된다. 이러한 상황에서, 폴리실리콘(105B)의 한 단에서 발생한 비소의 확산하에서도 붕소의 농도가 충분히 더 높기 때문에, N형 확산층(102)과 폴리실리콘(105B)의 한 단 간에 오프셋 영역이 만들어지고, 이는 P형 확산층(102)을 오버랩한다. 다른 한편으로, 폴리실리콘(105B)의 다른 단에서의 영역이 붕소로 이온 주입되지 않기 때문에, N형 확산층(102)은 그 다른 단에서의 폴리실리콘(105B)을 오버랩한다. 다음의 단계는 상기 제2 실시예의 그것과 동일하다.

다음에, 본 발명의 제4 실시예가 서술될 것이다. 도 15는 본 발명의 제4실시예의 반도체 메모리 장치를 도시한 단면도이다. LOCOS 격리 또는 변형된 LOCOS 격리 구조(115)를 사용하는 격리 기술이 상기 제2 및 제3 실시예의 격리 기술 대신에 제4 실시예에서 채택된다. 그와 같은 격리 기술이 사용될 때, 격리를 위해 산화막의 약 반정도의 두께가 기판의 표면 아래에 형성되며, 이는 메모리 셀의 높이를 감소시킨다. 피크와 벨리(peaks and valleys)가 강조되어 있는 3차원 구조는 미세한 공정에 기본적으로 바람직하지 않기 때문에, 칩에 패키지된 소자의 소형화를 향상시키기 위해서 메모리 셀의 높이를 감소시키는 것이 중요하다. LOCOS 격리 구조가 상기 제4 실시예의 격리로서 채택된다는 점에서만 상기 제4 실시예에 채택된 방법은 상기 제2와 제3 실시예에서 채택된 제조 방법과 차이가 있다.

다음에, 도 16을 참조하여 본 발명의 제5 실시예가 서술될 것이다. 도 16에서, 본 발명의 상기 제2와 제3 실시예의 격리 기술 대신에 트렌치 격리 구조(116)가 격리 기술로서 채택된다. 이 격리 기술이 사용되면, 본 발명의 상기 제4 실시예의 경우보다도 메모리 셀의 높이가 감소되며, 이는 미세한 공정을 보다 용이하게 한다.

상기 제5 실시예에서 채택된 방법은, 격리 구조를 형성하기 위한 상기 제2와 제3 실시예의 단계 대신에 실리콘 기판에 트렌치를 형성하는 단계; 유전체막, 예를 들면 산화막을 CVD 방법에 의해 증착하는 단계; 및 트렌치을 산화막으로 매립시키기 위해서 건식 에칭에 의해 산화막을 에칭 백하는 단계를 포함한 공정을 채택할 필요가 있다.

실시예를 포괄하는 상기의 설명에서, 예로써, n채널형 메모리 셀이 사용된다. 그러나, 본 발명은 n채널형의 메모리 셀을 이용하는 경우에 제한되어 있지 않고, 만약 적절한 종류의 불순물이 선택된다면, n채널형의 메모리 셀의 그것과 유사한 p채널형의 구조 및 그 제조 방법은, 첨부된 청구 범위에 한정된 바와 같이 본 발명의 사상내에 포함된다는 것을 알아야 한다.

본 발명의 고저항의 오프셋 영역을 갖는 비휘발성 반도체 장치에 따르면, 보다 고집적을 할 수 있는 무접촉 메모리 어레이로 보다 낮은 동작 전압과 보다 적은 전력 소비가 동시에 실현된다. 그 이유는 보다 높은 효율의 소스측 주입이 실제적으로 수행될 수 있기 때문이다. 게다가, 본 발명의 고저항의 오프셋 영역을 갖는 비휘발성 반도체 장치에 따르면, 보다 고집적의 무접촉 메모리 어레이를 제조할 수 있게 된다. 그 이유는, 소스측 주입이 기록 동작으로 사용되고 다른 한편으로 소거 전극이 소거 동작으로 채택될 때, 메모리 셀 어레이의 확산층에 인가되기 위해 보다 높은 동작 전압이 필요하지 않아 얇은 확산층이 보유될 수 있으며, 이는 집적도를 더욱 증가시킬 수 있기 때문이다.

Claims

반도체층에 불순물을 확산하여 형성된 비트 라인;

상기 반도체층 상에 상기 비트 라인과 교차하도록 형성된 워드 라인;

상기 비트 라인과 워드 라인과의 교차 영역에 설치되는 부유 게이트

를 구비한 무접촉 어레이(contactless array) 구조의 비휘발성 반도체 기억 장치에 있어서,

상기 부유 게이트의 양측에 위치되는 상기 비트 라인의 한쪽은, 상기 부유 게이트에 대하여 오프셋되어 고저항 영역을 개재한 위치에 설치되고,

상기 부유 게이트의 측벽은, 성막에 의해 형성된 절연막 사이드 월(side wall)이 설치되고, 상기 고저항 영역은 비스듬한 이온 주입에 의해 형성되어, 상기 부유 게이트의 일단만의 영역 아래에, 상기 절연막 사이드 월 영역 아래로부터 연장하여 오버랩하는 영역 아래를 포함하여 설치된 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제1 도전형의 반도체층 상에 게이트 절연막을 형성하는 공정;

그 위에 부유 게이트를 형성하기 위한 전극을 형성하는 공정;

이 전극의 적어도 한쪽 단의 영역이 상기 전극의 음(陰)이 되도록, 그 반대측의 영역은 상기 전극의 음(陰)이 되지 않도록, 상기 반도체층에 대하여 제1 도전형의 불순물을 기판 표면에 대하여 비스듬하게 이온 주입하는 공정;

상기 전극의 측벽에 절연막의 사이드 월을 형성하는 공정;

상기 전극과 상기 절연막 사이드 월을 마스크로하여, 제2 도전형의 불순물을 기판에 대하여 수직 또는 상기 기울기와 반대 방향으로 기울여 이온 주입하여 비트 라인을 형성하는 공정;

상기 전극 사이를 절연막으로 매립하는 공정; 및

그 위에 상기 비트 라인과 교차하도록 워드 라인을 형성하는 공정

을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
제2항에 있어서, 반도체층 상에 두꺼운 절연막을 형성하고, 이 두꺼운 절연막을 소자 영역에서 제거하고, 이 제거된 영역에 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
제2항 또는 제3항에 있어서, 부유 게이트의 양면에 터널 절연막을 형성하고, 이 터널 절연막 사이에 소거 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.
제3항에 있어서, 상기 부유 게이트의 측벽에 사이드 월을 형성함과 동시에, 상기 반도체층 상의 두꺼운 절연막을 제거하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 제조 방법.