CN103236400B - 低温多晶硅薄膜制作方法、薄膜晶体管制作方法 - Google Patents

低温多晶硅薄膜制作方法、薄膜晶体管制作方法 Download PDF

Info

Publication number
CN103236400B
CN103236400B CN201310108582.0A CN201310108582A CN103236400B CN 103236400 B CN103236400 B CN 103236400B CN 201310108582 A CN201310108582 A CN 201310108582A CN 103236400 B CN103236400 B CN 103236400B
Authority
CN
China
Prior art keywords
temperature
low
amorphous silicon
polysilicon film
silicon membrane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310108582.0A
Other languages
English (en)
Other versions
CN103236400A (zh
Inventor
张慧娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201310108582.0A priority Critical patent/CN103236400B/zh
Priority to US14/355,137 priority patent/US9356123B2/en
Priority to PCT/CN2013/076884 priority patent/WO2014153841A1/zh
Publication of CN103236400A publication Critical patent/CN103236400A/zh
Application granted granted Critical
Publication of CN103236400B publication Critical patent/CN103236400B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02043Cleaning before device manufacture, i.e. Begin-Of-Line process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02488Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02592Microstructure amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明提供一种低温多晶硅薄膜制作方法、薄膜晶体管制作方法,属于薄膜晶体管制造工艺领域。其中,该低温多晶硅薄膜的制作方法包括:形成非晶硅薄膜;在预设温度下对所述非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜,所述预设温度低于传统RTA晶化温度。本发明的技术方案能够在普通玻璃基板上形成均匀的迁移率较高的多晶硅薄膜,从而提高薄膜晶体管的电学性能。

Description

低温多晶硅薄膜制作方法、薄膜晶体管制作方法
技术领域
本发明涉及薄膜晶体管(TFT)制造工艺领域,特别涉及一种用于显示器件如液晶显示器(LCD)或有机电致发光显示器(OLED)的低温多晶硅薄膜制作方法、薄膜晶体管制作方法。
背景技术
LTPS(低温多晶硅)由于其原子规则排列,载流子迁移率高(10~300cm2/Vs),同时也有较高的驱动电流,可以加快液晶的反应时间,缩小TFT的体积,增加透过面积,得到更高的亮度和解析度,因此薄膜晶体管的制作工艺中广泛采用LTPS制备有源层。
传统的RTA(快速热退火)非晶硅晶化方法需要在750℃左右的温度范围内进行退火,而玻璃的软化温度在700℃左右,因此无法在普通玻璃上实现晶化;并且在高温晶化的情况下,形核数量过多,不利于形成尺寸较大的晶粒;再者高温晶化提高了膜层内应力,使得晶体缺陷较多。
综上所述,现有利用RTA方法形成的多晶硅薄膜晶粒尺寸偏小,分布不均匀,薄膜粗糙度高,直接影响了低温多晶硅薄膜晶体管的电学性能(迁移率大小、漏电流大小、迁移率及阈值电压的均匀性等)。
发明内容
本发明要解决的技术问题是提供一种低温多晶硅薄膜制作方法、薄膜晶体管制作方法,能够在普通玻璃基板上形成均匀的迁移率较高的多晶硅薄膜,从而提高薄膜晶体管的电学性能。
为解决上述技术问题,本发明的实施例提供技术方案如下:
一方面,提供一种低温多晶硅薄膜的制作方法,包括:
形成非晶硅薄膜;
在预设温度下对所述非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜,所述预设温度低于传统RTA晶化温度。
进一步地,上述方案中,所述形成非晶硅薄膜包括:
在基板上形成一缓冲层;
在所述缓冲层上,采用等离子体增强化学气相沉积法沉积所述非晶硅薄膜。
进一步地,上述方案中,所述在预设温度下对所述非晶硅薄膜进行多次快速热退火包括:
在600~670℃的温度范围内,对所述非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温。
进一步地,上述方案中,所述在预设温度下对所述非晶硅薄膜进行多次快速热退火之前还包括:
在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时处理。
进一步地,上述方案中,所述在预设温度下对所述非晶硅薄膜进行多次快速热退火之后还包括:
在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时处理。
本发明实施例还提供了一种薄膜晶体管的制作方法,包括:
在基板上形成一缓冲层;
在所述缓冲层上以上述方法形成低温多晶硅薄膜;
对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
在沟道区上方形成栅绝缘层,并在栅绝缘层上形成栅电极;
通过离子注入的方式在源区和漏区掺入杂质,在栅电极上方形成层间绝缘层;
在形成有层间绝缘层的基板上形成源电极和漏电极。
本发明实施例还提供了一种薄膜晶体管的制作方法,包括:
在基板上形成一缓冲层;
在所述缓冲层上形成栅电极和栅绝缘层;
在所述栅绝缘层以上述方法形成低温多晶硅薄膜;
对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
通过离子注入的方式在源区和漏区掺入杂质,并在有源层上方形成层间绝缘层;
在形成有层间绝缘层的基板上形成源电极和漏电极。
本发明的实施例具有以下有益效果:
上述方案中,对非晶硅薄膜在低于传统RTA晶化温度的环境下进行多次快速热退火,降低了晶化温度,使得能够在普通玻璃基板上实现晶化,降低了低温多晶硅薄膜的制作成本;并且通过多次快速热退火及后续保温,使晶粒形核与长大分为两个步骤,可以形成均匀,尺寸较大的晶粒。再者低温晶化促使膜层内应力降低,减少了晶体缺陷,能够提高多晶硅薄膜的迁移率,进而提升薄膜晶体管的电学性能。
附图说明
图1为本发明实施例低温多晶硅薄膜的制作方法的流程示意图;
图2为本发明实施例在基板上沉积非晶硅薄膜的示意图;
图3为本发明实施例对非晶硅薄膜进行去氢工艺后的示意图;
图4为本发明实施例在多次快速热退火之后形成晶粒的示意图;
图5为本发明实施例晶粒长大后的示意图;
图6为本发明实施例薄膜晶体管的结构示意图;
图7为本发明实施例在一张基板上形成30个显示面板的示意图;
图8为本发明实施例薄膜晶体管的I-V测试结果示意图。
具体实施方式
为使本发明的实施例要解决的技术问题、技术方案和优点更加清楚,下面将结合附图及具体实施例进行详细描述。
本发明的实施例针对现有技术形成的多晶硅薄膜晶粒尺寸偏小,分布不均匀,薄膜粗糙度高,直接影响了低温多晶硅薄膜晶体管的电学性能的问题,提供一种低温多晶硅薄膜制作方法、薄膜晶体管制作方法,能够在普通玻璃基板上形成均匀的迁移率较高的多晶硅薄膜,从而提高薄膜晶体管的电学性能。
图1为本发明实施例低温多晶硅薄膜的制作方法的流程示意图,如图1所示,本实施例包括:
步骤101:形成非晶硅薄膜;
步骤102:在预设温度下对所述非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜,所述预设温度低于传统RTA晶化温度。
其中,传统RTA晶化温度为750℃。
进一步地,本发明的另一实施例中,包括上述步骤的基础上,在执行步骤101之前,还可以预先对基板进行清洗,使基板保持洁净。
进一步地,本发明的另一实施例中,包括上述步骤的基础上,步骤101具体包括:
在基板上形成一缓冲层;
在所述缓冲层上,采用等离子体增强化学气相沉积法沉积所述非晶硅薄膜。
进一步地,本发明的另一实施例中,包括上述步骤的基础上,步骤103具体包括:
在600~670℃的温度范围内对所述非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温。
进一步地,本发明的另一实施例中,包括上述步骤的基础上,在执行步骤103之前还包括:
在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时的处理。
进一步地,本发明的另一实施例中,包括上述步骤的基础上,步骤103之后还包括:
在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时的处理。
传统RTA晶化温度一般在750℃左右的温度范围内进行退火,而玻璃的软化温度在700℃左右,因此无法在普通玻璃上实现晶化;并且在高温晶化的情况下,形核数量过多,不利于形成尺寸较大的晶粒;再者高温晶化提高了膜层内应力,使得晶体缺陷较多。本发明的低温多晶硅薄膜的制作方法,对非晶硅薄膜在低于传统RTA晶化温度的环境下进行多次快速热退火,降低了晶化温度,使得能够在普通玻璃基板上实现晶化,降低了低温多晶硅薄膜的制作成本;并且通过多次快速热退火,使晶硅晶粒均匀形核,再者低温晶化促使膜层内应力降低,减少了晶体缺陷,能够提高多晶硅薄膜的迁移率,进而提升薄膜晶体管的电学性能。
下面结合附图2-4及具体实施例对本发明的低温多晶硅薄膜的制作方法进行详细介绍。本实施例的低温多晶硅的制作方法包括以下步骤:
S1:在基板上沉积缓冲层;
本发明实施例中,基板可以为普通的玻璃基板,在执行步骤S1之前,可以预先对基板进行清洗,使基板保持洁净。
缓冲层可为SiNx层与SiO2层组成的复合缓冲层,此时,步骤S1具体包括:在基板上,先采用PECVD(Plasma Enhanced Chemical Vapor Deposition,等离子体增强化学气相沉积法)法或者其它沉积方法沉积一层50~150nm厚(其厚度亦可根据需要设置为其它值)的SiNx层;再采用PECVD法或者其它沉积方法沉积一层100~350nm厚(其厚度亦可根据需要设置为其它值)的SiO2层,从而在基板上形成复合缓冲层。
另外,缓冲层亦可为SiO2或SiNx缓冲层。
S2:在缓冲层上沉积非晶硅薄膜;
如图2所示,在基板1上采用PECVD在缓冲层上沉积一层非晶硅材料层,非晶硅材料层的厚度优选为50纳米,其厚度亦可根据需要设置为其它值。执行步骤S2的工艺条件具体可以为:反应气体流量比为SiH4/H2=100~250sccm/500~1250sccm,射频功率为80~120W,沉积腔内压强为1800~2200mtorr及温度为380~400℃。此时,形成的非晶硅薄膜2中含有氢3,
S3:对非晶硅薄膜进行去氢;
如图3所示,对非晶硅薄膜进行去氢,具体地,可以在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时的高温处理。优选地,通过传统退火炉在450℃下对非晶硅薄膜保温1.5小时,去除非晶硅薄膜中的H残留,避免后续快速热退火过程中氢溢出,影响晶化效果。
S4:在低于预设温度的环境下对非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜;
在600~670℃温度范围内对非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温。如图4所示,4为经过步骤S4形成的低温多晶硅薄膜中的晶粒。将非晶硅薄膜在低于预设温度的环境下进行多次快速热退火,降低了晶化温度,使得能够在普通玻璃基板上实现晶化,降低了低温多晶硅薄膜的制作成本;并且通过多次快速热退火,使晶硅晶粒均匀形核,再者低温晶化促使膜层内应力降低,减少了晶体缺陷,能够提高多晶硅薄膜的迁移率。
S5:对低温多晶硅薄膜进行高温保温处理;
具体地,在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时的高温处理。优选地,在450℃的温度范围内,对所述低温多晶硅薄膜进行3小时的保温。
形核之后,将低温多晶硅薄膜在预设高温下保温一段时间,能够促使晶粒长大。这样使晶化分为明显的形核与长大两个阶段,既保证了均匀形核,也保证了晶粒的尺寸。如图5所示,晶粒4长大后,最终可以形成晶粒尺寸在200纳米左右的多晶硅。晶粒尺寸的提高,可以进一步提高多晶硅薄膜的迁移率,进而提升薄膜晶体管的电学性能。
本发明实施例还提供了一种薄膜晶体管的制作方法,包括:
步骤1、在基板上形成一缓冲层;
其中,缓冲层可为SiNx层与SiO2层组成的复合缓冲层,具体地,可以采用PECVD法或者其它沉积方法沉积一层50~150nm厚(其厚度亦可根据需要设置为其它值)的SiNx层;再采用PECVD法或者其它沉积方法沉积一层100~350nm厚(其厚度亦可根据需要设置为其它值)的SiO2层,从而在基板上形成复合缓冲层;另外,缓冲层亦可为SiO2或SiNx缓冲层;
步骤2、在所述缓冲层上沉积非晶硅薄膜;
可以采用PECVD在缓冲层上沉积一层非晶硅材料层,非晶硅材料层的厚度优选为50纳米,其厚度亦可根据需要设置为其它值,工艺条件具体可以为:反应气体流量比为SiH4/H2=100~250sccm/500~1250sccm,射频功率为80~120W,沉积腔内压强为1800~2200mtorr及温度为380~400℃。此时,形成的非晶硅薄膜中含有氢;
步骤3、在低于传统RTA晶化温度的环境下对所述非晶硅薄膜使用RTA设备进行多次快速热退火,形成低温多晶硅薄膜,并对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
其中,可以先对非晶硅薄膜进行去氢,具体地,可以在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时的高温处理。优选地,通过传统退火炉在450℃下对非晶硅薄膜保温1.5小时,去除非晶硅薄膜中的H残留,避免后续快速热退火过程中氢溢出,影响晶化效果。在600~670℃温度范围内对非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温;再在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时的高温处理。之后通过掩膜板对低温多晶硅薄膜进行构图工艺,形成包括源区、漏区和沟道区的有源层;
步骤4、在沟道区上方形成栅绝缘层,并在栅绝缘层上栅电极;
具体地,可以在沟道区上方采用PECVD或者其它沉积方法沉积一层SiNx或SiO2形成栅绝缘层,并在栅绝缘层上采用溅射方式形成栅电极;
步骤5、通过离子注入的方式在源区和漏区掺入杂质,在栅电极上方形成层间绝缘层;
具体地,可以在栅电极上方采用PECVD法或者其它沉积方法沉积SiNx或SiO2形成层间绝缘层;
步骤6、在形成有层间绝缘层的基板上形成源电极和漏电极。
具体地,可以采用溅射方式在形成有层间绝缘层的基板上形成源电极和漏电极。
通过上述步骤形成了顶栅型的薄膜晶体管,其中,在基板上形成低温非晶硅薄膜的方法与本发明实施例的低温多晶硅薄膜的制作方法相同。
采用上述薄膜晶体管的制作方法制作的薄膜晶体管,其结构如图6所示。
本发明实施例还提供了一种薄膜晶体管的制作方法,包括:
步骤1、在基板上形成一缓冲层;
其中,缓冲层可为SiNx层与SiO2层组成的复合缓冲层,具体地,可以采用PECVD法或者其它沉积方法沉积一层50~150nm厚(其厚度亦可根据需要设置为其它值)的SiNx层;再采用PECVD法或者其它沉积方法沉积一层100~350nm厚(其厚度亦可根据需要设置为其它值)的SiO2层,从而在基板上形成复合缓冲层;另外,缓冲层亦可为SiO2或SiNx缓冲层;
步骤2、在所述缓冲层上形成栅电极和栅绝缘层;
具体地,可以在所述缓冲层上采用溅射方法形成栅电极,并采用PECVD法或者其它沉积方法沉积SiNx或SiO2形成栅绝缘层。此外,因为栅绝缘层和缓冲层的材料相同,因此可以在形成非晶硅薄膜前形成一层栅绝缘层即可;
步骤3、在所述栅绝缘层上沉积非晶硅薄膜;
可以采用PECVD在栅绝缘层上沉积一层非晶硅材料层,非晶硅材料层的厚度优选为50纳米,其厚度亦可根据需要设置为其它值,工艺条件具体可以为:反应气体流量比为SiH4/H2=100~250sccm/500~1250sccm,射频功率为80~120W,沉积腔内压强为1800~2200mtorr及温度为380~400℃。此时,形成的非晶硅薄膜中含有氢;
步骤4、在低于传统RTA晶化温度的环境下使用RTA设备对所述非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜,并对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
其中,可以先对非晶硅薄膜进行去氢,具体地,可以在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时的高温处理。优选地,通过传统退火炉在450℃下对非晶硅薄膜保温1.5小时,去除非晶硅薄膜中的H残留,避免后续快速热退火过程中氢溢出,影响晶化效果。在600~670℃温度范围内对非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温;再在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时的高温处理。之后通过掩膜板对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
步骤5、通过离子注入的方式在源区和漏区掺入杂质,并在有源层上方形成层间绝缘层;
具体地,可以在有源层上方采用PECVD法或者其它沉积方法沉积SiNx或SiO2形成层间绝缘层;
步骤6、在形成有层间绝缘层的基板上形成源电极和漏电极。
具体地,可以采用溅射方式在形成有层间绝缘层的基板上形成源电极和漏电极。
通过上述步骤形成了底栅型的薄膜晶体管,其中,在基板上形成低温非晶硅薄膜的方法与本发明实施例的低温多晶硅薄膜的制作方法相同。
如图7所示,利用本发明的薄膜晶体管的制作方法可以在一个基板上形成多个显示面板,以基板上形成有均匀分布的30个显示面板为例,在整个基板上间隔地取15个测试点,具体地,可以在编号为1、3、5、7、9、11、13、15、17、19、21、23、25、27、29的显示面板上各取一个测试点,对每个测试点的薄膜晶体管性能进行测试,得到薄膜晶体管的I-V测试结果如图8所示,其中,横轴为栅极电压,纵轴为薄膜晶体管的源漏电流。可以看出,多个测试点薄膜晶体管的I-V曲线趋向一致,证明本发明实施例制作的薄膜晶体管特性均匀,易于驱动。
以上所述是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明所述原理的前提下,还可以作出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种低温多晶硅薄膜的制作方法,其特征在于,包括:
形成非晶硅薄膜;
在预设温度下对所述非晶硅薄膜进行多次快速热退火,形成低温多晶硅薄膜,所述预设温度低于传统RTA晶化温度;
所述在预设温度下对所述非晶硅薄膜进行多次快速热退火之后还包括:
在400~500℃的温度范围内,对所述低温多晶硅薄膜进行至少3小时处理。
2.根据权利要求1所述的低温多晶硅薄膜的制作方法,其特征在于,所述形成非晶硅薄膜包括:
在基板上形成一缓冲层;
在所述缓冲层上,采用等离子体增强化学气相沉积法沉积所述非晶硅薄膜。
3.根据权利要求1所述的低温多晶硅薄膜的制作方法,其特征在于,所述在预设温度下对所述非晶硅薄膜进行多次快速热退火包括:
在600~670℃的温度范围内,对所述非晶硅薄膜进行至少3次快速热退火,每次快速热退火的时间不大于30s,冷却至室温。
4.根据权利要求3所述的低温多晶硅薄膜的制作方法,其特征在于,所述在预设温度下对所述非晶硅薄膜进行多次快速热退火之前还包括:
在400~500℃的温度范围内,对所述非晶硅薄膜进行1~2小时处理。
5.一种薄膜晶体管的制作方法,其特征在于,包括:
在基板上形成一缓冲层;
在所述缓冲层上以权利要求1-4任一项所述方法形成低温多晶硅薄膜;
对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
在沟道区上方形成栅绝缘层,并在栅绝缘层上形成栅电极;
通过离子注入的方式在源区和漏区掺入杂质,在栅电极上方形成层间绝缘层;
在形成有层间绝缘层的基板上形成源电极和漏电极。
6.一种薄膜晶体管的制作方法,其特征在于,包括:
在基板上形成一缓冲层;
在所述缓冲层上形成栅电极和栅绝缘层;
在所述栅绝缘层上以权利要求1-4任一项所述方法形成低温多晶硅薄膜;
对低温多晶硅薄膜进行构图,形成包括源区、漏区和沟道区的有源层;
通过离子注入的方式在源区和漏区掺入杂质,并在有源层上方形成层间绝缘层;
在形成有层间绝缘层的基板上形成源电极和漏电极。
CN201310108582.0A 2013-03-29 2013-03-29 低温多晶硅薄膜制作方法、薄膜晶体管制作方法 Active CN103236400B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201310108582.0A CN103236400B (zh) 2013-03-29 2013-03-29 低温多晶硅薄膜制作方法、薄膜晶体管制作方法
US14/355,137 US9356123B2 (en) 2013-03-29 2013-06-06 Manufacturing method of low temperature polycrystalline silicon thin film and manufacturing method of thin film transistor
PCT/CN2013/076884 WO2014153841A1 (zh) 2013-03-29 2013-06-06 低温多晶硅薄膜制作方法、薄膜晶体管制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310108582.0A CN103236400B (zh) 2013-03-29 2013-03-29 低温多晶硅薄膜制作方法、薄膜晶体管制作方法

Publications (2)

Publication Number Publication Date
CN103236400A CN103236400A (zh) 2013-08-07
CN103236400B true CN103236400B (zh) 2015-07-08

Family

ID=48884433

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310108582.0A Active CN103236400B (zh) 2013-03-29 2013-03-29 低温多晶硅薄膜制作方法、薄膜晶体管制作方法

Country Status (3)

Country Link
US (1) US9356123B2 (zh)
CN (1) CN103236400B (zh)
WO (1) WO2014153841A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104022042B (zh) * 2014-06-10 2017-01-25 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管的制作方法和阵列基板的制作方法
US10043917B2 (en) 2016-03-03 2018-08-07 United Microelectronics Corp. Oxide semiconductor device and method of manufacturing the same
US20200176485A1 (en) * 2018-12-03 2020-06-04 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate and method for manufacturing the same and display device
CN110165017B (zh) * 2019-04-18 2021-08-24 中国科学院宁波材料技术与工程研究所 制备隧穿氧钝化接触结构的快速退火方法
WO2022204844A1 (en) * 2021-03-29 2022-10-06 Yangtze Memory Technologies Co., Ltd. Ladder annealing process for increasing polysilicon grain size in semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
CN1738061A (zh) * 2005-07-12 2006-02-22 南开大学 金属诱导单一方向横向晶化薄膜晶体管器件及其制备方法
CN102978590A (zh) * 2012-11-27 2013-03-20 上海大学 多循环快速热退火非晶硅薄膜的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358326A (en) * 1980-11-03 1982-11-09 International Business Machines Corporation Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing
KR960004902B1 (ko) * 1992-11-04 1996-04-17 현대전자산업주식회사 다결정 실리콘 박막 제조방법
US5773329A (en) * 1996-07-24 1998-06-30 International Business Machines Corporation Polysilicon grown by pulsed rapid thermal annealing
JP2001051301A (ja) * 1999-08-13 2001-02-23 Sony Corp 液晶表示パネルの製造方法
US6294442B1 (en) * 1999-12-10 2001-09-25 National Semiconductor Corporation Method for the formation of a polysilicon layer with a controlled, small silicon grain size during semiconductor device fabrication
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
US7009140B2 (en) * 2001-04-18 2006-03-07 Cymer, Inc. Laser thin film poly-silicon annealing optical system
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20040147139A1 (en) * 2003-01-29 2004-07-29 Yeu-Long Jiang Rapid energy transfer annealing device and process
KR100611154B1 (ko) * 2003-11-27 2006-08-09 삼성에스디아이 주식회사 금속 유도 결정화 방법을 이용한 박막 트랜지스터, 이의제조 방법 및 이를 사용하는 액티브 매트릭스 평판 표시장치
KR100858822B1 (ko) * 2007-05-11 2008-09-17 삼성에스디아이 주식회사 박막 트랜지스터, 이를 포함한 유기 발광 표시장치 및 유기발광 표시장치의 제조방법
US7932138B2 (en) * 2007-12-28 2011-04-26 Viatron Technologies Inc. Method for manufacturing thin film transistor
JP5271372B2 (ja) * 2011-03-18 2013-08-21 株式会社東芝 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6241817B1 (en) * 1997-05-24 2001-06-05 Jin Jang Method for crystallizing amorphous layer
CN1738061A (zh) * 2005-07-12 2006-02-22 南开大学 金属诱导单一方向横向晶化薄膜晶体管器件及其制备方法
CN102978590A (zh) * 2012-11-27 2013-03-20 上海大学 多循环快速热退火非晶硅薄膜的方法

Also Published As

Publication number Publication date
CN103236400A (zh) 2013-08-07
US20150155369A1 (en) 2015-06-04
US9356123B2 (en) 2016-05-31
WO2014153841A1 (zh) 2014-10-02

Similar Documents

Publication Publication Date Title
CN102842619B (zh) 一种半导体装置及其制造方法
CN102479752B (zh) 薄膜晶体管、有源矩阵背板及其制造方法和显示器
CN102651311B (zh) 一种低温多晶硅薄膜的制备方法及低温多晶硅薄膜
CN103236400B (zh) 低温多晶硅薄膜制作方法、薄膜晶体管制作方法
TWI416588B (zh) 用於製造結晶矽膜及薄膜電晶體的方法
CN106098628B (zh) Tft背板的制作方法及tft背板
CN105070724A (zh) Tft基板的制作方法及制得的tft基板
CN100419952C (zh) 制造半导体器件的方法和由此方法制造的半导体器件
CN107275390A (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104599959A (zh) 低温多晶硅tft基板的制作方法及其结构
CN105304500A (zh) N型tft的制作方法
CN104600028A (zh) 低温多晶硅tft基板的制作方法及其结构
CN105448999B (zh) 多晶硅薄膜晶体管元件及其制作方法
CN102651399B (zh) 微晶非晶硅复合型薄膜晶体管及其制造方法
CN105655404A (zh) 低温多晶硅薄膜晶体管及其制作方法
Arai et al. 56.1: Invited Paper: Manufacturing Issues for Oxide TFT Technologies for Large‐Sized AMOLED Displays
CN102709185A (zh) 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
CN104465319A (zh) 低温多晶硅的制作方法及tft基板的制作方法
CN106847675B (zh) 低温多晶硅薄膜及其制备方法、薄膜晶体管和显示面板
CN109638174A (zh) Oled显示面板及其制作方法
US10629746B2 (en) Array substrate and manufacturing method thereof
CN106548980A (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
US9837542B2 (en) Polycrystalline silicon thin-film transistor
CN104505404A (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN104617151A (zh) 低温多晶硅薄膜晶体管及制作方法、阵列基板及显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant