KR960004902B1 - 다결정 실리콘 박막 제조방법 - Google Patents

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이현우
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김주용
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Abstract

내용 없음.

Description

다결정 실리콘 박막 제조방법
제1a도는 실리콘 기판 위에 열산화 옥사이드막을 성장시킨 후, 비정질 실리콘막을 증착시킨 상태의 단면도.
제1b도는 제1a도의 비정질 실리콘막을 1차 어닐링하여 극소수의 안정화된 결정핵이 생성된 상태의 단면도.
제1c도는 제1b도의 비정질 실리콘막을 2차 어닐링하여 결정핵이 성장되고 소수의 결정핵이 생성된 상태의 단면도.
제1d도는 제1c도의 비정질 실리콘막을 3차 어닐링하여 다결정 실리콘이 재배열된 상태의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 열산화 옥사이드막
3 : 비정질 실리콘막 3A : 1차 어닐링된 비정질 실리콘막
4 : 극소수의 안정화된 결정핵 4A : 성장된 결정핵
4B : 2차 어닐링시 생성된 결정핵 5 : 재배열된 다결정 실리콘
본 발명은 고집적 SRAM용 박막 트랜지스터의 채널로 이용되는 다결정 실리콘 박막의 제조 방법에 관한 것이다.
일반적으로 SRAM이 고집적화되어감에 따라 스탠바이 전류의 소모가 적고 데이타 유지의 안정도가 높은 SRAM을 제조하기 위해 고속 동작과 낮은 소모 전류의 특성을 갖는 박막 트랜지스터 제조기술이 많이 도입되고 있다.
하지만, 이 박막 트랜지스터의 채널은 단결정 실리콘에서 형성되는 것이 아니고, 다결정 실리콘에서 형성되기 때문에 결정간의 계면(grain boundary) 전위 장벽으로 인해 캐리어 이동도가 낮고, 계면에 트랩된 캐리어의 열방사, 전계방사에 의한 소모 전류가 존재하는 단점이 있다.
따라서, 상기의 단점을 보완하기 위해 다결정 실리콘의 결정을 대형화시켜서 다결정 시리콘 박막을 단결정에 가깝게 하면 좋은 박막 트랜지스터의 특성을 얻을 수 있다.
종래의 박막 트랜지스터 제조 공정은 기판 위에 열산화 옥사이드막을 성장시킨 후, 550℃ 이하의 낮은 온도에서 비정질 실리콘 박막을 저압 화학 기상 증착(Low Temperature Chemical Vapor Deposition ; LP CVD) 또는 플라즈마 유도 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition ; PE CVD)로 증착시키고, 증착된 실리콘 박막을 불활성 기체 분위기 하에서 600℃~650℃의 온도로 장시간 다결정화 어닐링을 하는 단계로 이루어진다. 이때 성장된 결정의 크기는 약 0.4μm 정도로 박막 트랜지스터의 특성이 안고 있는 문제점인 캐리어 이동도가 낮고, 소모 전류가 큰 등의 문제점이 있다.
따라서, 본 발명은 다결정 실리콘의 결정의 크기를 더 증대시켜 캐리어 이동도를 높이는 다결정 실리콘 박막 제조 방법을 제공하는 데 그 목적이 있다.
이하, 참조된 제1a도 내지 제1d도의 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도는 실리콘(1) 위에 열산화 옥사이드막(2)을 1000Å 정도 두께로 성장시킨 후, SiH4가스를 이용하여 480℃~550℃ 정도의 온도 범위에서 가능한 한 증착 속도를 크게 하여 결정핵이 작은 비정질 실리콘막(3)을 증착시킨 상태의 단면도이다.
제1b도는 제1a도에서 증착된 비정질 실리콘막(3)을 고속 열처리(RTA : Rapid Thermal Anneal) 방법을 이용하여, 650~700℃의 온도 범위에서 5~30초의 짧은 시간으로 1차 어닐링하여 극소수의 안정화된 결정핵(4)을 포함하는 비정질 실리콘막(3A)으로 형성한 상태의 단면도이다.
제1c도는 제1b도에서 생성된 비정질 실리콘막(3A)을 N2,Ar 등의 불활성 가스 분위기의 650℃ 온도의 노(Furnace) 내에서 상기 1차 열처리보다는 장시간 동안 2차 어닐링 처리를 하여, 최소의 새로운 결정핵(4B)과 1차 어닐링시 형성된 결정핵의 성장된 결정핵(4A)을 갖는 2차 어닐링된 다결정 실리콘막을 형성한 단면도이다.
제1d도는 2차 어닐링된 다결정 실리콘막을 850°~1050℃ 정도의 온도에서 30초~1분간 3차로 고속 열처리를 실시하여 불안정한 새로운 결정핵(4B)을 소멸시키고, 조대한 결정핵(4A)을 재배열하여 그래인 크기를 증대시킨 다결정 실리콘막(5)을 형성한 상태의 단면도이다.
본 발명에 의해 3차 어닐링을 실시하게 되면 조대한 결정들이 재배열되어서 바운더리 에너지를 낮게 함과 동시에 전기적 컨덕턴스를 좋게 한다.
상기의 공정으로 채널을 형성하게 되면, 결정의 크기가 0.7μm 정도로 종래의 0.4μm에 비해 매우 커서 단결정 박막에 가까와지고, 이로 인해 계면의 전위 장벽이 낮아져 캐리어의 이동도가 높아지며, 계면에서의 소모 전류가 줄어들어 박막 트랜지스터의 중요한 특성중의 하나인 온, 오프시의 전류비를 크게 향상시킬 수 있다.
본 발명은 LCD, 광소자, 광센스용 다결정 실리콘 박막 트랜지스터의 제조공정에 응용될 수 있다.

Claims (1)

  1. 실리콘 기판 위에 열산화 옥사이드막을 성장시키는 단계와, 상기 열산화 옥사이드막상에 SiH4가스를 이용하여 480℃~550℃의 저온에서 LP CVD 방법으로 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막을 고속 열처리 방법으로 650~700℃의 온도 범위에서 5~30초 동안 1차로 어닐링하여 안정화된 결정핵을 형성시키는 단계와, 상기 1차 어닐링에 의해 생성된 비정질 실리콘막을 불활성 기체 분위기의 650℃ 노(Furnace) 내에서 1차 열처리 시간보다 장기간 동안 2차로 어닐링시켜 상기 1차 어닐링으로 형성된 결정핵을 성장시켜 다결정실리콘막을 형성하는 단계와, 상기 2차 어닐링된 다결정실리콘막을 850℃~1050℃의 온도에서 30초~1분간 3차로 어닐링을 실시하여 성장된 결정핵을 재배열시켜 다결정실리콘막을 완성하는 단계로 이루어지는 것을 특징으로 하는 다결정실리콘 박막 제조방법.
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