KR20100107315A - 전하 트랩형 비휘발성 메모리 - Google Patents
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- 230000015654 memory Effects 0.000 title abstract description 33
- 230000005641 tunneling Effects 0.000 claims abstract description 100
- 230000000903 blocking effect Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 8
- 229910052751 metal Inorganic materials 0.000 claims abstract description 8
- 238000000034 method Methods 0.000 claims description 28
- 238000000231 atomic layer deposition Methods 0.000 claims description 14
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 9
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 239000002096 quantum dot Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 75
- 239000010410 layer Substances 0.000 description 68
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 230000006870 function Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000007667 floating Methods 0.000 description 8
- 230000014759 maintenance of location Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004627 transmission electron microscopy Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000005524 hole trap Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000003746 surface roughness Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- Manufacturing & Machinery (AREA)
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- Semiconductor Memories (AREA)
Abstract
높은 속도 특성과 오랜 데이터 보존 특성을 가지는 전하트랩형 비휘발성 메모리 소자가 제공된다. 이 소자는 반도체 기판, 상기 기판 상에 소스 및 드레인 영역과 상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는 제 1 터널링 절연막, 상기 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지면서 상기 제 1 터널링 절연막 상에 형성되는 제 2 터널링 절연막, 상기 제 2 터널링 절연막 상에 형성되는 제 3 터널링 절연막을 포함하되, 상기 터널링 절연막들은 서로 유전율이 다르면서 상기 제 1 터널링 절연막의 에너지 밴드갭이 가장 크고, 상기 제 3 터널링 절연막 상에 ALD(Atomic Layer Deposition) 방법을 통해 형성된 전하 트랩층, 상기 전하 트랩층 상에 형성되는 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함하는 것을 특징으로 한다.
비휘발성 메모리, 전하트랩형, 트랜칭형 게이트
Description
본 발명은 다층의 터널링 절연막을 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 좀더 상세하게는 전기적 정보의 읽기, 쓰기, 저장이 가능하고, 대용량/고집적 특징을 가지는 동시에 저전력 및 고속 동작이 가능한, 반도체 기판을 트랜치형으로 식각한 구조를 채용한 메모리 소자에 관한 것이다.
본 발명은 지식경제부의 지원하에 광운대학교 산학협력단의 차세대 신기술 개발사업의 일환으로 수행한 연구로부터 도출된 것이다. [과제관리번호: 10029945, 과제명: 고신뢰성 TBE-NFGM 소자개발]
반도체 메모리 소자는 데이터 저장 방식에 따라 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃는다. 휘발성 메모리로는 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등이 있다. 반면, 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지하는 특성을 가진다. 비휘발성 메모리 소자는 대표적으로 플래시 메모리 소자를 들 수 있다.
이러한 플래시(flash) 메모리는 휴대가 가능하도록 이동성이 요구되는 휴대 폰 등의 개인용 통신 기기나, USB 메모리, MP3, PMP 등의 각종 소형 전자기기, 디지털 음성 기록기나 메모리 카드 등의 데이터 저장 장치로 널리 사용되고 있다.
특히 휴대폰, MP3, 디지털 카메라, USB 메모리 등에 사용되고 있는 NAND(NOT-AND) 플래시 메모리는 DRAM(Dynamic Random Access Memory) 소자의 휘발성 동작의 단점을 해결한 대표적 비휘발성 메모리 소자이다.
이렇게 플래시 메모리는 비휘발성 및 저전력 소모 특성으로 휴대기기의 주기억 소자로 사용되기 시작하였으며, 특히 DRAM 보다 우수한 집적도로 인해 디지털 가전제품 등의 대용량 저장매체로서 그 수요가 급속히 신장되고 있다.
한편, 플래시 메모리 기술은 기술적으로 EPROM(Erasable-Programmable Read-Only Memory)과 EEPROM(Electrically Erasable-Programmable Read-Only Memory)의 장점 뿐 아니라, DRAM과 ROM(Read-Only Memory)의 장점을 모두 갖춘 메모리이다. 특히 DRAM과 ROM의 집적도를 능가하는 높은 집적도를 가지고, EPROM이나 DRAM 같이 필요에 따라 저장 내용을 다시 쓸 수 있으며, ROM과 EEPROM의 비휘발성을 동시에 가지고 있다. 현재 상용화되고 있는 NAND형 플래시 메모리는 집적도면에서 2기가 바이트 급이며, 저장하고 지우는 시간이 수십 us로 느리고, 10V 내지 20V의 높은 공급 전압에서 동작하는 특성을 나타낸다.
현재의 플래시 메모리는 MOSFET(Metal-oxide semiconductor field effect transistor) 구조를 바탕으로 게이트 전극과 채널 사이에 산화막/부유 게이트/산화막을 삽입한 구조를 가진다. 이러한 플래시 메모리 소자의 동작 원리는 폴리실리콘으로 만들어진 부유 게이트에 전하의 주입 여부에 따라 트랜지스터의 문턱 전압의 변화를 이용한 것이다.
통상적으로, 일단 비휘발성 메모리에 데이터가 씌여지고 난 후 그 데이터를 유지하는 시간은 10년 이상이다. 이 기간 동안 부유 게이트에 전자를 저장하게 위해서는 터널링 산화막의 두께를 얇게 하는데 한계가 있다. 상기 플래시 메모리 소자의 현재 터널링 산화막의 두께는 7nm 내지 8nm로, 이는 부유 게이트에 직접 터널링으로 전자를 주입하거나 제거시킬 수 없는 두께이다. 따라서 속도 향상 및 저전력 동작을 위해서 부유 게이트에 전자를 주입 또는 제거하기 위해서 다른 방법을 이용하고 있다.
대표적으로 비휘발성 메모리에 전자를 저장하거나 제거하기 위해서 직접 터널링이 아닌 CHE(Channel Hot-Electron) 주입 방식이나 F-N(Fowler-Nordheim) 터널링 방식이 이용되고 있다. 이러한 이유로 전자의 저장이나 제거하기 위해서 높은 동작 전압을 필요로 하고 있다.
현재의 플래시 메모리의 경우는 저장하고 지우는 전압이 10V 이상으로 CMOS(complementary metal-oxide-semiconductor) 구동 전압과 비교해 볼 때 매우 큰 편이다. 이는 고전압으로 인한 터널링 산화막 내의 결함이 발생되고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 따라서 플래시 메모리의 셀 크기가 작아질 경우 더욱 심각한 문제점이 발생할 것으로 예상하고 있다.
상기와 같은 문제점을 해결하기 위해 폴리실리콘 부유 게이트에 전하를 저장하는 것이 아니라 실리콘 질화막을 트랩층으로 이용하여 전하를 저장하는 전하트랩형 비휘발성 메모리 소자가 제안되었다.
대표적인 전하트랩형 비휘발성 메모리 소자인 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) 소자는 반도체 채널 위에 실리콘 산화막으로 이루어진 터널링 절연막, 실리콘 질화막으로 이루어진 전하트랩층, 그리고 실리콘 산화막으로 이루어진 블로킹 절연막 및 다결정 실리콘의 게이트 전극층이 순차적으로 적층된 구조를 가지고 있다. SONOS 형태의 전하트랩형 비휘발성 메모리는 40nm 이하 급의 부유 게이트(floating gate) 메모리에서 발생하는 간섭문제를 제거하고, 불연속적인 트랩을 가지고 있어 메모리 소자의 신뢰성을 향상시킬 수 있지만, 다음과 같은 단점을 가진다.
첫번째로 단일 층의 실리콘 산화막으로 구성된 터널링 절연막은 동작 속도의 향상을 위하여 두께를 감소시킬 경우 직접 터널링(direct tunneling) 현상과 전기적 스트레스에 의한 누설 전류(stress induced leakage current) 현상이 증가하게 되어 비휘발성 메모리가 가져야 할 10년 이상의 데이터 보존 특성을 확보할 수 없다. 한편, 데이터 보존 특성을 달성하기 위하여 단일 층의 실리콘 산화막으로 구성된 터널링 절연막의 두께를 증가시키게 되면, 데이터 기록/소거 특성의 열화가 발생되는 단점이 있다.
두번째로 실리콘 질화막으로 이루어진 전하트랩층은 공정온도가 높기 때문에 허용 공정 온도가 낮은 고유전막의 터널링 절연막 적용을 제한된다.
세번째로 실리콘 산화막으로 이루어진 블로킹 절연막은 유전상수가 낮기 때문에 채널에 전하를 형성시키는 전압이 커서 메모리 소자의 저전압화 및 고속화를 방해한다.
네번째로 다결정 실리콘을 이용한 게이트 전극은 낮은 일함수를 가지고 있어서 데이터를 소거하기 위하여 실리콘 기판 측에서 주입시킨 정공이 제어 게이트에서 주입되는 전자에 의하여 상쇄되기 때문에 소거 속도가 느려지거나 완전히 소거되지 않는 문제점이 있다. 이와 같은 문제점을 해결하고, 메모리 소자가 고집적화됨에 따라 비휘발성 메모리 소자의 빠른 기록/소거 동작과 10년 이상의 데이터 보존 특성을 동시에 확보하기 위하여 새로운 소자 구조 및 제조 공정 기술이 요구된다.
현재의 비휘발성 메모리의 경우는 저장하고 지우는 전압이 매우 큰 편이다. 이는 고전압으로 인한 터널링 산화막 내의 결함이 발생되고 메모리 소자의 성능을 저하시키는 원인이 되고 있다. 따라서 플래시 메모리의 셀 크기가 작아질 경우 더욱 심각한 문제점이 발생할 것으로 예상하고 있다.
상기와 같은 문제점을 해결하기 위해 폴리실리콘 부유 게이트에 전하를 저장하는 것이 아니라 실리콘 질화막을 트랩층으로 이용하여 전하를 저장하는 전하트랩형 비휘발성 메모리 소자가 제안되었다. 특별히 이러한 전하트랩형 비휘발성 메모리 소자에 있어서 터널링 절연막, 전하트랩층 및 블로킹 절연막의 재료 및 구조를 개선하여 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있는 전하트랩형 비휘발성 메모리 소자가 필요하다.
상기의 과제를 해결하기 위해 반도체 기판, 상기 기판 상에 소스 및 드레인 영역과 상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서, 상기 트랜치형 게이트 구조체는 제 1 터널링 절연막, 상기 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지면서 상기 제 1 터널링 절연막 상에 형성되는 제 2 터널링 절연막, 상기 제 2 터널링 절연막 상에 형성되는 제 3 터널링 절연막을 포함하되, 상기 터널링 절연막들은 서로 유전율이 다르면서 상기 제 1 터널링 절연막의 에너지 밴드갭이 가장 크고, 상기 제 3 터널링 절연막 상에 ALD(Atomic Layer Deposition) 방법을 통해 형성된 전하 트랩층, 상기 전하 트랩층 상에 형성되는 블로킹 절연막, 및 상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자가 제공된다.
상기의 또 다른 과제를 해결하기 위해 반도체 기판을 식각하여 트랜치를 형성하는 단계; 상기 트랜치 상에 서로 유전율이 다른 제 1 터널링 절연막, 상기 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지는 제 2 터널링 절연막 및 제 3 터널링 절연막을 순차적으로 형성하는 단계; 상기 제 3 터널링 절연막 상에 ALD(Atomic Layer Deposition) 방법을 통해 전하 트랩층을 형성하는 단계; 상기 전하 트랩층 상에 블로킹 절연막을 형성하는 단계; 상기 블로킹 절연막 상에 금속 재료로 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법이 제공된다.
바람직하게는, 상기 전하트랩형 비휘발성 메모리 소자를 수소가 함유하는 분위기에서 300 내지 500 ℃의 온도로 열처리를 하는 공정을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 터널링 절연막과 트랜치형 게이트 구조를 채택한 비휘발성 메모리를 통해 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있는 효과를 기대할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 전하트랩형 비휘발성 메모리 장치 및 제조방법에 대하여 상세히 설명한다. 본 발명을 설명함에 있어서 관련된 공지기술 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략될 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 클라이언트나 운용자, 사용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
각 도면에서 동일한 참조번호는 동일한 구성요소를 지칭한다.
도 1은 종래 기술에 의한 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하 트랩형 비휘발성 메모리 소자의 구조의 단면도를 도시하고 있다.
도 1을 참조하면, 반도체 기판(10)에 불순물(dopant)로 도핑된 소스(15)와 드레인(16)이 마련되어 있다. 소스(15)와 드레인(16) 영역 사이의 반도체 기판(10)에는 채널영역(17)이 형성된다. 소스(15)와 드레인(16) 영역과 접촉하는 채널영역(17) 상에는 게이트 구조체(11, 12, 13, 14)가 형성되어 있다. 이 게이트 구조체에는 터널링 장벽층(11), 전하트랩층(12), 블로킹 산화층(13) 및 전도성 물질로 형성된 게이트 전극층(14)이 순차적으로 형성된 구조를 가진다. 통상 터널링 장벽층(11)은 유전물질로 형성된다.
도 2는 본 발명에 따른 OHA(Oxide-HfO2-Al2O3) 적층구조의 터널링 절연막을 포함하는 전하트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
기판(20) 상에 소스와 드레인을 마련한 상태에서 그림과 같이 식각을 통해 트랜치 구조를 만든다. 그 위에 제 1 터널링 절연막(22), 제 2 터널링 절연막(23), 제 3 터널링 절연막(24)이 순차적으로 형성된다. 터널링 절연막 상에는 전하트랩층(25)이 형성되고, 그 위로 블로킹 절연막(26)이 트랜치 구조로 형성된다. 블로킹 절연막(26) 상으로 금속 게이트(27)가 형성된다. 앞으로 금속 게이트(27)는 제어 게이트와 혼용되어 사용될 것이다.
실리콘 기판 상에 도핑된 실리콘 박막에 의하여 형성되는 소스와 드레인은 미세 소자에서 요구되는 매우 얕은 접합 형성을 용이하게 한다. 또 실리콘 기판에 형성된 트랜치형의 채널구조는 반도체 소자의 크기가 감소함에 따른 단채널 효과를 억제하는 기능을 한다.
상기의 트랜치 채널 상에 적층된 터널링 절연막은 실리콘 채널로부터 전자 및 정공 터널링에 대한 제어 게이트의 전계 감도를 증가시켜서 저전압 및 고속으로 데이터를 기록/소거하는 기능을 가진다.
상기의 적층된 터널링 절연막 상에 형성된 고유전율을 가지는 HfO2 등을 포함하는 전하트랩층(25)은 터널링 절연막을 통과한 전자의 트랩에 의한 데이터 기록 및 정공 트랩에 의한 데이터 소거 기능을 가지고, 제어 게이트의 전계가 채널 및 터널링 절연막에 효과적으로 인가되게 한다.
상기 전하트랩층(25) 상에 형성된 높은 유전율과 큰 밴드갭을 가지는 Al2O3 등을 포함하는 블로킹 절연막(26)은 상기의 전하트랩층(25)에 포획된 전자가 제어 게이트로 빠져나가는 것을 방지하여 전하트랩층(25)에 갇히도록 전계 우물을 형성함으로써 데이터 보존(retention) 특성을 향상시키는 기능을 하고, 또한 제어 게이트의 전계가 채널링 및 터널링 절연막에 효과적으로 인가되게 한다.
상기 블로킹 절연막 상에 형성된 큰 일함수의 금속 게이트(27) 층은 소거 동작에서 실리콘 채널로부터의 정공 터널링을 증가시키는 한편 제어 게이트로부터의 전자의 역주입 현상을 막아서 불완전 소거 및 소거 동작 속도의 향상을 달성하는 기능을 한다.
이상과 같은 구조에 의한 비휘발성 메모리 소자는 종래의 소자에 비해서 낮은 공정 온도에서도 제작이 가능하고, 터널링 절연막/전하트랩층/블로킹 절연막 형성을 한 장비 내에서 실시함으로써 공정 시간을 크게 단축시킬 수 있고, 또한 공정 장비 간의 웨이퍼 이동에 따른 오염을 최소한으로 억제시킴으로써 높은 생산성을 달성하는 기능을 한다.
이하에서는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자 제조 방법에 대해 설명하도록 한다. 도 3a 내지 도 3g는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자 제조방법을 단계적으로 표시한 도면이다.
도 3a을 참조하면, 기판(20) 상에 도핑된 실리콘 박막(21)을 형성한다. 기판(20)은 반도체 기판, 예를 들어 실리콘 기판을 이용할 수 있으며, SOI 기판을 이용할 수도 있다. 이때 도핑된 실리콘 박막은 n-형 불순물이 도핑된 다결정 실리콘 박막 또는 비정질 실리콘 박막을 CVD 방법에 의해서 5 nm ~ 100 nm의 두께로 형성 을 하거나, 에피텍시 방법에 의하여 불순물이 도핑된 단결정 실리콘 박막을 형성할 수 있다. 또 다른 일실시에로서, 상기 실리콘 박막 대신에 이온주입, 플라즈마 도핑 또는 고상확산방법 등을 이용하여 불순물이 얇게 도핑된 층을 실리콘 표면에 형성할 수 있다.
도 3b를 참조하면, 도핑된 실리콘 박막(21)과 기판(20)을 식각하여 트랜치형의 채널을 실리콘 표면에 형성한다. 이때, 트랜치형의 채널 형성을 위한 식각은 플라즈마를 건식각 방법 또는 화학 용액을 이용한 습식각 방법을 이용할 수 있으며, 실리콘 식각 후에 700℃ 이상의 온도에서 상압 또는 감압 분위기에서 수소 열처리를 통하여 트랜치형 채널 내부의 실리콘 결함 및 표면 거칠기를 제거할 수 있다.
도 3c를 참조하면, 트랜치형의 채널 상부에 유전율 및 에너지 밴드갭이 다른 유전체 박막을 3층으로 증착하여 터널링 절연막을 형성한다. 제 1 터널링 절연막(22)은 6eV 이상의 에너지 밴드갭을 가지며 4 이상의 유전상수를 가지는 유전물질을 사용한다. 제 1 터널링 절연막(22)은 SiO2 또는 Al2O3를 이용할 수 있다. 이때, 제 1 터널링 절연막(22)은 15V 이하의 낮은 게이트 전압에서 직접 터널링(direct tunneling)이 일어날 수 있는 1 nm ~ 2 nm의 두께로 열산화 방식을 이용하여 형성한다.
제 2 터널링 절연막(23)은 제 1 터널링 절연막(22)의 전도대 (Conduction band)의 에너지 준위보다 낮은 전도대 에너지를 가지는 유전막을 사용한다. 제 2 터널링 절연막(23)은 Si3N4, HfO2, ZrO2 등을 이용하여 형성한다. 이 때, 제 2 터널 링 절연막(23)은 전자들이 트랩되지 않는 1 nm ~ 3 nm의 두께로 형성한다.
제 3 터널링 절연막(24)은 제 1 터널링 절연막(22)과 유사한 에너지 밴드를 가지는 SiO2 또는 Al2O3 등을 이용하며, 3nm의 두께로 형성한다. 제 2 터널링 절연막(23) 및 제 3 터널링 절연막(24)은 ALD(Atomic Layer Deposition) 방식을 이용하여 형성할 수 있다.
도 3d를 참조하면, 3층으로 적층된 터널링 절연막 상에 유전상수가 큰 유전체 박막을 이용하여 전하트랩층(25)을 형성한다. 전하트랩층으로는 Si3N4, HfO2, ZrO2 등을 사용할 수 있으며, ALD 방법을 통해 7 nm ~ 8 nm 두께로 형성한다. 본 발명의 또 다른 실시예로서는 전하트랩형층 대신에 금속, 실리콘, 폴리머 등을 이용한 나노점(Nano-dot)을 이용하여 전하트랩층을 형성할 수 있다.
도 3e를 참조하면, 상기 전하트랩층(25) 상에 유전상수가 크고 에너지 밴드갭이 큰 유전체 박막을 이용하여 블로킹 절연막(26)을 형성한다. 블로킹 절연막(26)으로써는 LPCVD (Low Pressure Chemical Vapor Deposition) 방법을 이용한 SiO2 또는 ALD 방법을 이용한 Al2O3 를 이용할 수 있으며, 20 nm 두께로 형성한다.
도 3f를 참조하면, 블로킹 절연막(26) 상부에 일함수가 큰 금속 재료를 이용하여 금속 게이트(27)를 형성한다. 금속 게이트는 일함수가 비교적 큰 Pt, TaN, Ni, Ir 등의 금속 재료를 이용할 수 있으며, 스퍼터(sputter) 또는 evaporator를 이용하여 100 nm ~ 150 nm의 두께로 형성할 수 있다.
도 3g를 참조하면, 게이트 구조체를 형성한 후 게이트 영역을 형성한다. 게 이트 이외의 영역은 RIE(Reactive Ion Etching) 등을 이용한 건식 식각 방법 또는 화학 용액을 이용한 습식 식각 방법을 이용할 수 있으며, 게이트 영역을 형성한 이후, 게이트 식각 공정에서 발생한 결함을 수소를 함유하는 분위기에서 300 ~ 500 ℃의 저온에서 후속 열처리 공정을 통해 제거할 수 있다.
도 4는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 단면 전자 주사 현미경(Cross sectional TEM : Transmission Electron Microscopy) 사진이다.
도 4에서 보는 바와 같이 본 발명에 따른 전하트랩형 비휘발성 메모리 소자는 SiO2/HfO2/Al2O3 로 적층된 터널링 절연막의 두께는 각각 1.9/1.1/2.8 nm이며, 전하트랩층으로 사용된 고유전율을 가지는 HfO2의 두께는 8 nm이며, Al2O3를 이용하여 형성된 블로킹 절연막의 두께는 30 nm이다.
도 5는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 플랫밴드 상태에서의 에너지 밴드 다이어그램이다. 터널링 절연막은 대칭적인 적층구조를 가지고 있으며, 플랫밴드 상태에서 동일한 EOT(Equivalent Oxide Thickness)를 가지는 단일 SiO2 층에 비해 두꺼운 물리적 두께를 가지고 있어 전하트랩층에서 반도체 기판으로의 누설전류를 최소화할 수 있어 10년의 데이터 보존시간을 확보할 수 있다.
도 6과 7은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다. 도 6과 7은 기록/소거 동작에서의 적층된 터널링 절연막을 포함하는 전하트랩형 비휘발성 메모리 소자의 에너지 밴드다이어그램을 나타내고 있다. 게이트 전극에 전압을 인가하게 되면, 에너지 밴드다이어그램은 도 6 및 도 7과 같 이 에너지 밴드의 굽힘 현상이 발생한다. 적층된 터널링 절연막은 2 nm 두께의 매우 얇은 제 1 터널링 절연막을 포함하고 있어, 낮은 전압에서 전자와 정공의 직접 터널링이 발생하게 되어, 빠른 기록/소거 동작이 가능하다.
도 8은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 인가 전압에 따른 플랫밴드 전압의 변화를 나타내는 그래프이다. 쓰기 동작에서는 게이트 전극에 8V, 10V, 12V를 인가하고, 지우기 동작에서는 12V, 1ms 쓰기 동작 후에 -8V, -10V, -12V를 인가하였을 때, 인가 시간에 따른 플랫밴드 전압의 변화를 나타내고 있다. 쓰기 동작에서 인가 전압이 증가함에 따라서, 쓰기 시간은 감소하며, 특히 12V의 쓰기 전압에서는 1us 이하에서 쓰기 동작이 시작되는 것을 볼 수 있으며, 이는 5nm 두께의 단일층의 SiO2 를 터널링 절연막으로 사용하는 메모리 소자보다 약 1000배의 쓰기 속도 향상이 있음을 알 수 있다. 또한, 12V, 1 ms 이후의 지우기 동작에서 적층구조의 OHA 터널링 절연막은 약 10 us에서 지우기 동작이 시작되는 것을 볼 수 있으며, 단일 SiO2 를 가지는 메모리 소자에 비해 지우기 속도가 약 1000배 향상된 것을 볼 수 있다.
도 9는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 시간 경과에 따른 초기 메모리 윈도우 값의 변화를 나타내는 그래프이다. ±12V, 1ms에서 쓰기/지우기 동작을 행하였을 시, 1.97V의 초기 메모리 윈도우 값을 얻었으며, 108 초 후에 1.39V의 메모리 윈도우를 가지는 것을 확인하였다.
이상 전하트랩형 비휘발성 메모리 소자에 대하여 설명하였다. 본 발명에 따 른 전하트랩형 비휘발성 메모리 소자는 터널링 절연막과 전하트랩층 및 블로킹 절연막의 재료 및 구조를 개선하였고, 이에 따라 기록/소거 특성과 데이터 보존 특성을 동시에 향상시킬 수 있다. 본 발명에 따라 저전력 및 고속 동작이 필요한 고성능, 극소 채널을 가지는 고집적 메모리를 제작할 수 있다.
도 10은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제작하는 방법을 상세히 기술한 흐름도이다.
먼저 반도체 기판을 식각하여 트랜치를 형성한다(1010). 식각된 트랜치 상에 제 1 터널링 절연막이 형성된다. 그 다음으로 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지는 제 2 터널링 절연막 및 제 3 터널링 절연막이 순차적으로 형성된다(1020). 제 1 터널링 절연막, 제 2 터널링 절연막, 제 3 터널링 절연막은 서로 각각 다른 유전율을 가진다. 그리고, 터널링 절연막 중에서 제 1 터널링 절연막의 에너지 밴드갭이 가장 크도록 터널링 절연막을 형성한다.
다음으로는 터널링 절연막의 최상위층인 제 3 터널링 절연막 상에 ALD(Atomic Layer Deposition) 방법을 통해 전하 트랩층을 형성한다(1030). 다음으로는 전하 트랩층 상에 블로킹 절연막을 형성한다(1040). 마지막으로 블로킹 절연막 상에 금속 재료로 게이트 전극층을 형성(1050)하여 전하트랩형 비휘발성 메모리 소자를 제조한다.
이상과 같이 본 발명은 양호한 실시예에 근거하여 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이므로, 본 발명이 속하는 기술분야의 숙련자라면 이 발명의 기술사상을 벗어남이 없이 위 실시예에 대한 다 양한 변화나 변경 또는 조절이 가능할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구범위에 의해서만 한정될 것이며, 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.
도 1은 종래기술에 의한 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 형태의 전하 트랩형 비휘발성 메모리 소자의 구조의 단면도이다.
도 2는 본 발명에 따른 OHA(Oxide-HfO2-Al2O3) 적층구조의 터널링 절연막을 포함하는 전하트랩형 비휘발성 메모리 소자의 구조를 나타낸 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자 제조방법을 단계적으로 표시한 도면이다.
도 4는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 단면 전자 주사 현미경(Cross sectional TEM : Transmission Electron Microscopy) 사진이다.
도 5는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 플랫밴드 상태에서의 에너지 밴드 다이어그램이다.
도 6은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 에너지 밴드 다이어그램이다.
도 7은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 또 다른 에너지 밴드 다이어그램이다.
도 8은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 인가 전압에 따른 플랫밴드 전압의 변화를 나타내는 그래프이다.
도 9는 본 발명에 따른 전하트랩형 비휘발성 메모리 소자의 시간 경과에 따른 초기 메모리 윈도우 값의 변화를 나타내는 그래프이다.
도 10은 본 발명에 따른 전하트랩형 비휘발성 메모리 소자를 제작하는 방법을 기술한 흐름도이다.
Claims (8)
- 반도체 기판, 상기 기판 상에 소스 및 드레인 영역과 상기 기판을 식각하여 상기 소스 및 드레인 영역보다 낮게 형성된 트랜치형 게이트 구조체를 포함하는 반도체 메모리 소자에 있어서,상기 트랜치형 게이트 구조체는 제 1 터널링 절연막,상기 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지면서 상기 제 1 터널링 절연막 상에 형성되는 제 2 터널링 절연막,상기 제 2 터널링 절연막 상에 형성되는 제 3 터널링 절연막을 포함하되, 상기 터널링 절연막들은 서로 유전율이 다르면서 상기 제 1 터널링 절연막의 에너지 밴드갭이 가장 크고,상기 제 3 터널링 절연막 상에 ALD(Atomic Layer Deposition) 방법을 통해 형성된 전하 트랩층,상기 전하 트랩층 상에 형성되는 블로킹 절연막, 및상기 블로킹 절연막 상에 형성되면서 금속 재료를 이용한 게이트 전극층을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 제 1 터널링 절연막은 SiO2, Al2O3 중 적어도 어느 하나의 물질을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 제 2 터널링 절연막은 Si3N4, HfO2, ZrO2 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 전하 트랩층은 Si3N4, HfO2, ZrO2 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 제1항에 있어서, 상기 전하 트랩층 대신에 금속, 금속 산화물 또는 반도체 나노점 중 어느 하나가 대체되는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자.
- 반도체 기판을 식각하여 트랜치를 형성하는 단계;상기 트랜치 상에 서로 유전율이 다른 제 1 터널링 절연막, 상기 제 1 터널링 절연막의 전도대의 에너지 준위보다 낮은 전도대 에너지를 가지는 제 2 터널링 절연막 및 제 3 터널링 절연막을 순차적으로 형성하는 단계;상기 제 3 터널링 절연막 상에 전하 트랩층을 형성하는 단계;상기 전하 트랩층 상에 블로킹 절연막을 형성하는 단계;상기 블로킹 절연막 상에 금속 재료로 게이트 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
- 제6항에 있어서, 상기 전하트랩형 비휘발성 메모리 소자를 수소가 함유하는 분위기에서 300 내지 500 ℃의 온도로 열처리를 하는 공정을 더 포함하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
- 제6항에 있어서, 상기 제 3 터널링 절연막 상에 전하 트랩층을 형성할 때 ALD(Atomic Layer Deposition) 방법을 통해 전하 트랩층을 형성하는 것을 특징으로 하는 전하트랩형 비휘발성 메모리 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090025545A KR101065060B1 (ko) | 2009-03-25 | 2009-03-25 | 전하 트랩형 비휘발성 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090025545A KR101065060B1 (ko) | 2009-03-25 | 2009-03-25 | 전하 트랩형 비휘발성 메모리 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100107315A true KR20100107315A (ko) | 2010-10-05 |
| KR101065060B1 KR101065060B1 (ko) | 2011-09-15 |
Family
ID=43129141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090025545A KR101065060B1 (ko) | 2009-03-25 | 2009-03-25 | 전하 트랩형 비휘발성 메모리 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101065060B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102011054855A1 (de) | 2010-10-28 | 2012-05-03 | Lg Display Co., Ltd. | Phosphoreszierende Verbindung und diese verwendende organische elektrolumineszente Vorrichtung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407435B1 (en) | 2000-02-11 | 2002-06-18 | Sharp Laboratories Of America, Inc. | Multilayer dielectric stack and method |
| KR100885910B1 (ko) | 2003-04-30 | 2009-02-26 | 삼성전자주식회사 | 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법 |
| KR20050064233A (ko) * | 2003-12-23 | 2005-06-29 | 주식회사 하이닉스반도체 | Ｓｏｎｏｓ형 비휘발성 메모리 소자 및 그 제조 방법 |
| KR100886352B1 (ko) * | 2006-10-24 | 2009-03-03 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 제조 방법 |
-
2009
- 2009-03-25 KR KR1020090025545A patent/KR101065060B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| DE102011054855A1 (de) | 2010-10-28 | 2012-05-03 | Lg Display Co., Ltd. | Phosphoreszierende Verbindung und diese verwendende organische elektrolumineszente Vorrichtung |
| DE102011054855B4 (de) | 2010-10-28 | 2019-07-11 | Lg Display Co., Ltd. | Phosphoreszierende Verbindung und diese verwendende organische elektrolumineszente Vorrichtung |
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| Publication number | Publication date |
|---|---|
| KR101065060B1 (ko) | 2011-09-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |