CN101283448A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

在硅基板表面上将第1绝缘膜(硅氧化膜)、第2绝缘膜(铝氧化膜)按照该顺序层积，形成栅极绝缘膜，使第1绝缘膜的一部分中含有作为构成第2绝缘膜的元素的至少一种元素、且与第1绝缘膜的整个区域中共同含有的元素不同的元素(铝)，在第1绝缘膜上形成电荷俘获点区域。

Description

半导体存储装置及其制造方法
技术领域
本发明涉及到一种非易失性半导体存储装置及其制造方法，尤其涉及到一种非易失性存储器元件不具有浮栅、以层积构造绝缘膜的栅极绝缘膜进行电荷俘获的非易失性半导体存储装置及其制造方法。
背景技术
非易失性存储器元件从大的方面区分包括：作为电荷俘获单元使用嵌入到栅极绝缘膜中的聚硅等导电膜的FG(Floating Gate：浮栅)型、作为电荷俘获单元使用栅极绝缘膜中层积的硅氮化膜等绝缘性膜的MNOS(Metal Nitride Oxide Semiconductor：金属氮氧化物半导体)型、及MONOS(Metal Oxide Nitride Oxide Semiconductor：金属氧化物-氮化物-氧化物半导体)型。
FG型使用聚硅等作为电荷积蓄层，因此与栅极绝缘膜的能量障碍较大，俘获的电荷较少泄漏到半导体基板表面、栅电极一侧。另一方面，MNOS及MONOS型在层积的栅极绝缘膜中积蓄电荷，因此能量障碍较小。因此，一般情况下，FG型与MNOS型及MONOS型相比，高温下的存储保持特性较好。
但是，FG型中，在电荷保持能力上存在FG部与半导体基板表面之间的硅氧化膜薄膜化的问题。向10nm以下的硅氧化膜进行FN(Fowler-Nordheim)隧道注入时，产生在称作SILC(Stress InducedLeakage Current：应力引起泄漏电流)的低电场区域的泄漏电流，FG中积蓄的电荷通过该泄漏路径全部失去。因此，FG型的穿隧氧化膜的薄膜化由于产生SILC，因此从电荷保持能力的角度来说8nm是下限。因此，FG型难于同时实现精细化引起的动作电压的降低、及维持保持能力。
与之相对，在MNOS及MONOS型中，承担电荷积蓄的电荷俘获点在含有它的绝缘膜中在空间上离散地存在。因此，即使和FG型同样地因SILC产生泄漏路径，也仅失去泄漏路径周边的局部电荷，不至于全部失去整个元件的非易失性。因此，相对于FG型，可实现电荷保持层和半导体基板表面之间的硅氧化膜的薄膜化。结果是，与FG型相比，可通过薄膜化降低元件的动作电压。
近些年来，从上述精细化的角度出发，以实现半导体存储装置进一步的高集成化为目标，MNOS及MONOS型的非易失性半导体存储装置受到瞩目。
(现有例1)
MNOS型一般具有从半导体基板表面一侧开始，作为第1绝缘膜的硅氧化膜、作为第2绝缘膜的硅氮化膜构成的层积构造。作为第1绝缘膜的硅氧化膜防止积蓄的电荷泄漏到基板一侧，作为第2绝缘膜的硅氮化膜具有电荷俘获功能，并防止积蓄的电荷泄漏到栅电极一侧(例如参照2004年的アイ·イ一·デ一·エム·テクニカル·ダイジエスト(2004 International Electron Device Meeting Technology Digest)pp.885-888，图1、图9(非专利文献1)；以下称为现有例1)。
图17是表示在非专利文献1中发表的MNOS型非易失性存储器元件的构造的截面图。在该现有例1中，在该存储器元件中，在硅基板51上具有栅电极55、控制栅极50，在硅基板51的表面区域内具有源极/漏极区域58，作为第1绝缘膜53使用4nm的硅氧化膜，作为第2绝缘膜54使用26nm的硅氮化膜。
图18对由该现有例1获得的元件的电荷保持特性进行了评价，横轴表示时间，纵轴表示阈值(Vth)，针对将电荷写入元件时的Vth的时间变化，调查了保持温度依赖性。如果注意该图的150℃时的Vth，会发现3×108sec(10年)后的阈值电压相对于初始Vth降低到约44，降低到一半以下。
(现有例2)
另一方面，MONOS型具有一般情况下从半导体基板表面一侧开始，作为第1绝缘膜的硅氧化膜、作为第2绝缘膜的硅氮化膜、作为第3绝缘膜的硅氧化膜构成的层积构造。并且，第1绝缘膜的硅氧化膜和MNOS型同样地防止积蓄的电荷泄漏到半导体基板，第2绝缘膜的硅氮化膜作为电荷积蓄层起作用，第3绝缘膜的硅氧化膜作为阻挡层防止积蓄的电荷泄漏到栅电极一侧(例如参照特开2004-221448号公报，图1、图20(专利文献1)；以下称为现有例2)。
MNOS型使第2硅氮化膜具有电荷俘获功能、及防止电荷向栅电极一侧扩散的功能，与之相对，MONOS型使第2硅氮化膜和第3硅氧化膜各自的功能独立。
图19是表示专利文献1公开的MONOS型非易失性存储器元件的构造的截面图。该现有例2的元件是一种MONOS型的非易失性存储器元件，在硅基板61上具有由栅极侧壁67夹持的栅电极65、在硅基板61的表面区域内具有源极/漏极区域68，在硅基板上具有作为第1绝缘膜的厚1.8nm的硅氧化膜、作为第2绝缘膜的厚20nm的硅氮化膜、作为第3绝缘膜的厚3.5nm的硅氧化膜。
图20表示对于通过现有例2获得的元件，横轴表示时间、纵轴表示Vth、对于将电荷写入元件时的Vth的时间变化，调查85℃时的保持特性。如图所示，从实验值外插3×108sec后的Vth相对于初始值，下降到约60。
(现有例3)
并且，提出了作为电荷积蓄层适用现有的硅氮化膜以外的材料的绝缘膜的元件(例如参照特开2004-158810号公报(专利文献2)、特开2002-368142号公报(专利文献3)、特开平5-121764号公报(专利文献4))。专利文献2、3中，取代MONOS型非易失性元件中的硅氮化膜而使用铝氧化膜，并且，在专利文献4中公开了取代硅氮化膜而使用由高电容率绝缘膜和无定形绝缘膜构成的混合膜。这些技术特征和现有的作为电荷俘获层使用的硅氮化膜相比，使用了具有较深电荷俘获能级能级的绝缘膜，因此具有可改善电荷保持能力的优点。
但是上述技术中分别存在以下缺点。
第1，存在如下所示的问题，如非专利文献1及专利文献1所示，当电荷积蓄层和阻挡层的膜厚为20nm以上时，在85℃或150℃的高温下的保持能力不充分，为确保电荷俘获量及电荷保持能力，含有电荷积蓄层及阻挡膜的栅极绝缘膜的薄膜化无法实现。
第2，存在当使用电荷俘获点均匀存在的电荷积蓄层时，如专利文献3、专利文献4、专利文献5所示，在电荷俘获能级能级深的情况下，也存在因俘获的电荷所形成的电位分布的影响，电荷保持能力下降的问题。
发明内容
本发明的课题在于解决上述现有技术中的问题点，其目的在于，在作为电荷俘获单元具有绝缘膜的层积构造的非易失性存储器元件中，可同时实现绝缘膜的薄膜化及高温下的电荷保持能力，并且可缓和俘获电荷产生的电位分布。
为了实现上述目的，根据本发明，提供一种非易失性半导体存储装置，具有多个非易失性存储器元件，该非易失性存储器元件具有与半导体基板表面接触形成的第1绝缘膜以及与该第1绝缘膜接触形成的第2绝缘膜，作为栅极绝缘膜，该非易失性半导体存储装置的特征在于，在上述第1绝缘膜的至少与上述第2绝缘膜接触的区域上含有构成上述第2绝缘膜的元素的至少一种元素，作为电荷俘获点。
并且优选：构成第2绝缘膜的元素的至少一种元素、且是与第1绝缘膜的整个区域共同含有的元素不同的元素的浓度在第1绝缘膜与第2绝缘膜接触的面上最高，向着半导体基板表面大致按照高斯分布变低。并且优选：第1绝缘膜是硅氧化膜，第2绝缘膜由含有铝的绝缘膜形成，并且作为电荷俘获点的元件由铝构成。
并且，为了实现上述目的，根据本发明，提供一种非易失性半导体存储装置的制造方法，该非易失性半导体存储装置具有多个非易失性存储器元件，该非易失性存储器元件具有与半导体基板表面接触形成的第1绝缘膜以及与该第1绝缘膜接触形成的第2绝缘膜，作为栅极绝缘膜，该非易失性半导体存储装置的制造方法的特征在于，具有：形成栅极绝缘膜的工序、形成栅电极的工序、形成源极/漏极区域的工序，上述形成栅极绝缘膜的工序具有：(1)在半导体基板表面上形成第1绝缘膜的工序；(2)在上述第1绝缘膜上形成第2绝缘膜的工序；(3)将不是构成上述第1绝缘膜的元素的元素、而是构成上述第2绝缘膜的元素向上述第1绝缘膜导入的工序。
并且优选：半导体基板是硅基板，上述第(1)工序是通过热氧化形成硅氧化膜的工序。并且优选：上述第(3)工序是进行热处理使作为电荷俘获点的元素从第2绝缘膜向第1绝缘膜扩散的工序。
根据本发明，可独立选择第1绝缘膜的材料、及作为电荷俘获点的元素。因此，根据本发明，可从硅氧化膜等能带隙非常宽的材料中选择第1绝缘膜，并且作为电荷俘获点的元素，可选择形成能级较深的元素。因此，可提高非易失性半导体存储器元件的电荷保持特性。并且，根据本发明，作为电荷俘获点的元素可集中包含在第1绝缘膜的靠近第2绝缘膜的区域。因此，根据本发明，可缓和第1绝缘膜上俘获的电荷产生的电极分布，有助于进一步提高电荷保持特性。
附图说明
图1(a)是本发明的实施方式涉及的半导体存储器元件的截面图，图1(b)是表示栅极绝缘膜部分的扩散元素的浓度分布的图。
图2是表示本发明的存储器元件及现有例中形成的电荷俘获能级的能带图。
图3是表示本发明的存储器元件及现有例中俘获的电荷所形成的电位分布的图。
图4(a)～图4(e)是表示作为实施例1，本发明的实施方式涉及的制造方法的工序顺序的截面图。
图5是表示通过本发明的实施例1获得的元件的非易失性的图。
图6是表示通过本发明的实施例1获得的元件在150℃时的电荷保持特性的图。
图7是表示通过本发明的实施例1获得的元件的SIMS分析结果的图。
图8是表示通过本发明的实施例1获得的元件的相对于电荷俘获点密度的Vth移动量的铝氧化膜厚依赖性的图。
图9是表示通过本发明的实施例1获得的元件在150℃时的保持特性的图。
图10是本发明的第2实施例涉及的半导体存储器元件的栅极绝缘膜部分的截面图。
图11是表示通过本发明的实施例2获得的元件的非易失特性的图。
图12是表示通过本发明的实施例2获得的元件的泄漏特性的电流一电压特性图。
图13是本发明的实施例3涉及的半导体存储器元件的栅极绝缘膜部分的截面图。
图14是表示通过本发明的实施例3获得的元件在150℃时的保持特性的图。
图15是比较例涉及的半导体元件的栅极绝缘膜部分的截面图。
图16是表示比较例元件和本发明涉及的半导体存储器元件的写入特性的图。
图17是现有例1的截面图。
图18是现有例1的保持特性图。
图19是现有例2的截面图。
图20是现有例2的保持特性图。
具体实施方式
以下根据实施方式并参照附图详细说明本发明。
图1(a)是本发明的实施方式的存储器元件的截面图。在硅基板11上形成有元件分离区域12。在由元件分离区域12划分的区域上，通过第1绝缘膜13及第2绝缘膜14形成有栅电极15。栅电极15的侧面形成有由绝缘膜构成的栅极侧壁17。并且，在栅电极15的两侧的基板表面区域内，形成有外延扩散层16及源极/漏极区域18。并且，在第1绝缘膜13中，形成有构成第2绝缘膜14的元素作为电荷俘获点被导入的含电荷俘获点区域13a。
图1(b)是构成第2绝缘膜14的元素中的、作为电荷俘获点或可作为电荷俘获点的元素在栅极绝缘膜部分的浓度分布图。第1绝缘膜13中的该元素的浓度在第1绝缘膜13和第2绝缘膜14接触的部分最大，并且大致是按照高斯分布，越靠近硅基板11越低。并且，在第1绝缘膜13靠近硅基板11的区域，不含有该元素。
本发明基于以下新见解：通过在第1绝缘膜中的第1绝缘膜与第2绝缘膜接触的区域中包含整个第1绝缘膜区域不共同含有的元素、亦即构成第2绝缘膜的元素的至少一种元素，从而可积蓄电荷。以图1中的第1绝缘膜13使用硅氧化膜、第2绝缘膜14使用铝氧化膜的情况为例对该现象进行说明。在硅氧化膜和铝氧化膜接触的区域中，硅氧化膜中例如通过热扩散含有作为氧化铝的构成元素的铝元素。其基于以下新原理：在硅氧化膜中形成含电荷俘获点区域13a，且铝氧化膜(第2绝缘膜14)起到阻挡膜的作用，可积蓄俘获点的电荷。
图2表示在本发明的存储器元件中形成的电荷俘获能级和现有例的比较示意图。其中，现有例表示第1绝缘膜使用硅氧化膜、第2绝缘膜使用铝氧化膜、第3绝缘膜使用硅氧化膜时的电荷俘获能级。在现有例中，电荷俘获能级形成在铝氧化膜中，与之相对，在本发明的元件中，电荷俘获能级包含在作为第1绝缘膜的硅氧化膜中。因此和现有技术相比，氧化硅和氧化铝的传导带下端的差分能级变深，可改善电荷保持能力。进一步，在本发明中，作为硅氧化膜中含有的铝元素的供给源并作为阻挡膜起作用的绝缘膜，使用具有高电容率的铝氧化膜。因此，作为阻挡膜相对于使用硅氧化膜的现有技术，可降低实际氧化膜厚度(Effective Oxide Thickness，简称EOT)。并且，通过硅氧化膜中含有的铝元素的浓度，可控制形成的电荷俘获点的密度。因此，无需增加电荷积蓄层的膜厚而可确保可俘获的电荷量，因此是栅极绝缘膜薄膜化的有效手段。并且，通过本发明制造的非易失性半导体存储器元件的Vth的移动量由含有的铝元素的密度和铝氧化膜的膜厚决定。从元件的栅极绝缘膜的EOT降低的角度出发，优选铝氧化膜厚为30nm以下，进一步优选为10nm以下。这种情况下，为了获得0.5V以上的Vth移动，优选每1平方厘米含有1×1012个以上的铝元素，进一步优选每1平方厘米含有5×1012个以上。并且，含有的铝元素的密度上限由氧化铝中含有的铝元素的密度决定，该密度为5×1015个/cm2。
接着，图3(a)是通过俘获电荷形成的栅极绝缘膜内的电位分布的示意图，图3(b)是通过现有技术及本发明形成的电荷俘获层内的俘获电荷分布的示意图。在现有例中，电荷俘获层内均匀存在电荷的俘获点。因此，上述第1绝缘膜中的电位分布如图3(a)所示变得陡峭，可能向基板一侧泄漏。与之相对，在本发明中，电荷俘获点的分布如图1(b)所示，控制成从第1绝缘膜和第2绝缘膜的界面到基板一侧浓度变低。这样一来，俘获的电荷向半导体基板表面方向的电位分布的倾斜反映俘获电荷的分布，和现有例相比变得缓和，抑制了电荷向半导体基板的泄漏，改善了电荷保持能力。并且，其浓度分布优选：使电荷俘获点的总量相对于现有例中的电荷俘获点不发生变化，为了缓和该电位分布的陡峭性，使上述第1绝缘膜和上述第2绝缘膜接触的面上的浓度最高，该浓度大致按照高斯分布，越靠近上述半导体基板表面浓度越低。本发明的非易失性半导体存储器元件的Vth的移动量可与电荷俘获点和栅电极间的第2绝缘膜的膜厚成比例地增加。即，比较两个具有同样电荷保持层膜厚及电荷俘获点量的元件时，电荷俘获点和栅电极的距离较大的元件可获得较大Vth量，但在第1绝缘膜中形成的俘获电荷产生的电位分布较陡峭，保持能力下降。因此，作为可同时确保Vth移动量和保持能力的电荷俘获点的浓度分布，高斯分布是最有效的。并且，铝元素向作为上述第1绝缘膜的硅氧化膜的膜厚方向在全部区域扩散时，失去了防止积蓄的电极向半导体基板表面一侧泄漏的功能。因此，需要使扩散的铝元素的扩散距离小于作为第1绝缘膜的硅氧化膜的膜厚，根据硅氧化膜的膜厚控制其扩散距离是非常重要的。
这种浓度及浓度分布的控制例如可通过形成了硅氧化膜和铝氧化膜的层积构造后的热处理的温度与时间来实现。具体而言，在氮气氛围或氧气氛围中，为了使硅氧化膜中含有铝元素，其温度范围优选为700℃以上，进一步优选为900℃以上。并且，为了使铝元素的扩散距离比扩散的氧化硅膜的膜厚小，优选在1200℃以下的温度范围实施，进一步优选为1100℃以下的温度范围。并且，实施热处理的时间也同样地，优选在10秒至600秒的范围实施。并且，含有的铝元素的浓度可通过氧化铝的铝和氧的组成来控制。
在此表示了通过热扩散法使铝元素扩散的示例，但不限于此，也可通过溅射打入法形成铝向上述硅氧化膜中的扩散。这种情况下，通过溅射法堆积铝氧化膜时，可通过堆积过程中的电力和压力控制打入深度及量。
以上说明了作为第2绝缘膜使用铝氧化膜的情况，但不限于此，也可使用AlHfO膜。这种情况下，和铝氧化膜相比可提高电容率，因此有助于进一步降低栅极绝缘膜的EOT。并且，为了抑制热扩散工序造成的第2绝缘膜的结晶，也可使用AISiO膜。在任意一种情况下，由于第2绝缘膜中含有铝元素，因此具有和使用铝氧化膜时同样的效果。
进一步，作为铝元素的扩散源使用含有铝元素的氧化铝，因此与把铝的连续膜作为扩散源时相比，可避免经由残留的铝膜失去俘获电荷的问题。
(实施例1)
图4(a)～图4(e)是作为实施例1，表示本发明的实施方式涉及的元件的制造方法的工序顺序的截面图。首先，在硅基板11的表面上使用STI(Shallow Trench Isolation：浅沟道电离)技术，形成元件分离区域12。接着，在元件分离了的硅基板表面上，作为第1绝缘膜13通过热氧化法形成硅氧化膜。硅氧化膜的优选膜厚为3nm到20nm，进一步优选为5nm到15nm。这是因为，当为3nm以下时，导入作为电荷俘获点的元素时，难于确保未导入该元素的区域。并且，当超过15nm到20nm时，会导致EOT的增大。接着，作为第2绝缘膜14，通过MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)法在0.5nm到30nm的范围内形成铝氧化膜。例如，作为有机金属原料使用Al(CH3)3，作为氧化剂使用H2O，在加热到300℃的基板上交互提供Al(CH3)3和H2O，形成铝氧化膜(图4(a))。并且，作为氧化剂也可用臭氧替代H2O。并且，通过控制导入的氧化剂的分压，也可使用ALD(Atomic Layer Deposition：原子层沉淀)法。并且，还可使用溅射等PVD(Physical Vapor Deposition：物理气相沉淀)法。并且，通过控制有机金属原料和氧化剂的流量比、溅射时的氧分压，可改变铝氧化膜的铝和氧的组成。通过改变组成，可控制扩散到作为上述第1绝缘膜的硅氧化膜的铝的浓度。例如，通过形成具有和氧化铝的化学计量成分(stoichiometric composition，理想配比成分)相比铝较多的组成的铝氧化膜，可使较多的铝元素扩散。
接着，通过热处理使作为上述第2绝缘膜14的铝氧化膜中含有的铝元素热扩散到作为上述第1绝缘膜13的硅氧化膜中，在第1绝缘膜13内形成含电荷俘获点区域13a(图4(b))。这样一来，铝元素从铝氧化膜14到硅氧化膜13中的扩散根据由温度决定的扩散常数及时间函数所构成的高斯分布式而扩散。因此，可自动获得本发明中最优选的浓度分布。例如，在氮气氛围中或氧气氛围中，在700℃以上、1100℃以下的温度范围内进行热处理。尤其优选800℃以上、1100℃以下的温度范围。热处理时间在1秒到600秒的范围内实施。尤其优选30秒到600秒的范围。但当为900℃以上时，产生铝氧化膜的结晶化，因结晶晶界，作为阻挡膜的功能恶化。并且，铝元素的扩散量和扩散距离通过硅氧化膜的膜厚及铝氧化膜的膜厚所要求的元件的Vth的控制范围选择即可。
在此作为上述第2绝缘膜使用了铝氧化膜，但不限于此，也可替代铝氧化膜而形成AlHfO膜。AlHfO膜作为有机金属原料使Al(CH3)3及Hf[N(C2H5)2]4，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。通过使AlHfO中含有的Al元素扩散到硅氧化膜中，可获得和氧化铝的情况同样的效果。并且，通过使用AlHfO可提高电容率，减少EOT。
并且，同样地也可替代上述铝氧化膜而形成AlSiO膜。AlSiO作为有机金属原料使用Al(CH3)3及HSi[N(CH3)2]3，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。通过使AlSiO中含有的Al元素扩散到硅氧化膜中，可获得和氧化铝的情况同样的效果。并且，通过使用AlSiO，抑制了结晶化，在更高温下也可使铝元素扩散。
并且，在此是将第2绝缘膜14中含有的铝元素通过热扩散扩散到作为第1绝缘膜13的硅氧化膜中，但不限于此，也可通过溅射打入法进行铝向硅氧化膜中的扩散。具体而言，通过溅射堆积铝氧化膜时，通过精密控制堆积时的溅射电力、压力，可控制铝元素向硅氧化膜中的打入量和深度。例如，在堆积初始阶段以通过较低的压力提高溅射电力，从而可使低密度的铝元素打入到深处，之后以渐渐提高压力的同时降低溅射电力的方式进行控制，从而可将高密度的铝元素打入到浅的区域。因此，可通过溅射打入法以和热扩散时同样的浓度及浓度分布使硅氧化膜中含有铝元素。
接着，堆积用于形成栅电极的厚150nm的聚硅膜15a(图4(c))。并且，采用平板印刷技术及RIE(Reactive Ion Etching：反应离子蚀刻)技术使聚硅膜15a形成图案，形成栅电极15。接着，以栅电极15为掩模，进行离子注入，形成和栅电极15相对的外延扩散层16(图4(d))。
接着依次堆积硅氮化膜和硅氧化膜，之后进行反回蚀(etchback)，从而形成栅极侧壁17。在该状态下再次进行离子注入，经过激活退火，形成源极/漏极区域18(图4(e))。
以下说明作为实施例1制造的元件特性的调查结果。
图5是在实施例1中获得的元件的、写入前后的电容—电压特性(C-V特性)。从该图可知，写入前后电容—电压特性移动较大，实现了非易失动作。
图6是对实施例1所获得的元件以横轴为时间、纵轴为Vth，调查将电荷写入到元件时的Vth的时间变化的图。并且，横轴的时间是将元件在150℃的高温槽中保管的时间。从该图可知，在150℃的高温下，电荷被保持，从实验值外插3×108sec(10年)后的Vth相对于初始值保持72的值。因此，本发明提出的元件和现有例1及现有例2相比，不仅可降低EOT，而且和现有例相比具有良好的保持能力。
图7表示实施例1中获得的元件的二次离子质量分析(SecondaryIon-Mass Spectrometry，以下简称为SIMS)结果。从该图可知，在具有非易失动作的元件中，铝元素扩散到铝氧化膜中，其浓度分布越向半导体基板方向越低。并且，扩散的铝元素浓度为每1平方厘米3×1013个，该值与根据元件的Vth移动量计算的电荷俘获密度的值相等。
接着说明作为第2绝缘膜的铝氧化膜的膜厚与作为第1绝缘膜的硅氧化膜中形成的电荷俘获点的密度对元件特性产生的效果。图8中，横轴表示通过扩散到硅氧化膜中的铝元素形成的电荷俘获点的密度，纵轴表示Vth的移动量，该图表示作为上述第2绝缘膜的铝氧化膜的膜厚依赖性。从该图可知，对于各铝氧化膜的膜厚，通过控制扩散的铝元素的密度、即控制电荷俘获点的密度，可改变Vth的移动量。其中，从降低栅极绝缘膜的EOT的角度出发，铝氧化膜厚优选为30nm以下，进一步优选10nm以下。此时，为了获得0.5V以上的阈值电压移动，优选每1平方厘米含有1×1012个以上铝元素，进一步优选每1平方厘米含有5×1012个以上。
并且，作为铝向硅氧化膜的扩散源使用铝氧化膜时，铝氧化膜中含有的铝元素的密度成为可扩散的铝元素的密度上限。例如，从本发明的第1实施方式的图7计算，作为上限的铝元素的密度为5×1015个/cm2。但该上限密度是将图8的铝氧化膜密度形成为0.5nm时也可充分获得元件的Vth移动量的充分密度，在本发明中，对元件的电气特性没有限制。
接着，说明作为第1绝缘膜的硅氧化膜的膜厚对元件特性产生的效果。其中，评价的元件的硅氧化膜厚在3nm到10nm的范围内变化，使铝元素在深度方向上以扩散距离3nm扩散到各元件。图9中，横轴表示时间，纵轴表示Vth，对于将电荷写入到元件时的Vth的时间变化，调查作为第1绝缘膜的硅氧化膜的膜厚依赖性。此外，纵轴的Vth通过各自初始的Vth进行规格化。并且，横轴的时间是将元件在150℃高温槽中保存的时间。从该图可知，硅氧化膜厚为10nm到5nm的元件具有良好的电荷保持能力。因此，当硅氧化膜厚到5nm为止，可不影响保持能力地进行精细化。因此，和现有例相比，可通过约一半的膜厚实现具有现有例以上的保持能力的元件。与之相对，硅氧化膜厚为3nm的元件的电荷保持能力大幅下降。这是因为，扩散了与硅氧化膜厚同等程度的铝元素，所以硅氧化膜防止俘获电荷泄漏到半导体基板的功能下降。因此，扩散到硅氧化膜的铝元素的扩散距离控制得小于硅氧化膜厚度，这一点非常重要。
因此，实施例1的特征如下。
(1)通过扩散使作为第1绝缘膜的硅氧化膜中含有作为第2绝缘膜的铝氧化膜的构成元素的铝元素。这样一来，可在硅氧化膜中形成电荷俘获点，和现有技术相比，可实现减少EOT、具有高的保持能力的非易失性半导体存储器元件。
(2)通过控制扩散到硅氧化膜中的铝元素密度和铝氧化膜的膜厚，可实现任意的Vth的移动量。
(3)在硅氧化膜中，通过铝元素扩散距离的控制确保其最下层不含有铝元素的区域，则可不降低电荷保持能力地使硅氧化膜薄膜化。
(实施例2)
图10是本发明的实施例2涉及的非易失性半导体存储器元件的栅极绝缘膜部分的截面图。在本实施例中，硅基板21上层积有第1绝缘膜23、第2绝缘膜24、及第3绝缘膜29。并且，在第1绝缘膜23中，形成有构成第2绝缘膜24的元素作为电荷俘获点导入的含电荷俘获点区域23a。和图1(a)所示的实施方式的不同点在于：第2绝缘膜24结晶化；在第2绝缘膜上形成非晶质状态的第3绝缘膜29。并且在本实施例中，第2绝缘膜和第3绝缘膜通过同一组成材料形成。
以下说明实施例2的栅极绝缘膜的制造工序，其他工序和实施例1的情况一样。
通过热氧化法在硅基板21上形成10nm的作为第1绝缘膜23的硅氧化膜。在其之上通过MOCVD法形成作为第2绝缘膜24的铝氧化膜。例如，作为有机金属原料使用Al(CH3)3，作为氧化剂使用H2O，在加热到300℃的基板上交互提供Al(CH3)3和H2O，形成3nm的铝氧化膜。并且，作为氧化剂也可使用臭氧。并且，通过控制导入的氧化剂的分压，也可使用ALD法。并且，还可使用溅射等PVD法。并且，通过控制有机金属原料和氧化剂的流量比、溅射时的氧分压，可改变氧化铝的铝和氧的组成。通过改变组成，可控制扩散到作为上述第1绝缘膜的硅氧化膜的铝的浓度。例如，通过形成具有和氧化铝的化学计量成分相比铝较多的组成的铝氧化膜，可使较多的铝元素扩散。
接着，通过热处理使作为上述第2绝缘膜24的铝氧化膜中含有的铝元素扩散到作为上述第1绝缘膜23的硅氧化膜中，并使铝氧化膜结晶。在此，通过结晶化可使铝氧化膜中含有的过剩的铝元素扩散到硅氧化膜中，在第1绝缘膜23(硅氧化膜)中形成含有高密度铝元素的含电荷俘获点区域23a。例如在氮气氛围或氧气氛围中，实施10秒以上的900℃以上的热处理。
接着，通过MOCVD法在上述结晶化了的铝氧化膜上形成作为第3绝缘膜29的铝氧化膜。例如，作为有机金属原料使用Al(CH3)3，作为氧化剂使用H2O，在加热到300℃的基板上交互提供Al(CH3)3和H2O，形成7nm的铝氧化膜。并且，作为氧化剂也可使用臭氧。并且，通过控制导入的氧化剂的分压，也可使用ALD法。并且，还可使用溅射等PVD法。
接着，为了改善该绝缘膜层积构造的泄漏特性，在铝元素不扩散到硅氧化膜中、且上述结晶化了的铝氧化膜上形成的铝氧化膜不结晶的温度下实施热处理。例如，在氮气氛围或氧气氛围中，在600℃到800℃的温度范围，在1秒到30秒时间范围实施。
作为上述第2、第3绝缘膜，也可替代铝氧化膜而形成AlHfO膜。AlHfO膜作为有机金属原料使用Al(CH3)3及Hf[N(C2H5)2]4，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。
并且，也可替代铝氧化膜而形成AlSiO膜。AlSiO膜作为有机金属原料使用Al(CH3)3及HSi[N(CH3)2]3，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。
以下说明通过实施例2制造的非易失性半导体存储器元件的特性测定结果。
图11表示实施例2获得的元件的写入前后的电容—电压特性。从该图可知，写入前后电容—电压特性移动较大，实现了非易失动作。
图12表示实施例2获得的元件写入时的电流—电压特性。并且，同时表示作为比较例的使铝氧化膜全部结晶时的元件的电流—电压特性。在该图中，横轴表示栅极电压，纵轴表示栅极—基板间电流密度。从该图可明确，通过实施例2制造的元件，改善了泄漏特性。这是因为，通过结晶晶界的泄漏通过形成非晶质构造的铝氧化膜而被抑制。因此，伴随泄漏的保持特性的下降通过第2实施例得以抑制。
因此，实施例2的特征是：在使铝元素扩散到第1绝缘膜中的工序中，即使第2绝缘膜结晶化，因作为具有非晶质构造的第3绝缘膜的铝氧化膜存在于栅电极之间，可抑制由结晶晶界引起的电荷泄漏。因此，可解决伴随铝氧化膜结晶的元件特性恶化的问题，从而可以较高的热扩散温度形成较多的铝元素。
(实施例3)
图13是本发明的实施例3涉及的非易失性半导体存储器元件的栅极绝缘膜部分的截面图。在本实施例中，在硅基板31上层积第1绝缘膜33、第2绝缘膜34、及第3绝缘膜39。并且在第1绝缘膜33上形成构成第2绝缘膜34的元素作为电荷俘获点被导入的含电荷俘获点区域33a。与图1(a)所示的实施方式的不同点在于，第2绝缘膜结晶；在第2绝缘膜上形成非晶质状态的第3绝缘膜。此外，在本实施例中，第2绝缘膜的构成元素和第3绝缘膜的构成元素不一致。
以下说明实施例3的栅极绝缘膜的制造工序，其他工序和实施例1的情况同样。
通过热氧化法在硅基板31上形成10nm的作为第1绝缘膜33的硅氧化膜。在其之上通过MOCVD法形成作为第2绝缘膜34的铝氧化膜。例如，作为有机金属原料使用Al(CH3)3，作为氧化剂使用H2O，在加热到300℃的基板上交互提供Al(CH3)3和H2O，形成10nm的铝氧化膜。并且，作为氧化剂也可使用臭氧。并且，通过控制导入的氧化剂的分压，也可使用ALD法。并且，还可使用溅射等PVD法。并且，通过控制有机金属原料和氧化剂的流量比、溅射时的氧分压，可改变氧化铝的铝和氧的组成。通过改变组成，可控制扩散到作为上述第1绝缘膜的硅氧化膜的铝的浓度。例如，通过形成具有和氧化铝的化学计量成分相比铝较多的组成的铝氧化膜，可使较多的铝元素扩散。
接着，通过热处理使作为上述第2绝缘膜34的铝氧化膜中含有的铝元素扩散到作为上述第1绝缘膜33的硅氧化膜中，并使铝氧化膜结晶。例如在氮气氛围或氧气氛围中，实施10秒以上的900℃以上的热处理。
接着，在第2绝缘膜34(铝氧化膜)上形成作为第3绝缘膜39的硅氧化膜。例如通过LPCVD(Low Pressure CVD)法形成10nm。这种情况下，通过使基板温度为800℃、在32Pa的压力下使SiH4和N2O反应而形成。并且也可通过等离子体CVD法形成。这种情况下，通过使基板温度为200℃、使SiH4和N2O在等离子体中反应而形成。
并且，可替代铝氧化膜而形成AlHfO膜。AlHfO膜作为有机金属原料使用Al(CH3)3及Hf[N(C2H5)2]4，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。并且，也可替代铝氧化膜而形成AlSiO膜。AlSiO膜作为有机金属原料使用Al(CH3)3及HSi[N(CH3)2]3，作为氧化剂使用H2O或臭氧，可通过MOCVD法或ALD法形成。
并且，也可替代上述结晶化了的铝氧化膜上形成的硅氧化膜，而形成非晶质的AlHfO膜。并且，也可替代上述结晶化了的铝氧化膜上形成的硅氧化膜，而形成非晶质的AlSiO膜。
以下说明通过实施例3制造的元件的特性测定结果。
图14中，对于通过实施3获得的元件，横轴表示时间，纵轴表示Vth，对将电荷写入到元件时的Vth的时间变化进行了调查。并且，同时表示作为比较例使铝氧化膜全部结晶的元件的电荷保持特性。此外，纵轴的Vth通过各自初始的Vth规格化。并且，横轴的时间是将元件在150℃高温槽中保管的时间。从该图可知，通过设置非晶质的第3绝缘膜，可改善保持特性。这是因为，和实施例2一样，通过了结晶晶界的泄漏通过形成非晶质构造的硅氧化膜而被抑制。
因此，实施例3的特征是：在将铝元素扩散到第1绝缘膜的工序中，即使在第2绝缘膜结晶的情况下，通过形成具有非晶质构造、且与第2绝缘膜的构成元素不同的第3绝缘膜，可抑制结晶晶界导致的泄漏，改善保持特性。
(比较例)
图15是比较例的栅极绝缘膜部分的截面图。如该图所示，在硅基板41上形成作为第1绝缘膜43的硅氧化膜、作为第2绝缘膜44的铝氧化膜、作为第4绝缘膜49的硅氧化膜。但是，与图10及图13所示的实施例2及3不同，在第1绝缘膜43上不导入构成第2绝缘膜44的元素的铝。为了与该比较例对比，根据本发明，制造了具有在作为第1绝缘膜的硅氧化膜中含有铝元素的区域的元件。本比较例中的栅极绝缘膜的制造工序除了不实施使铝元素向硅氧化膜中扩散的工序外，和实施例3一样。
图16表示铝元素有无扩散到硅氧化膜时的元件的写入特性。横轴表示写入脉冲(漏极电压7V、栅极电压8V)的累积时间，纵轴表示Vth。从该图可知，在不使铝元素向硅氧化膜中扩散的元件中，完全不进行写入，不具有非易失动作，而在扩散了铝元素的元件中，进行写入。其结果是，通过本发明制造的元件的电荷俘获点源自扩散到硅氧化膜中的铝元素。
本发明可适用于非易失性存储器元件。尤其适用于非易失性半导体存储器元件不具有浮栅、在层积构造绝缘膜的栅极绝缘膜中进行电荷俘获的非易失性半导体存储器元件。当适用本发明时，可提高非易失性半导体存储器元件的电荷保持特性，因此极为有用。

Claims (23)

1.一种非易失性半导体存储装置，具有多个非易失性存储器元件，该非易失性存储器元件具有与半导体基板表面接触形成的第1绝缘膜以及与该第1绝缘膜接触形成的第2绝缘膜，作为栅极绝缘膜，该非易失性半导体存储装置的特征在于，
在上述第1绝缘膜的至少与上述第2绝缘膜接触的区域中含有构成上述第2绝缘膜的元素的至少一种元素，作为电荷俘获点。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，作为电荷俘获点而被包含在上述第1绝缘膜中的构成上述第2绝缘膜的元素(以下记作俘获点元素)具有向着上述半导体基板的表面浓度变低的浓度分布，且在上述第1绝缘膜的与上述半导体基板接触的区域中不含有上述俘获点元素。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，上述第1绝缘膜的与上述第2绝缘膜接触的区域中的上述俘获点元素的密度是每1平方厘米1×1012个以上。
4.根据权利要求1至3中任一项所述的非易失性半导体存储装置，其特征在于，上述俘获点元素的浓度分布按照靠近上述第2绝缘膜的区域具有最大值的大致的高斯分布。
5.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，上述俘获点元素是金属元素。
6.根据权利要求1至4中任一项所述的非易失性半导体存储装置，其特征在于，上述俘获点元素是铝。
7.根据权利要求1至6中任一项所述的非易失性半导体存储装置，其特征在于，除了上述俘获点元素以外的上述第1绝缘膜是硅氧化膜。
8.根据权利要求1至7中任一项所述的非易失性半导体存储装置，其特征在于，上述第1绝缘膜的膜厚为3nm以上、20nm以下。
9.根据权利要求1至8中任一项所述的非易失性半导体存储装置，其特征在于，上述第2绝缘膜是含有铝的绝缘膜。
10.根据权利要求1至8中任一项所述的非易失性半导体存储装置，其特征在于，上述第2绝缘膜是铝氧化膜、铝铪氧化膜、或铝硅氧化膜中的任一种。
11.根据权利要求1至10中任一项所述的非易失性半导体存储装置，其特征在于，上述第2绝缘膜是膜厚为30nm以下的铝氧化膜，且上述俘获点元素的密度D是每1平方厘米1×1012个＜D＜5×1015个。
12.根据权利要求1至11中任一项所述的非易失性半导体存储装置，其特征在于，层积有非晶质构造的第3绝缘膜，其与上述第2绝缘膜接触并形成在其上。
13.根据权利要求12所述的非易失性半导体存储装置，其特征在于，上述第3绝缘膜是硅氧化膜、铝氧化膜、铝铪氧化膜、或铝硅氧化膜中的任一种。
14.根据权利要求12或13所述的非易失性半导体存储装置，其特征在于，上述第2绝缘膜具有结晶构造。
15.一种非易失性半导体存储装置的制造方法，该非易失性半导体存储装置具有多个非易失性存储器元件，该非易失性存储器元件具有与半导体基板表面接触形成的第1绝缘膜以及与该第1绝缘膜接触形成的第2绝缘膜，作为栅极绝缘膜，该非易失性半导体存储装置的制造方法的特征在于，
具有：形成栅极绝缘膜的工序、形成栅电极的工序、形成源极/漏极区域的工序，
上述形成栅极绝缘膜的工序具有：(1)在半导体基板表面形成第1绝缘膜的工序；(2)在上述第1绝缘膜上形成第2绝缘膜的工序；(3)将不是构成上述第1绝缘膜的元素的元素、而是构成上述第2绝缘膜的元素向上述第1绝缘膜导入的工序。
16.根据权利要求15所述的非易失性半导体存储装置的制造方法，其特征在于，上述第(3)工序是进行热处理，使上述元素从上述第2绝缘膜向上述第1绝缘膜扩散的工序。
17.根据权利要求16所述的非易失性半导体存储装置的制造方法，其特征在于，上述第(3)工序在700℃以上、1200℃以下的温度进行。
18.根据权利要求15或16所述的非易失性半导体存储装置的制造方法，其特征在于，上述第2绝缘膜是铝氧化膜、铝铪氧化膜、或铝硅氧化膜中的任一种，上述第(2)工序使用MOCVD(Metal OrganicChemical Vapor Deposition)法、ALD(Atomic Layer Deposition)法或溅射法。
19.根据权利要求18所述的非易失性半导体存储装置的制造方法，其特征在于，上述第(2)工序中，以含有比化学计量成分多的铝的方式进行膜形成。
20.一种非易失性半导体存储装置的制造方法，该非易失性半导体存储装置具有多个非易失性存储器元件，该非易失性存储器元件中具有与半导体基板表面接触形成的第1绝缘膜以及与该第1绝缘膜接触形成第2绝缘膜，作为栅极绝缘膜，该非易失性半导体存储装置的制造方法的特征在于，
具有形成栅极绝缘膜的工序、形成栅电极的工序、形成源极/漏极区域的工序，
上述形成栅极绝缘膜的工序具有：(1’)在半导体基板表面上形成第1绝缘膜的工序；(2’)在上述第1绝缘膜上通过溅射法形成第2绝缘膜，并将是构成该第2绝缘膜的元素、不是构成上述第1绝缘膜的元素的元素导入到上述第1绝缘膜内的工序。
21.根据权利要求20所述的非易失性半导体存储装置的制造方法，其特征在于，上述第2绝缘膜是铝氧化膜、铝铪氧化膜、或铝硅氧化膜中的任一种，导入到上述第2绝缘膜的上述元素是铝。
22.根据权利要15至21中任一项所述的非易失性半导体存储装置的制造方法，其特征在于，上述半导体基板是硅基板，上述第(1)或上述第(1’)工序是通过热氧化形成硅氧化膜的工序。
23.根据权利要15至22中任一项所述的非易失性半导体存储装置的制造方法，其特征在于，上述形成栅极绝缘膜的工序在上述第(3)或上述第(2’)工序后，具有在上述第2绝缘膜上形成非晶质构造的第3绝缘膜的工序。
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