WO2007029482A1 - 半導体構造 - Google Patents

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WO2007029482A1
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amorphous
semiconductor
electrode
metal
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Inventor
Takashi Shimizu
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National Institute Of Advanced Industrial Science And Technology
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Definitions

  • the present invention relates to an element used for forming an integrated circuit and a method for manufacturing the integrated circuit.
  • the present invention relates to a gate electrode used for a transistor element.
  • Polycrystalline silicon is the most common and effective electrode to date used in the formation of integrated circuits.
  • This film has a high degree of reliability.
  • the resistivity of the electrode and the position of the Fermi level can be controlled by controlling the type of impurities that generate carriers and the amount of doping.
  • it since it can be deposited by the CVD method, it is possible to cover a finely processed three-dimensional structure with a high step coverage. Therefore, polycrystalline silicon has become the most common and effective gate electrode to date.
  • the gate insulating film has been made extremely thin due to the miniaturization of element dimensions, and has passed through a depletion region or a gate insulating film slightly formed on the electrode side when using impurity-doped polycrystalline silicon. Even weak impurities that diffuse to the semiconductor channel side are thought to hinder the improvement of device performance.
  • deposition at a high temperature or heat treatment at a high temperature is required to activate carriers, and these high temperature processes promote impurity diffusion.
  • the metal gate electrode material generally has a resistivity of ⁇ ⁇ cm or less, and has a lower resistivity than polycrystalline silicon of about lm Q cm.
  • the electrode constituent material is composed of an element having a low diffusion coefficient for the gate insulating film or the semiconductor channel region, or a high temperature process is introduced after depositing the metal gate electrode. It turns out that it is necessary to devise in manufacturing and careful!
  • Fig. 1 (b) the structure of Fig. 1 (b) is the easiest for device fabrication.
  • a dielectric layer and an electrode layer are deposited on both sides of the semiconductor standing on the substrate.
  • a manufacturing process for depositing an interlayer insulating film, wiring, etc. on the insulating film is essential.
  • Such a double gate FET (the double gate FET in Fig. 1 is usually called a finFET) is expected to be introduced after 2009 when it becomes a 50nm node.
  • a manufacturing process on a 50 nm device scale that deposits dielectric layers and electrode layers on both sides of a semiconductor that stands on a substrate, and further deposits interlayer insulation films and wirings on it.
  • the metal electrode layer when the element size is 65 mm, the metal electrode layer is also required to have a manufacturing accuracy corresponding to 65 nm, and normally requires a manufacturing dimensional accuracy of 4% or less, that is, about 2.5 nm.
  • the manufacturing accuracy of the metal electrode layer is usually the accuracy of the film thickness, which generally corresponds to the accuracy of flatness.
  • it In order to fabricate devices at 65 ° scale, it is also required to be able to etch at 65 nm scale! It is a matter of course that it is necessary to be able to etch on the scale of.
  • the electrode material is more amorphous than the polycrystalline material in terms of uniformity.
  • the grain boundary of the electrode material may serve as the center of fixed charge at the Fermi level pinning at the electrode Z dielectric interface.
  • the crystal grain boundary is a region where the impurity element is easily diffused, and amorphous contributes more as a barrier layer for impurity diffusion than polycrystal.
  • the gate electrode is also a polycrystal
  • impurities having material strength that are in contact with the gate electrode in a direction other than the contact surface with the gate insulating film enter the gate electrode via the crystal grain boundary.
  • the gate electrode is amorphous, the diffusion of such impurities can be suppressed, and the Fermi level can be suppressed, while it may act as the center of the Fermi level pinning at the electrode Z insulating dielectric interface. It is possible to suppress the increase in pinning and fixed charge.
  • Patent Document 1 Japanese Translation of Special Publication 2003-533046
  • Patent Document 2 JP 2005-150688
  • Non-Patent Document 1 T. N. Arunagiri et al. Appl. Phys. Lett. 86 (2005) 083104.
  • one of the characteristics desired for the metal gate electrode layer that enables miniaturization of the element size that is larger than that of a semiconductor element using today's polycrystalline silicon electrode is a three-dimensional semiconductor three-dimensional structure that has been finely processed. That is, it is coated with a good step coverage.
  • Another property desired for the metal gate electrode layer is that the surface of the deposited electrode layer is flat at a scale of 1 nanometer, and the electrode layer is electrically conductive without any special planarization after the electrode layer is deposited. It is possible to wear a dielectric layer for the purpose of static insulation.
  • one of the additional characteristics desired for the metal gate electrode layer is that it has the same etching power as that of a normal semiconductor process.
  • Another property desired for the metal gate electrode layer is the It is a structure with no grain boundaries and uniform and suppressed impurity diffusion.
  • an amorphous metal electrode is excellent as the best metal gate electrode that satisfies the above characteristics, and have achieved the present invention.
  • the resistivity is ⁇ ⁇ cm or less.
  • a metal gate electrode layer having an amorphous structure is formed.
  • an amorphous having a resistivity of lm Q cm or less is preferable.
  • the amorphous metal usually has a higher resistivity than the crystal (polycrystalline) metal having the same composition, application to a semiconductor device is disadvantageous in terms of Joule heat generation and delay.
  • amorphous metal is generally inferior to single crystal metal, it has much better surface flatness and uniform electrical properties compared to polycrystals, which are difficult to control grain size and have many grain boundaries. It has sex.
  • the element in contact with the upper part of the polycrystal passes through the crystal grain boundary and passes through the inside of the polycrystal, and diffuses into the lower structure (upper) of the polycrystal. T has problems.
  • the desirable characteristics for developing a new gate electrode layer applied to a three-dimensional structure of 70 nm or less are polycrystalline silicon having an amorphous structure and a resistivity smaller than that of polycrystalline silicon. It shows the same step coverage and the surface roughness is less than 1mm.
  • Non-Patent Document 1 the invention described in the document is a sputtering method using high-energy particles, This is an experiment result of depositing a single metal on Si, which is an amorphous silicide electrode formed as a result of unintentional interdiffusion between the underlying Si and the deposited metal.
  • a nitride amorphous electrode material such as TiN or TaN is used as a high dielectric constant oxide dielectric or a barrier metal of a wiring material.
  • a nitride amorphous electrode material such as TiN or TaN is used as a high dielectric constant oxide dielectric or a barrier metal of a wiring material.
  • MOCV metal-organic chemical vapor deposition
  • Patent Document 2 It describes a method for obtaining an amorphous barrier metal by a D method or a sputtering method (see Patent Document 2).
  • the application to the gate electrode material which is the subject of the present invention is not known. That is, in the case of the gate electrode, the above-described noria metal method has the following problems as in the above non-patent literature.
  • the electrode material atoms (molecules) supplied on the growth surface are held down by new material atoms (molecules) before being arranged and stabilized at the site of the crystal structure, which is a stable structure, while repeating surface diffusion. It is important to create a freezing environment. For that purpose, it is desirable to suppress the diffusion distance of the diffusing species on the growth surface, and to prevent reaching a stable site. Therefore, in the present invention, an amorphous metal was obtained by the following means.
  • a single metal has many stable sites that have a crystal structure and a large diffusion distance at the same deposition temperature. Therefore, in the present invention, there are fewer stable sites that have a crystal structure than a single metal.
  • a compound metal with a small diffusion distance at the same deposition temperature was used as the gate electrode.
  • the active particles are ions, the above-described high energy particles and ions are likely to cause damage to the insulating dielectric. Therefore, in the present invention, the active particles are low energy neutral particles, specifically, electrically neutral ozone, atomic oxygen, ammonia, or atomic nitrogen as active particles. It is also possible to introduce excited-state active particles by ultraviolet light irradiation.
  • the active particles are supplied in a sufficient amount of flux to realize an increase in the amount of adhesion.
  • resistivity lm ⁇ cm or less As a desirable mode of the metal gate electrode layer having a step coverage and a surface roughness of 2.5 mm in a semiconductor element having a three-dimensional structure of 65 mm or less, resistivity lm ⁇ cm or less A metal gate electrode layer having an amorphous structure can be formed. Further, in the present invention, as a desirable mode of the metal gate electrode layer in which a semiconductor element having a three-dimensional structure of 70 ° or less has a step coverage and a surface roughness of 3 °, the resistivity is 1 m ⁇ cm or less. A metal gate electrode layer in which the amorphous structure and the polycrystalline structure are stacked can be formed.
  • FIG. 2 Schematic diagram of the CVD apparatus used in the present invention
  • FIG. 7 Schematic diagram of cross-sectional TEM image of amorphous RuO thin film coated by CVD method on a vertically standing silicon semiconductor
  • FIG.14 Example of manufacturing process of memory device using amorphous RuO as floating gate
  • FIG.15 An example of finFET with amorphous RuO as the gate electrode
  • Ru oxides are rutile structures of RuO that exist as compound metals. DRAMs using high-permittivity oxides already exist.
  • FIG. 2 is a schematic view of a CVD apparatus used in the present invention.
  • Ru an organic metal
  • ozone-containing acid is used as a reactive oxidizing gas.
  • organic metals that is, organic metals coordinated with other cyclic organic compounds such as Cp and COD, may be used.
  • organic metals coordinated with other cyclic organic compounds such as Cp and COD
  • 8 Diketone organic metals, high vapor pressure halides and oxides RuF or RuO may be used.
  • a carbo-based organic metal may be used.
  • any state is possible as long as it is not an ionic species or a state of high kinetic energy particles.
  • low kinetic energy, ozone-containing oxygen gas is used as the reactive oxygen gas, but it is not an ionic species or high kinetic energy particle state.
  • Any reactive oxidizing gas may be used. That is, it may be an excited species obtained by exciting atomic oxygen, nitrogen oxide, nitrogen dioxide or these reactive oxygen gases with ultraviolet light.
  • Thin films were deposited at a low substrate temperature so as not to cause crystallization of these raw materials. That is, the substrate temperature was set between 100 ° C and 300 ° C. This substrate temperature is usually a temperature at which RuO does not grow in oxygen gas.
  • a surface diffusion suppressing gas for suppressing crystallization an inert gas other than the source gas and its carrier gas is introduced onto the deposition surface, and the pressure during the deposition is 10 _ 1 Torr or more and 760 Torr or less. Specifically, it was set to 3-4 X 10_1 Torr.
  • the starting and the carrier gas has a structure which is efficiently supplied to the substrate, the total flux amount at the time of deposition is about 10 1 7 ⁇ : a L0 18 molecules / cm 2 sec.
  • Figure 3 shows the results of X-ray photoelectron spectroscopy of a thin film in an As depo state with a deposition temperature of 100 ° C and a thin film with a deposition temperature of 150 to 300 ° C with a slight etching (about In m) of the surface.
  • the thin film is composed of only Ru and 0 except for the surface, and from the inset of Fig. 3a, the thin film is deposited even at a substrate temperature of 100 ° C and low substrate temperature.
  • the thin film was a Ru oxide thin film and could be deposited even at a low temperature of 100 ° C.
  • C impurities contained in MOCVD thin films are at least 0.001% or more, and the minimum impurity concentration detectable by photoelectron spectroscopy is 5%, so the C impurity concentration of this thin film is 0.001% or more 5%
  • the minimum impurity concentration detectable by photoelectron spectroscopy is 5%
  • FIG. 4 is a thin film X-ray diffraction image at each deposition temperature.
  • Fig. 4 Thin-film X-ray diffraction pattern and normal
  • the 300 ° C thin film was a polycrystalline thin film with a force of 260 ° C or less, although it might contain a few alignment films, but in most cases it was an amorphous thin film.
  • FIG. 5 is an SEM image of the deposited thin film.
  • the thin film deposited at 300 ° C was a rough surface with a distinct grain boundary, reflecting the polycrystalline structure.
  • the thin film having an amorphous structure of 260 ° C or lower clear crystal grains were not observed and the surface was flat.
  • the time required to deposit the 35 nm amorphous Ru oxide thin film at 260 ° C was 15 minutes.
  • the time required to deposit a 150 nm amorphous Ru oxide thin film at 240 ° C was 90 minutes.
  • the surface morphology was measured with an atomic force microscope.
  • Rms 0.51 nm was obtained with the thin film deposited on the substrate.
  • Rms is an abbreviation of Root Mean Square, which is the square root of the mean square of the mean value.
  • FIG. 6 shows the resistivity of the thin film at room temperature measured by the four probe method at each deposition temperature.
  • Figure 6 shows that a resistivity of ⁇ ⁇ cm or less can be achieved in the substrate temperature range of 200 ° C to 300 ° C. The lowest resistivity was approximately 207 ⁇ cm.
  • the metal source gas having a low kinetic energy and the reactive acid / sodium gas having a low kinetic energy are crystallized on the substrate set at a low substrate temperature lower than the crystallization temperature together with the surface diffusion suppressing gas.
  • an amorphous Ru metal oxide metal that is an amorphous structure and has a resistivity of ⁇ ⁇ cm or less could be obtained.
  • an amorphous structure slightly including an alignment film may be obtained in the vicinity of the deposition conditions of the present invention.
  • the alignment film has a crystal direction that is perpendicular to the plane, and a surface that is much flatter than the polycrystal is obtained. Therefore, slightly Although the above thin film including the facing film was inferior in flatness to the amorphous thin film, a relatively flat surface morphology could be obtained.
  • a thin film with a slight orientation film has a slight flatness, but when it is desired to achieve a lower resistivity than a flatness where the resistivity is slightly lower than the amorphous state alone, It is considered useful.
  • a La 0 thin film is formed by a MOCVD method on a silicon semiconductor Fin standing up almost vertically with a width of 18 and a height of 220 nm.
  • a 33 nm amorphous Ru oxide thin film was then deposited in-situ using the present invention in-situ.
  • the structure shown in Fig. 7 was obtained. That is, the maximum film thickness is 33.2 nm and the minimum value is 29.3 at the top of Fin at the thickness of 31.3 nm at the top of Fin. nm, average value 3 1.3 nm
  • the maximum value of the film thickness is 33.3 nm
  • the minimum value is 27.3 nm
  • the average value is 31.3 at the bottom 100 nm of the fin (downward from the fin center and about 45% of the fin height from the fin bottom). nm.
  • the side surface standing at an angle of 70 degrees or more with respect to the substrate is coated with the amorphous compound electrode, and the thickness of the electrode layer covering the upper portion of the side surface and the thickness of the side surface are covered.
  • the ratio of the thickness of the electrode layer covering the lower part is approximately 1.0 on average and 0.88 1.2 using the maximum and minimum values of the upper and lower parts
  • a reactive gas is crystallized on a substrate set at a low substrate temperature lower than the crystallization temperature in the surface diffusion suppressing gas.
  • the amorphous Ru oxide thin film was annealed in a hydrogen atmosphere at 200 ° C for 1 hour, the Ru oxide thin film was reduced to reduce the oxygen concentration, and the change in work function was measured by the Kelvin method.
  • the work function of the Ru oxide thin film with reduced oxygen concentration is 5.0 eV, indicating that the work function of the Ru oxide thin film can be controlled by the oxygen concentration.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention. That is, the above preparation example may be a force nitride, sulfide, carbide, silicide, boride, or phosphorous described in the case of amorphous phosphate metal.
  • the above preparation example may be a force nitride, sulfide, carbide, silicide, boride, or phosphorous described in the case of amorphous phosphate metal.
  • ammonia or atomic nitrogen can be used as the low kinetic energy reactive nitriding gas.
  • FIG. 9 shows an embodiment of the present invention, which is an example applied to a MISFET using a high dielectric constant gate insulating film.
  • a fully depleted SOI substrate, Hf-Si-0-N is used as a high dielectric constant gate insulating film, and a laminated film of amorphous RuO and polycrystalline Ru is used as a first gate electrode in contact with the high dielectric constant gate insulating film.
  • Polycrystalline Ru is used as a plug that is in contact with the first gate electrode and applies a voltage to the first gate electrode.
  • the structure is such that amorphous Ru is deposited as a barrier metal of Cu for wiring on the polycrystalline Ru, and Cu for wiring is deposited on the amorphous Ru.
  • the above embodiment is not limited to the force described for silicon. That is, in addition to silicon as a semiconductor, germanium, silicon 'germanium, silicon carbide, diamond, gallium arsenide, gallium nitride, zinc oxide, zinc sulfide, Organic semiconductors such as copper luminate, chromium aluminate, titanium oxide, strontium titanate, indium tin oxide, indium tin gallium oxide, and anthracene can be used.
  • FIG. 9 there is a second dielectric layer (boundary layer) between the force semiconductor in which Hf—Si-0-N is depicted as a single layer film and the dielectric layer. May be. There may be a second dielectric layer (boundary layer) between the electrode and the dielectric layer.
  • the dielectric layer may be a stacked structure of a plurality of dielectric layers. Amorphous is desirable, but crystals may also be used.
  • the electrode is desirably all amorphous, but may contain a small amount of oriented crystal grains. In that case, the flatness of the surface is impaired, and the power to increase the difficulty in manufacturing a three-dimensional semiconductor structure.
  • the resistivity of crystals and polycrystals is usually smaller than that of amorphous structures. It may be possible to reduce the resistivity of
  • the film thickness is preferably 2 nm or more. If the thickness is less than 2 nm, other metal materials having a thickness of 2 or more must be laminated in order to reduce the sheet resistance, which will hinder stable control of the work function. Therefore, a thicker film is better. However, if the film is too thick, distortion accumulates, and crystallization occurs at a certain film thickness or more, which may impair flatness. Therefore, the thickness of the electrode layer of the amorphous structure is 2 nm or more and 1 ⁇ m or less, preferably 4 nm or more and 150 nm or less, more preferably the amorphous structure or the laminated structure of the amorphous structure and the polycrystalline structure. 5 nm or more and 50 nm or less are desirable.
  • Hf-Si-0-N As an insulating dielectric layer
  • Other high dielectric constant oxide layers may be used. That is, it is a compound of one or more metals selected from Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al, and oxygen, and may contain nitrogen .
  • the dielectric layer is preferably amorphous, but may be a crystal.
  • more general silicon oxide or silicon nitride may be used as the dielectric layer.
  • Nitrides and oxides are desirable as the amorphous electrode, but sulfides, carbides, silicides, borides, and phosphors may be used.
  • Zr Hf Mo Ta Al Ti Zn In Ga Sn Cu Pt Ir as metal element
  • An amorphous metal containing an element such as Au may be used.
  • Amorphization is induced by containing a small amount of impurities in Ru or RuO.
  • metals selected from Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, In .
  • an insulating dielectric layer is formed by using silicon nitride having a carrier trap level and a high dielectric constant oxide. Apply it as a memory element that accumulates charges in the trap level of a dielectric dielectric.
  • FIG. 1 An example of a method for manufacturing a semiconductor structure according to the above invention is shown in FIG.
  • an insulating dielectric film Hf—Si-0-N, an amorphous electrode film RuO, and a polycrystalline Ru film are stacked on a Si semiconductor substrate, and then a mask is formed by a lithography technique. At this time, a node mask formed by RIE after depositing a silicon oxide film is used as the mask (Fig. 10 (a)).
  • the electrode and the insulating film are etched by RIE to cover the gate structure.
  • ultrathin doping of the extension region is performed in a self-aligned manner by ion implantation (Fig. 10 (b)).
  • An S-to-C film is deposited and the upper part of the gate electrode is opened by lithography and RIE (Fig. 1).
  • Ru metal that is a copper-plated seed layer and a barrier layer is deposited by a CVD method.
  • Copper wiring is embedded by plating and flattened by CMP to further stack wiring ( Figure io (D).
  • the sputtering method is inferior to the step coverage, and it is difficult to produce a three-dimensional structure, but it is simpler and less costly than the CVD method.
  • an electrical and structural shielding plate is required so as to suppress the flying of high-tech energy particles and ion species onto the substrate. For this reason, the cost can be reduced compared with the case of using the CVD method, but the cost for introducing the apparatus is higher than that of the normal sputtering method, and the maintenance cost is also required.
  • FIG. 11 shows an example in which the present invention is applied to an MIS FET using a high dielectric constant gate insulating film, which is a different embodiment of the present invention.
  • FIG. 11 shows a fully-depleted SOI substrate, Hf-A ⁇ 0-N is used as a high dielectric constant gate insulating film, and amorphous RuO and polycrystalline Ru are used as the first gate electrode in contact with the high dielectric constant gate insulating film.
  • Polycrystalline Ru is used as a plug for contacting the first gate electrode and applying voltage to the first gate electrode.
  • Amorphous Ru is deposited as a Cu metal for wiring on the polycrystalline Ru, and Cu for wiring is deposited on the amorphous Ru.
  • the above embodiment is not limited to the force described for silicon. That is, in addition to silicon as a semiconductor, germanium, silicon 'germanium, silicon carbide, diamond, gallium arsenide, gallium nitride, zinc oxide, zinc sulfide, copper aluminate, chromium aluminate, titanium oxide, strontium titanate, indium tin oxide It is possible to use organic semiconductors such as indium tin gallium oxide and anthracene. [0072] In FIG. 11, even if a second dielectric layer (boundary layer) exists between the force semiconductor in which Hf-AHD-N is depicted as a single layer film and the dielectric layer. Good. There may be a second dielectric layer (boundary layer) between the electrode and the dielectric layer. The dielectric layer may be a stacked structure of a plurality of dielectric layers. Amorphous is desirable, but crystals may also be used.
  • the electrode is desirably all amorphous, but may contain a small amount of oriented crystal grains. In that case, the flatness of the surface is impaired, and the force that increases the difficulty in manufacturing a three-dimensional semiconductor structure.
  • the resistivity of a crystal 'polycrystal is usually smaller than that of an amorphous structure. It may not be possible to reduce the resistivity of the weak crown.
  • the film thickness is desirably 2 nm or more. Below 2 nm, other metal materials with a thickness of 2 or more must be laminated to reduce the sheet resistance, and this will hinder stable control of the work function. Therefore, a thicker film is better. However, if the film is too thick, strains accumulate, and crystallization occurs at a certain film thickness or more, and flatness may be impaired. Therefore, the film thickness is 2 nm or more and 1 ⁇ m or less, preferably 4 nm or more and 150 nm or less, more preferably 5 nm or more and 50 nm or less.
  • Hf-A ⁇ 0-N is used as the insulating dielectric layer
  • other high dielectric constant oxide layers may be used. That is, it is a compound of one or more metals selected from Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al, and oxygen, and may contain nitrogen .
  • the dielectric layer is preferably amorphous, but may be crystalline. You can also use more common silicon oxide or silicon nitride as the dielectric layer.
  • amorphous RuO is used as the laminated gate electrode
  • the material is not limited to the above materials as long as the metal is in an amorphous form.
  • Nitrides and oxides are desirable as the amorphous electrode, but sulfides, carbides, silicides, borides, and phosphors may be used. It can be an amorphous metal containing elements such as Zr Hf Mo Ta Al Ti Zn In Ga Sn Cu Pt Ir Au as the metal element.
  • Amorphization is induced by containing a small amount of impurities in Ru or RuO.
  • the dielectric constant of the boundary layer between the electrode layer and the dielectric layer can be controlled.
  • FIG. 12 shows an example of a method for manufacturing the semiconductor structure.
  • the polysilicon which is the gate electrode and the gate insulating film are removed by etching to expose the channel region, and then cleaning is performed.
  • the gate insulating film Hf-A 0-N and the gate electrode amorphous RuO and polycrystalline Ru are sequentially stacked by the CVD method (FIG. 12 (b)). Planarization is performed by CMP, and a low-k material is sequentially deposited as a silicon nitride film, which serves as an etch stopper, and an interlayer dielectric ( Figure 12 (c)).
  • a gate opening is made by a lithography technique, and Ru metal which is a copper-plated seed layer and a barrier layer is deposited by a CVD method.
  • the copper wiring is embedded by plating and flattened by CMP, and the process proceeds to the further multilayer wiring process (Fig. 12 (d)).
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.
  • the present invention is not limited to the force of using CVD as an example for the deposition process of the amorphous Ru oxide thin film.
  • CVD and ALD are preferred, but sputtering may be used. Sputtering methods are inferior in step coverage, and are simpler and less costly than force CVD methods, which are difficult to produce three-dimensional structures.
  • an electrical and structural shielding plate is required so as to suppress high-energy particles and ion species from flying onto the substrate. Therefore, the cost of manufacturing by CVD method can be reduced.
  • maintenance costs will also be required.
  • FIG. 13 shows a different embodiment of the present invention, which is a memory element using a floating gate. An example applied to a child is shown.
  • the figure shows a Si substrate, silicon oxide, Hf-S 0-N as a high dielectric constant gate insulating film, and amorphous silicon as a floating gate electrode sandwiched between the silicon oxide and the high dielectric constant gate insulating film.
  • a stack of RuO and polycrystalline Ru is used for the control gate electrode with amorphous ridges (plug, barrier metal, and wiring metal are not shown).
  • the above embodiment is not limited to the force described for silicon. That is, in addition to silicon as a semiconductor, germanium, silicon 'germanium, silicon carbide, diamond, gallium arsenide, gallium nitride, zinc oxide, zinc sulfide, copper aluminate, chromium aluminate, titanium oxide, strontium titanate, indium tin oxide It is possible to use organic semiconductors such as indium tin gallium oxide and anthracene.
  • a single-layer film of a high dielectric constant insulating film is depicted as the dielectric layer.
  • Force A second dielectric layer (boundary layer) is provided between the floating gate and the dielectric layer. May exist.
  • a second dielectric layer (boundary layer) may be present between the electrode and the dielectric layer.
  • the dielectric layer may be a stacked structure of a plurality of dielectric layers. Amorphous is desirable, but crystal may be used.
  • all the electrodes have an amorphous structure, but they may contain a small amount of oriented crystal grains. In that case, the flatness of the surface is impaired, and the power to increase the difficulty in fabricating a three-dimensional semiconductor structure.
  • the resistivity of crystals and polycrystals is usually smaller than that of an amorphous structure. There is also no force that can reduce the resistivity of the weak crown.
  • a high dielectric constant oxide layer may be used. That is, it is a compound of one or more metals selected from Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al, and oxygen, and even if it contains nitrogen Good. Any combination of insulating dielectrics may be used.
  • the dielectric layer is preferably amorphous, but may be crystalline.
  • amorphous RuOx is used as the floating gate electrode! /, It is not limited to the above materials as long as it is a metal in amorphous form. Nitriding as an amorphous electrode Acids and oxides are desirable, but sulfides, carbides, silicides, borides, and phosphorus substances may be used. It can be an amorphous metal containing elements such as Zr ⁇ Hf ⁇ Mo, Ta ⁇ Al, Ti ⁇ Zn ⁇ In ⁇ Ga ⁇ Sn ⁇ Cu ⁇ Pt ⁇ Ir! Au! /.
  • Amorphization was induced by containing a small amount of impurities in Ru or RuO.
  • the work function can be finely adjusted.
  • FIG. 14 shows an example of a method for manufacturing the semiconductor structure.
  • a thermal oxide film, a Ru / amorphous RuO laminated film, a Hf-S to 0-N film, and a TiN film are laminated in this order on a Si substrate, and then a silicon oxide film is deposited.
  • a gate structure is formed using the gate mask (Fig. 14 (a)).
  • the electrode and insulating film are etched by RIE to form a gate structure, etching doping, sidewall formation, source and drain doping (Fig. 14 (b)), activation annealing treatment Deposition of silicon oxide film, embedding electrode plug, planarization by CMP, deposition of silicon carbide, interlayer insulating film (S 0-C) film, top opening of gate electrode, deposition of soot Ru deposition and Cu burying (Fig. 14 (c)).
  • Power of using CVD as an example is not limited to this.
  • CVD and ALD are preferable, but sputtering may be used.
  • the sputtering method is inferior in step coverage and difficult to produce a three-dimensional structure, but is simpler and less costly than the CVD method.
  • the power is excessively increased, the underlying gate insulating film is damaged, which is not preferable.
  • FIG. 15 shows an example in which the amorphous gate electrode according to the present invention is applied to a FinFET.
  • FIG. 15 (a) is a cross-sectional view perpendicular to the source / drain current of the finFET (hereinafter referred to as the GG cross-section), and FIG. 15 (b) is a cross-sectional view of the finFET in the source / drain current direction (hereinafter referred to as the SD cross-section).
  • Both sides of the Si semiconductor that stands up on the SOI substrate are coated with a high-dielectric-constant gate insulating film of La silicate, amorphous RuO / polycrystalline Ru multilayered gate electrode, and a silicon oxide insulating film.
  • a second dielectric layer may exist between the force semiconductor depicted as a La silicate single layer film and the dielectric layer. There may be a second dielectric layer (boundary layer) between the electrode and the dielectric layer.
  • the dielectric layer may be a stacked structure of a plurality of dielectric layers. Amorphous is desirable, but crystals may also be used.
  • the electrode is preferably all amorphous, but may contain a small amount of oriented crystal grains. In that case, the flatness of the surface is impaired, and the power to increase the difficulty in manufacturing a three-dimensional semiconductor structure.
  • the resistivity of crystals and polycrystals is usually smaller than that of amorphous structures. It may be possible to reduce the resistivity of
  • the film thickness is desirably 2 nm or more. Below 2 nm, other metal materials with a thickness of 2 mm or more must be laminated in order to reduce the sheet resistance, which may hinder stable control of the work function. Therefore, a thicker film is better. However, if the film is too thick, strain is accumulated, and crystallization occurs at a certain film thickness or more, and flatness may be lost. Therefore, the film thickness is 2 nm or more and 1 ⁇ m or less, preferably 4 nm or more and 150 nm or less, more preferably 5 nm or more and 50 ⁇ m or less.
  • La silicate is used as the insulating dielectric layer, but another high dielectric constant oxide layer or ordinary silicon oxide may be used. That is, it is a compound of one or more metals selected from Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, A 1, and oxygen, and even if it contains nitrogen Good.
  • the dielectric layer is preferably amorphous, but may be crystalline.
  • more general silicon oxide silicon nitride may be used as the dielectric layer.
  • amorphous RuO is used as the first gate electrode, the material is not limited to the above as long as it is an amorphous metal. Nitrides and oxides are desirable as the amorphous electrode, but sulfides, carbides, silicides, borides, and phosphors may be used. Metal Amorphous metals containing elements such as Zr, Hf, Mo, Ta, Al, Ti, Zn, In, Ga, Sn, Cu, Pt, Ir, and Au may be used.
  • Amorphization was induced by containing a small amount of impurities in Ru or RuO.
  • metals selected from Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, In .
  • silicon nitride having a carrier trap level and a high dielectric constant oxide are used as a force insulating dielectric layer, which is an application example of a transistor. You may apply.
  • FIG. 16 illustrates an example of a method for manufacturing the semiconductor structure.
  • an upright semiconductor Fin structure is fabricated by wet etching or dry etching (FIG. 16 (a)).
  • La silicate, RuO, polycrystalline Ru, and silicon oxide film for hard mask are deposited on the semiconductor fin by CVD, and the gate structure is formed by lithography (Fig. 16 (b), (c )).
  • the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the invention.
  • the present invention is not limited to the force of using CVD as an example for the deposition process of the amorphous Ru oxide thin film.
  • CVD and ALD are preferred, but sputtering may be used. Sputtering methods are inferior in step coverage, and are simpler and less costly than force CVD methods, which are difficult to produce three-dimensional structures.
  • FIG. 17 (h) a so-called separation type double gate transistor structure in which the gate electrodes on both sides are electrically separated.
  • a separate double gate transistor it is possible to obtain the same characteristics as finFET by applying the same voltage to the gate electrode, and each gate electrode is used as a control electrode and independent voltages are applied. It can also be applied to act as a transistor that performs electrical threshold control.
  • the isolated double-gate transistor shown in Fig. 17 is made by polishing the upper part of the finFET in Fig. 15 with CMP, so amorphous RuO / multicrystalline Ru is applied to both of the two separated gates.
  • amorphous RuO / multicrystalline Ru is applied to both of the two separated gates.
  • only one of the forces shown may be amorphous RuO, and a different metal polycrystal may be used for the other gate electrode.
  • the above-mentioned problems such as flatness and impurity diffusion occur.
  • a metal having a different work function it is possible to adjust the threshold value by a small amount.
  • FIG. 18 shows an example in which the amorphous gate electrode according to the present invention is applied to a vertical FET.
  • Figure 18 is a cross-sectional view perpendicular to the source and drain currents of the vertical FET.
  • the above embodiment is not limited to the force described for silicon. That is, in addition to silicon as a semiconductor, germanium, silicon 'germanium, silicon carbide, diamond, gallium arsenide, gallium nitride, zinc oxide, zinc sulfide, copper aluminate, chromium aluminate, titanium oxide, strontium titanate, indium tin oxide Indium tin gallium oxide, organic semiconductors such as anthracene can be used.
  • a single-layer high-k gate insulating film is used, but a second dielectric layer (boundary layer) exists between the semiconductor and the dielectric layer. It may be. There may be a second dielectric layer (boundary layer) between the electrode and the dielectric layer.
  • the dielectric layer may be a stacked structure of a plurality of dielectric layers. Amorphous is desirable, but crystals may also be used.
  • Electrodes Although it is desirable that all electrodes have an amorphous structure, they contain a small amount of oriented crystal grains. I don't mind. In that case, the flatness of the surface is impaired, and the power to increase the difficulty in fabricating a three-dimensional semiconductor structure. As already mentioned, the resistivity of crystals and polycrystals is usually smaller than that of an amorphous structure. There is also no force that can reduce the resistivity of the weak crown.
  • the film thickness is desirably 2 nm or more. Below 2 nm, other metal materials with a thickness of 2 nm or more must be laminated in order to reduce the sheet resistance, which will hinder stable control of the work function.
  • the film thickness is 2 nm or more and 1 ⁇ m or less, preferably 4 nm or more and 150 nm or less, more preferably 5 nm or more and 50 nm or less.
  • La 0 is used as the insulating dielectric layer, other high-dielectric constant oxide layers are usually used.
  • Silicon oxide may be used. That is, it is a compound of one or more metals selected from the group consisting of Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al, force, and oxygen, even if it contains nitrogen. Good.
  • the dielectric layer is preferably amorphous, but may be crystalline. Also, more general silicon oxide or silicon nitride may be used as the dielectric layer.
  • amorphous RuO is used as the first gate electrode, the material is not limited to the above as long as it is an amorphous metal. Nitrides and oxides are desirable as the amorphous electrode, but sulfides, carbides, silicides, borides, and phosphors may be used. Amorphous metals containing elements such as Mo, Ta, Al, Ti, Zn, In, Ga, Sn, Cu, Pt, Ir, and Au as metal elements may be used.
  • Ru and RuO contain a small amount of impurities to induce amorphization.
  • metals selected from Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, In .
  • silicon nitride having a carrier trap level as a force insulating dielectric layer an example of application of a transistor, a high dielectric constant oxide (for example, high It can also be used as a memory device using a dielectric oxide)!
  • FIG. 19 shows an example of a method for manufacturing the semiconductor structure.
  • the semiconductor Fin structure is erected by wet etching or dry etching.
  • the source and drain regions are fabricated by ion implantation on the top of the fin and on the semiconductor substrate where the fin stands (Fig. 19 (a)).
  • La 0, RuO, and polycrystalline Ru are stacked on the semiconductor Fin by CVD (Fig. 19 (b)).
  • FIG. 19 (c) An interlayer insulating film is deposited by the CVD method (FIG. 19 (d)), and the source and drain portions are etched with a high dielectric constant gate insulating film La 0 by lithography.

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Abstract

　金属ゲート電極層に望まれる特性は、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。またもう一つの特性は、堆積された電極層の表面が１ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。 　

Description

明 細 書
半導体構造
技術分野
[0001] 本願発明は、集積回路の形成に用いられる素子と集積回路の製造方法に関する。
より詳細には、トランジスタ素子に用いられるゲート電極に関する。
背景技術
[0002] 多結晶シリコンは、集積回路の形成に際して用いられる今日まで最も一般的かつ 有効な電極である。この膜は、高度の信頼性を有し、特にキャリアを生成する不純物 の種類やドーピング量を制御することによって電極の抵抗率とフェルミ準位の位置を 制御することが可能である。また、 CVD法により堆積できるために、微細加工を施され た立体構造体に段差被覆率よく被覆することが可能である。そのため、多結晶シリコ ンは、今日まで最も一般的かつ有効なゲート電極となっている。
[0003] 今日、素子寸法の微小化に伴うゲート絶縁膜の極薄膜化は、不純物ドープされた 多結晶シリコンを用いた場合に電極側にわずかに形成される空乏領域やゲート絶縁 膜を通り抜けて半導体チャネル側に拡散するわず力な不純物さえも素子性能の向上 の妨げになると考えられている。特に多結晶シリコンにおいては、キャリアを活性ィ匕さ せるために高温での堆積または高温での熱処理が必要であり、それら高温でのプロ セスは不純物拡散を助長する。
[0004] またゲート絶縁膜の微小化に伴いゲート絶縁膜を流れるトンネルリーク電流が増大 するため、 65nmノードとなる 2007年以後の微細半導体素子には、高誘電率ゲート絶 縁膜の導入が必須であると考えられている。そのため現在酸ィ匕シリコンよりも高い誘 電率を有する高誘電率ゲート絶縁膜を開発するための数多くの研究が行われている 力 多結晶シリコンを高誘電率ゲート絶縁膜上に堆積してゲート電極として用いると、 フェルミ準位のピユングの問題が生じるために性能の向上が妨げられるというという問 題を有することが判明してきた。 65應ノードとなる 2007年以後の微細半導体素子に は、金属ゲート電極の導入が必須であると考えられている。そこで現在、多結晶シリコ ンに代わるゲート空乏化ゃ半導体チャネル領域への不純物拡散の生じない、また、 高誘電率ゲート絶縁膜に対してフェルミ準位のピユング現象が生じない金属ゲート材 料を開発するために数多くの研究がなされて 、る。
[0005] 金属ゲート電極材料は、抵抗率が一般に Ιπι Ω cm以下となっており、概ね lm Q cm 程度の多結晶シリコンと比較して低い抵抗率を有している。また、ゲート空乏化の問 題が生じないという利点を有する。一方で、フェルミ準位の位置は、物質に固有であ るため通常大きく変化させることは困難である。半導体チャネル領域への金属元素の 拡散の問題には、電極構成材料をゲート絶縁膜や半導体チャネル領域に対する拡 散係数の小さい元素で構成したり、金属ゲート電極を堆積した後に高温プロセスを導 入しな 、などと!/、つた注意深 、製造上の工夫を要することが判明して 、る。
[0006] 一方、今日のトランジスタ素子寸法の微小化に伴うもう一つの問題として、ショートチ ャネル効果が上げられる。基板を通ってリーク電流が流れるこのショートチャネル効果 を抑制する方法として、新たにもう一つのゲート電極をチャネルに対して垂直に対向 する図 1 (b) (c)のような位置に配置する構造が提案されている。ダブルゲート FETと 称するこのような FETにはゲート電極と半導体チャネルの構造上の位置関係によって 図 1のような 3種類の FETが存在する。
[0007] このうち図 1(b)の構造が素子作製上最も容易であるが、このような素子を作製する には、基板に起立した半導体の両側面に誘電体層と電極層を堆積し、さらに層間絶 縁膜や配線などをその上に堆積する製造プロセスが必須となる。このようなダブルゲ ート FET (図 1のダブルゲート FETは、通常 finFETと呼ばれている)は、 50nmノードとな る 2009年以後には導入が必須になると考えられ、そのためには、上述した基板に起 立した半導体の両側面に誘電体層と電極層を堆積し、さらに層間絶縁膜や配線など をその上に堆積する製造プロセスを 50nmの素子スケールで構築する必要が生じてい る。
[0008] すなわち、素子寸法が 65應である場合、金属電極層にも 65nmに対応する製造上 の精度が要求され、通常 4%以下すなわち 2.5nm程度の製造上の寸法精度が要求さ れる。なお、金属電極層の製造上の精度とは通常膜厚の精度のことであって、これは 一般に平坦性の精度に対応して!/、る。 65應のスケールで素子を作製するためには、 65nmのスケールでエッチングできることも要求されて!、るため、金属電極層にも 65nm のスケールでエッチングできる必要があることは 、うまでもな 、。
[0009] Nmスケールの半導体素子を構築するためには、 nmスケールの均一性も要求される 。絶縁性誘電体膜にぉ 、て多結晶体よりもアモルファスの方が結晶粒界の寄与がな Vヽ分均一であることが知られて 、る（下記特許文献 1参照)。
[0010] 従って、電極材料も多結晶体よりもアモルファスの方が均一性に優れていると考え られる。電極材料の結晶粒界は、電極 Z絶縁性誘電体界面のフェルミ準位のピン- ングゃ固定電荷の中心として働く可能性がある。また、結晶粒界は、不純物元素が 拡散しやすい領域であり、多結晶体よりもアモルファスの方が不純物拡散のバリア層 として寄与することが公知である。
[0011] そのため、ゲート電極においても多結晶体の場合にはゲート絶縁膜との接触面以 外の方向でゲート電極と接している材料力もの不純物が結晶粒界を介してゲート電 極内に拡散し、電極 Z絶縁性誘電体界面のフェルミ準位のピンユングの中心として 働く可能性があるのに対し、ゲート電極がアモルファスの場合には、このような不純物 の拡散が抑制でき、フェルミ準位のピンユングや固定電荷の増大を抑制することが可 會 になる。
特許文献 1：特表 2003 - 533046号公報
特許文献 2 :特開 2005— 150688号公報
非特許文献 1 :T. N. Arunagiri et al. Appl. Phys. Lett. 86 (2005) 083104.
発明の開示
発明が解決しょうとする課題
[0012] そのため今日の多結晶シリコン電極を用いた半導体素子以上の素子寸法の微小 化を可能とする金属ゲート電極層に望まれる特性の一つは、微細加工を施された半 導体立体構造体上に段差被覆率良く被覆されていることである。また金属ゲート電 極層に望まれるもうひとつの特性は、堆積された電極層の表面が 1ナノメートルのスケ ールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶 縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層 に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング力卩ェ性 を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結 晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。
課題を解決するための手段
[0013] 上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優 れていることを見出し、本発明に至った。
[0014] すなわち本発明においては、 65nm以下の立体的な構造体を有する半導体素子に 段差被覆率よぐまた表面荒さが 2.5應となる金属ゲート電極層の望ましい態様として 、抵抗率 Ιπι Ω cm以下のアモルファス構造の金属ゲート電極層を形成する。また、本 発明においては、 70nm以下の立体的な構造体を有する半導体素子に段差被覆率よ ぐまた表面荒さが 3應となる金属ゲート電極層の望ましい態様として、抵抗率 lm Q c m以下のアモルファス構造と多結晶構造が積層された金属ゲート電極層を形成する
[0015] アモルファス構造の金属は、通常同一組成の結晶（多結晶）構造の金属よりも抵抗 率が大き!/、ため、半導体素子への適用はジュール熱の発生や遅延の点で不利とな る。しかし、アモルファス構造の金属は、通常単結晶金属には劣るものの、結晶粒の サイズの制御が難しく結晶粒界が多数存在する多結晶体と比較すると格段に優れた 表面平坦性と電気特性の均一性を有している。また、多結晶体を積層した構造体の 場合、多結晶体上部に接する元素が結晶粒界を通って多結晶体内部を用意に通過 し、多結晶体下部（上部）の構造体へ拡散してしまう t 、う問題点を有して 、る。
[0016] 一方、アモルファス構造体及びアモルファス/多結晶積層構造体の場合、ァモルフ ァス構造に結晶粒界が存在しないために上記拡散の問題が存在せず、バリア層とし ても機能することが判明している。このようなことから、 70nm以下の立体的な構造体に 適用する新規のゲート電極層を開発するに当たって望ましい特性は、アモルファス構 造を持ち、抵抗率が多結晶シリコンよりも小さぐ多結晶シリコンと同様の段差被覆率 を示し、表面荒さが 1應以下となることである。
[0017] ところで、アモルファス構造を結晶構造よりも均一性に優れて 、ることから、高誘電 率ゲート絶縁膜をアモルファス構造とする技術が公知になっている。すなわち高誘電 率酸化物中に Siあるいは A1を添加することによって、結晶となりやす 、酸化物がァモ ルファスとなることが公知となって!/、る。 [0018] しかしこの方法は、 Siや A1の酸化物がアモルファス構造となりやすい性質を持って いることを利用した技術であり、 Siや A1の酸ィ匕物が絶縁体であることを考慮すると、本 発明のようなアモルファス金属に前記手法が用いることができないのは明らかである 。 Siを用いたシリサイドがアモルファス構造を誘起する場合があることが知られて 、る 力 S (非特許文献 1参照）、該文献に記載の発明は、高エネルギー粒子を用いるスパッ タリング法であり、 Si上に単一金属を堆積しょうとした実験結果であって、下地 Siと堆 積金属が意図せずに相互拡散を起こした結果形成されたアモルファスシリサイド電 極である。
[0019] 従って、該文献の方法をそのままゲート電極に適用しょうとすると、下地ゲート絶縁 膜のダメージを誘起するためリーク電流や特性不良の原因になる。
[0020] 一方、高誘電率酸化物誘電体や配線材料のバリアメタルとして TiNや TaNといった 窒化物のアモルファス電極材料が用いられていることも公知である。例えば、 MOCV
D法やスパッタリング法により、 ΉΝのアモルファスバリアメタルを得る方法が記述され ている (特許文献 2参照)。
[0021] し力し、本願発明の対象であるゲート電極材料への適用については知られていな い。すなわちゲート電極の場合、上記ノリアメタルの方法においては、前述の非特許 文献と同様以下のような問題点がある。
[0022] < 1 >スパッタリング法で高エネルギー粒子がゲート絶縁膜上にたたきつけられる ため、ゲート電極/ゲート絶縁膜界面においてダメージ層が形成される。そのため、界 面の荒れや還元層、反応層、不純物層が誘起され、リーク電流が増大するとともに全 体のゲート絶縁体の実効誘電率の値が大きく低下する。
[0023] < 2 >スパッタリング法で原料金属イオン、原料窒素イオンが直接ゲート絶縁膜上 に導入されるため、ゲート絶縁膜に多量の欠陥が誘起され、固定電荷や膜中トラップ 準位が多量に導入され特性不良が増大する。
[0024] これらは下地が金属材料であるバリアメタルの場合には問題とならないが、下地が ゲート絶縁膜の場合に顕著となる問題点である。
[0025] ところでアモルファス構造を得るには、どのような手法が考えられるであろうか。
それは、熱力学的に最安定な構造である結晶となる前に動力学的に準安定な構造 を凍結することが重要である。すなわち、成長表面上に供給された電極材料原子 (分 子）が表面拡散を繰り返しながら安定な構造体である結晶構造のサイトに配列し安定 化する前に、新たな材料原子 (分子）によって押さえ込まれ、凍結されるような環境と することが重要である。そのためには、成長表面上の拡散種の拡散距離を抑制し、 安定なサイトへ到達することを抑制することが望ましい。そこで、本願発明においては 、以下のような手段によってアモルファス金属を得た。
[0026] (1)単一金属は、結晶構造となる安定サイトが多ぐかつ、同一堆積温度において 拡散距離が大きいので、本発明においては、結晶構造となる安定サイトが単一金属 よりも少なく、同一堆積温度において拡散距離が小さい化合物金属をゲート電極の 対象とした。
[0027] (2)原料の同一供給量では堆積温度が低!、ほど拡散種の表面拡散距離は小さ!/、 。しかし、堆積温度が低いと、化合物金属の場合、反応が不十分で未反応種が基板 上に多く存在することになり、付着量の不足による堆積速度の大幅な減少と不純物 元素の大量含有を引き起こしやすい。そこで、本発明においては、活性粒子を用い て成長表面における反応を十分に促進し、高付着力を実現した。
[0028] (3)上記活性粒子をイオンとすると、前述した高エネルギー粒子やイオンによる絶 縁性誘電体のダメージを誘発しやすい。そこで本発明においては、上記活性粒子を 低エネルギーの中性粒子、具体的には、電気的に中性なオゾンや原子状酸素、アン モ-ァや原子状窒素を活性粒子とし、場合によっては紫外光照射による励起状態活 性粒子も導入できるようにした。
[0029] (4)同一堆積温度では、基板上への原料の付着量が大き!/、ほど、準安定構造に凍 結されやすい。そこで本発明においては、活性粒子を十分なフラックス量で供給し、 付着量の増大を実現した。
[0030] (5)同一の堆積速度では、基板上に導入される原子 (分子)の量が多いほど、すな わち堆積時の圧力が大きいほど、拡散種が表面上で十分な拡散距離を移動する前 に他の原子 (分子）と衝突するため、拡散距離が低下する。したがって、本発明にお いては、アモルファス構造が実現できるよう基板表面上に原料以外の余剰の不活性 ガスを導入し、 10_1Torr以上の圧力で薄膜を堆積する表面拡散抑制ガスを導入した [0031] 本発明においては、 65應以下の立体的な構造体を有する半導体素子に段差被覆 率よぐまた表面荒さが 2.5應となる金属ゲート電極層の望ましい態様として、抵抗率 lm Ω cm以下のアモルファス構造の金属ゲート電極層を形成することができる。また、 本発明においては、 70應以下の立体的な構造体を有する半導体素子に段差被覆 率よぐまた表面荒さが 3應となる金属ゲート電極層の望ましい態様として、抵抗率 1 m Ω cm以下のアモルファス構造と多結晶構造が積層された金属ゲート電極層を形成 することができる。
図面の簡単な説明
[0032] [図 1]ダブルゲート FETの 3つの異なる種類の構造
[図 2]本発明で用いた CVD装置の概略図
[図 3]堆積した薄膜の X線光電子スペクトル。堆積温度は 150°C、 200°C、 300°Co表面 を約 lnmエッチングしてある。挿入図は、堆積温度 100°Cの As depo状態の薄膜の X線 光電子スペクトルである。
[図 4]堆積温度 150°C、 200°C、 260°C、 300°Cにおいて作製した薄膜の X線回折像 [図 5]堆積した薄膜の SEM像。（a)300°C15分堆積、（b)260°C15分堆積、（c)240°C90分 堆積、（d)200°C90分堆積
[図 6]4端子法で測定した室温における薄膜の抵抗率の堆積温度依存性
[図 7]垂直に起立したシリコン半導体上に CVD法で被覆したアモルファス RuO薄膜の 断面 TEM像の模式図
[図 8]アモルファス RuOをゲート電極として用いた MOSキャパシターの C-V特性。周 波数は 1MHz
[図 9]アモルファス RuOをゲート電極とする MISFETの一例
[図 10]アモルファス RuOをゲート電極とする MISFETの作製工程例
[図 11]アモルファス RuOをゲート電極とする MISFETの一例
[図 12]アモルファス RuOをゲート電極とする MISFETの作製工程例
[図 13]アモルファス RuOをフローティングゲートとするメモリ素子の一例
[図 14]アモルファス RuOをフローティングゲートとするメモリ素子の作製工程例 [図 15]アモルファス RuOをゲート電極とする finFETの一例
[図 16]アモルファス RuOをゲート電極とする finFETの作製工程例
[図 17]アモルファス RuOをゲート電極とする分離型二重ゲートトランジスタの作製ェ 程例
[図 18]アモルファス RuOをゲート電極とする縦型 FETの一例
[図 19]アモルファス RuOをゲート電極とする縦型 FETの作製工程例
発明を実施するための最良の形態
[0033] 以下に、本願発明の一つの実施態様について、アモルファスゲート化合物金属層 を形成する方法を開示する。
実施例 1
[0034] まず、アモルファス化合物金属として Ru酸ィ匕物を選択した。 Ru酸ィ匕物は、ルチル構 造の RuOが化合物金属として存在し、すでに高誘電率酸ィ匕物を用いた DRAM用キヤ
2
パシター用の電極、あるいは強誘電体メモリ用の電極として公知である。し力し、これ まで用いられている Ru酸ィ匕物電極は、全て多結晶体であり、結晶粒界を通した不純 物元素拡散が起こる。そのため、例えば PZT強誘電体の Pbの拡散や、下地メタル層 への酸素の拡散などの抑制のため、 TiNや TaNなどのノ リアメタルを必要としている。 アモルファス Ru酸ィ匕物電極が実現できれば、このような結晶粒界による不純物拡散 を抑制でき、 ノ リア金属としても用いることが可能力もしれない。そこで本発明によつ て、アモルファス Ru酸化物の形成を試みた。
[0035] 図 2は、本発明に用いた CVD装置の概略図である。
金属原料として有機金属である Ru(EtCp)を、反応性酸化ガスとしてオゾン含有酸
2
素ガスを用いた。なお、運動エネルギーの低い金属原料ガスとして Ru(EtCp)を用い
2 ているが、他の有機金属、すなわち Cp系や COD系の他の環状有機物の配位した有 機金属でもよいし、 ）8ジケトン系有機金属、高蒸気圧のハロゲン化物や酸化物すな わち RuFや RuOを用いてもよい。また、カルボ-ル系の有機金属を用いてもよい。す
6 4
なわち、イオン種であったり高運動エネルギー粒子の状態でなければ、どのような態 様であってもよ 、。また同様に運動エネルギーの低 、反応性酸ィ匕ガスとしてオゾン含 有酸素ガスを用いて 、るが、イオン種であったり高運動エネルギー粒子の状態でな ければどのような反応性酸化ガスでもよい。すなわち、原子状酸素や酸化窒素、二酸 化窒素または、これらの反応性酸ィ匕ガスを紫外光で励起した励起種であってもよ 、。
[0036] これらの原料を結晶化が起こらないように低基板温度で薄膜を堆積した。すなわち 、基板温度を 100°C〜300°Cの間に設定した。この基板温度は、通常酸素ガスにおい ては、 RuOが成長しない温度である。
2
[0037] また、結晶化を抑制する表面拡散抑制ガスとして、堆積表面に原料ガス及びそのキ ャリアガス以外に不活性ガスを基板表面上に導入し、堆積時の圧力を 10_ 1 Torr以上 760Torr以下、具体的には 3〜4 X 10_1 Torrとした。なお、原料及びキャリアガスは 効率よく基板上に供給される構造となっており、堆積時の総フラックス量はおよそ 101 7〜： L018分子/ cm2秒である。
[0038] 図 3は、堆積温度 100°Cの As depo状態の薄膜と、表面をわずかにエッチング (約 In m)した 150〜300°Cの堆積温度の薄膜の X線光電子分光の結果である。図 3より表面 を除き薄膜が Ruと 0のみで構成されていること、及び図 3aの挿入図より基板温度 100 °C 、う低基板温度にぉ 、ても薄膜が堆積されて 、ることがわ力る。すなわちこの実 験から、薄膜は Ru酸ィ匕物薄膜であり、 100°Cの低温においても堆積可能であることが 確認された。
[0039] なお、堆積した直後の As depoの薄膜表面には図 3aの挿入図のような Ruピークと重 なる位置に Cピークが認められた。このことから、 As depo表面には C不純物が存在し ていることが判明した。しかし表面を Arイオンでわずかにエッチングするだけで図 3 (b )のように Cピークが存在しない Ruピークのみが観測された。このこと力 、 C不純物は 、表面にのみ存在する吸着不純物であり、薄膜自体には C不純物がほとんど含まれ て 、な 、Ruと 0を主成分とする薄膜であることがわかる。通常 MOCVD薄膜に含有さ れている C不純物は少なくとも 0.001%以上であり、また光電子分光法で検出できる最 低の不純物濃度は 5%であるので、本薄膜の C不純物濃度は 0.001%以上 5%以下であ ることがゎカゝる。
[0040] 図 4は、各堆積温度の薄膜 X線回折像である。図 4の薄膜 X線回折像及び通常の
θ - 2 Θスキャンから、 300°Cの薄膜は多結晶体である力 260°C以下の薄膜はわず かに配向膜を含む場合もあるものの、ほとんどの場合アモルファス薄膜であった。 [0041] 図 5は、堆積した薄膜の SEM像である。 300°Cで堆積した薄膜は多結晶体である結 晶構造を反映して、明瞭な結晶粒界を有する表面形態の荒れた表面であった。一方 、 260°C以下のアモルファス構造であった薄膜は、明瞭な結晶粒が観測されず表面も 平坦であった。 260°Cで 35nmのアモルファス Ru酸化物薄膜を堆積するのに要した時 間が 15分であった。また 240°Cで 150nmのアモルファス Ru酸化物薄膜を堆積するのに 要した時間は 90分であった。
なお、原子間力顕微鏡で表面モフォロジーを測定したところ、約 5nmの熱酸化 SiO
2 を形成した Si基板上に堆積した薄膜で Rms=0.90 nmが、約 4nmの La 0を堆積した Si
2 3
基板上に堆積した薄膜で Rms=0.51 nmが得られた。ここで、 Rmsとは、 Root Mean Squ areの略であり、平均値からの 2乗の平均の平方根である。
[0042] 図 6は、各堆積温度における 4端子法で測定した室温における薄膜の抵抗率である 。図 6より、基板温度 200 °C〜300 °Cの範囲で抵抗率 Ιπι Ω cm以下が実現できること がわかる。最低抵抗率は、およそ 207 μ Ω cmであった。
[0043] なお、この薄膜を真空中でァニールすると表面の平坦性がわずかに劣化するもの の、比較的平坦で、抵抗率が 100 Ω cmよりも小さな薄膜を得ることができた。 X線回 折を行ったところ、この薄膜は、アモルファス Ru酸ィ匕物の他にわずかに多結晶金属 R uが析出した薄膜であることが判明した。このことから、アモルファス Ru酸ィ匕物と多結 晶 Ru薄膜の積層構造を形成すれば、表面平坦性をほとんど劣化させることなく 100 Q cm以下、具体的には抵抗率 70 Ω cmの薄膜を得られることが判明した。そのとき の 37nm膜厚の薄膜のシート抵抗は 18.9 Ω /口であった
[0044] 以上の結果より、運動エネルギーの低い金属原料ガスと運動エネルギーの低い反 応性酸ィ匕ガスを、表面拡散抑制ガスとともに結晶化温度以下の低基板温度に設定さ れた基板上に結晶化が起こらない堆積速度、結晶化が起こらない膜厚で供給するこ とによりアモルファス構造で、抵抗率 Ιπι Ω cm以下である化合物金属であるァモルファ ス Ru酸ィ匕物金属を得ることができた。
[0045] また本発明の堆積条件の近傍に、わずかに配向膜を含むアモルファス構造体が得 られる場合がある。配向膜は、多結晶体とは異なり、面に垂直方向の結晶方向がそ ろっており、多結晶体よりもはるかに平坦な表面が得られる。そのため、わずかに配 向膜を含む上記薄膜は、平坦性がアモルファス薄膜に比べて劣るものの、比較的平 坦な表面モフォロジーを得ることができた。配向膜をわずかに有する薄膜は、平坦性 はわずかにおとるものの、アモルファス状態のみの場合よりも傾向として抵抗率がわ ずかに低ぐ平坦性よりも低抵抗率を実現したい場合には、有用であると考えられる。
[0046] なお、表面拡散抑制ガスの効果を調べるために、基板温度 260°Cで表面拡散抑制 ガスを導入せずに堆積して比較実験を行った。堆積された薄膜の X線回折と SEM観 察を行ったところ、表面拡散抑制ガスを導入しない薄膜は、多結晶 X線回折ピークと 結晶粒が観測され、表面形態も平坦性に劣っていた。このことから、表面拡散抑制ガ スの効果が確認された。
[0047] 次に、本発明のナノ構造デバイスへの適用性を確認するために、幅 18 高さ 22 0 nmでほぼ垂直に起立したシリコン半導体 Fin上に MOCVD法で La 0薄膜を約 4nm
2 3
堆積し、その後 in-situで本発明を用いて 33 nmのアモルファス Ru酸ィ匕物薄膜を堆積 した。断面 TEM像で観察したところ、図 7に示したような構造が得られた。すなわち、 F inの中心位置の膜厚 31.3 nm Fin上部 90 nm(Fin中心から上方で Fin上端から Finの 高さの約 40%の領域)における膜厚の最大値が 33.2 nm、最小値が 29.3 nm、平均値 3 1.3 nm Fin下部 100 nm(Fin中心から下方で Fin下端から Finの高さの約 45%の領域） における膜厚の最大値が 33.3 nm、最小値が 27.3 nm、平均値 31.3 nmであった。
[0048] このことから、本発明によって、基板に対して 70度以上の角度で起立している側面 をアモルファス化合物電極で被覆し、その側面の上部を被覆する電極層の厚みとそ の側面の下部を被覆する電極層の厚みとの比が平均でほぼ 1.0、上下部の最大最小 値を用いて 0.88 1.2の範囲であることを特徴とする半導体構造体が実現した
[0049] このように運動エネルギーの低!、金属原料ガスと運動エネルギーの低!、反応性ガ スを表面拡散抑制ガス中で結晶化温度以下の低基板温度に設定された基板上に、 結晶化が起こらない堆積速度、結晶化が起こらない膜厚で供給することにより、ァモ ルファス構造で、抵抗率は lm Ω cm以下の化合物金属電極を形成することができた。
[0050] 本発明のアモルファス Ru酸化物のゲート電極としての性能を調べるために、 n型シリ コン基板上の膜厚 4.4nmのシリコン酸化膜上に 45nmのアモルファス Ru酸化物電極を 堆積し、 MOS構造を作製した。静電容量特性を調べたところ、図 8に示す特性が得ら れ、基板不純物濃度を考慮してアモルファス Ru酸ィ匕物の仕事関数を求めたところ、 φ =5.0eVという値が得られた。また、ケルビン法によりアモルファス Ru酸化物の仕事 関数を独立して測定したところ、 φ =5.2〜5.3eVという値が得られた。またァモルファ ス Ru酸化物薄膜を水素雰囲気中で 200°C1時間のァニール処理を行い、 Ru酸化物 薄膜を還元して酸素濃度を低減させた後、ケルビン法によって仕事関数の変化を測 定した。酸素濃度が低減した Ru酸ィ匕物薄膜の仕事関数は 5.0eVであり、酸素濃度に よって Ru酸ィ匕物薄膜の仕事関数を制御できる可能性が示された。
以上の結果より、アモルファス Ru酸ィ匕物は、仕事関数 φ =5.0〜5.3eVの値を持ち、 抵抗率は、 lm Q cm以下、表面荒さ 1應を有する pチャンネル用電極として有望な材 料であることが明らかになった。 Ru金属の仕事関数は 4.7eVと知られていることから、 本アモルファス Ru酸ィ匕物薄膜の酸素濃度制御をより精緻に行うことにより 4.7〜5.3eV の範囲内で仕事関数を制御し、トランジスタの閾値をより詳細に制御できる可能性が ある。
なお、本発明は上記実施形態に限定されるものではなぐその要旨を逸脱しない範 囲で、種々変形して実施することが可能である。すなわち、上記作製例はァモルファ ス酸ィ匕物金属の場合について記述している力 窒化物、硫化物、炭化物、珪化物、 ホウ化物、リンィ匕物であってもよい。例えば窒化物である場合、低運動エネルギー反 応性窒化ガスとして、アンモニアや原子状窒素を用いることができる。
[0051] 図 9は、本発明の一実施形態であり、高誘電率ゲート絶縁膜を利用した MISFETに 応用した例である。
[0052] 完全空乏型 SOI基板、高誘電率ゲート絶縁膜として Hf-Si-0-Nを用い、該高誘電率 ゲート絶縁膜と接する第一ゲート電極としてアモルファス RuOと多結晶 Ruの積層膜を 、該第一ゲート電極と接し該第一ゲート電極に電圧を付与するプラグとして多結晶 Ru を用いて 、る。該多結晶 Ru上に配線用 Cuのバリアメタルとしてアモルファスの Ruを、 該アモルファス Ruの上に配線用の Cuが堆積された構造となっている。
[0053] なお、上記実施形態は、シリコンについて記述している力 それに限定されるもので はない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン'ゲルマニウム 、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、ァ ルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず酸 化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用いる ことができる。
[0054] また、図 9においては、 Hf-Si- 0- Nが単層膜として描かれている力 半導体と誘電 体層との間に第 2の誘電体層（境界層）が存在していてもよい。電極と誘電体層との 間に第 2の誘電体層（境界層）が存在していてもよい。誘電体層は、複数の誘電体層 の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
[0055] 電極は、全てがアモルファス構造であることが望ま U、が、微量の配向性結晶粒を 含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する 上で難易性を増大せしめる力 すでに述べたように結晶 ·多結晶の抵抗率は通常ァ モルファス構造よりも小さ 、ため、電極の抵抗率を弱冠減少させることが可能である かもしれない。
[0056] 膜厚は、 2nm以上が望まし 、。 2nm以下にぉ 、ては、シート抵抗を低減するために 2 以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害 をきたすであろう。従って膜厚は、厚いほうがよいが、膜厚が厚すぎると歪の蓄積がお こり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって、ァ モルファス構造又はアモルファス構造及び多結晶構造の積層構造にぉ 、て、該ァモ ルファス構造の電極層の厚みは、 2nm以上 1 μ m以下、好ましくは 4nm以上 150nm以 下、より好ましくは 5nm以上 50nm以下が望ましい。
[0057] 絶縁性誘電体層として Hf-Si-0-Nを用いている力 他の高誘電率酸化物層でもよ い。すなわち、 Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された 1以上 の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層は、ァモル ファスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンゃ窒化 珪素を誘電体層として用いてもょ ヽ。
[0058] なお、高誘電率絶縁膜と接する第一ゲート電極としてアモルファス RuOを用いて!/ヽ る力 アモルファスの形態の金属であれば上記物質に限定されない。アモルファス電 極として窒化物、酸ィ匕物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リンィ匕 物であってもよい。金属元素として Zr Hf Mo Ta Al Ti Zn In Ga Sn Cu Pt Ir 、 Au等の元素を含んだアモルファス金属でもよい。
[0059] Ruや RuOに微量の不純物を含有することによってアモルファス化が誘発されてい
2
てもよい。すなわち Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された 1以上の金属を含有してもよい。不純物を混入することによって、仕 事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘 電体層との間の境界層の誘電率を制御することが可能になる。
[0060] なお、本発明の実施の形態においては、トランジスタについての応用例を示したが 、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物 を用いて、絶縁性誘電体のトラップ準位に電荷を蓄積するメモリ素子として応用して ちょい。
[0061] 次に上記発明である半導体構造体の作製方法の一例を図 10によって示す。
[0062] まず、 Si半導体基板上に絶縁性誘電体膜 Hf- Si- 0-N、アモルファス電極膜 RuO、 多結晶 Ru膜を積層したのち、リソグラフィー技術でマスクを形成する。このときマスクと してシリコン酸ィ匕膜を堆積した後 RIE加工して形成したノヽードマスクを用いる (図 10(a))
[0063] 次に RIEにより電極及び絶縁膜をエッチングしてゲート構造にカ卩ェする。その後シリ コン窒化膜の堆積と RIEによりオフセットスぺーサーを形成した後、イオン注入により 自己整合的にエクステンション領域の極薄ドーピングを行う (図 10(b》。
[0064] 次にシリコン酸ィ匕膜の堆積と RIEによりサイドウォールを形成した後、イオン注入によ り自己整合的にソース'ドレイン領域の高濃度不純物ドーピングを行う (図 10(c))。
[0065] 次に活性ィ匕ァニール処理を施し、シリコン酸ィ匕膜を CVDで堆積した後、リソグラフィ 一技術と CVDによってソース'ドレインの電極プラグを埋め込み、 CMPを行って平坦 化すると同時にゲート電極の上部の露出を行う (図 10(d))。
[0066] 全体にエッチストッパーとなるシリコン窒化膜を堆積した後、更に層間絶縁膜である
Sト 0- C膜を堆積し、リソグラフィー技術と RIEによりゲート電極の上部を開口する (図 1
0(e))o
[0067] 銅めつきのシード層であり、かつバリア層である Ru金属を CVD法で堆積する。
めっきにより銅配線の埋め込みを行い CMPで平坦ィ匕してさらなる積層配線の工程 へと進む (図 io(D)。
[0068] なお、同業者であれば容易にわ力ることである力 上記作製例で記述された工程以 外にも例えば Si基板の洗浄工程や pゥエルゃ nゥエルの形成、素子間分離領域の形 成と!/ヽつたトランジスタ素子を形成するのに必要となる基本工程が含まれて ヽることは 言うまでもない。すなわち、本発明は上記実施形態に限定されるものではなぐその 要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であ るアモルファス Ru酸ィ匕物薄膜の堆積工程として CVDを実施例としたが、それに限定 されない。 CVD、原子層堆積法 (ALD)が好ましいが、スパッタリング法でもよい。スパ ッタリング法では段差被覆性に劣り、立体構造体の作製に困難であるが、 CVD法より も簡便でコストダウンも可能である。スパッタリング法で堆積する場合、上述のように、 高工ネルギー粒子やイオン種の基板上への飛来を抑制するように、電気的、構造的 な遮蔽板を要する。そのため CVD法で作製するよりもコストダウンは図れるが、通常 のスパッタリング法よりも装置導入時のコストがかかるほ力、メンテナンスにもコストを 要する。
実施例 2
[0069] 図 11に、本発明の異なる一実施形態であり、高誘電率ゲート絶縁膜を利用した MIS FETに応用した例を示す。
[0070] 図 11は、完全空乏型 SOI基板、高誘電率ゲート絶縁膜として Hf-A卜 0-Nを用い、該 高誘電率ゲート絶縁膜と接する第一ゲート電極としてアモルファス RuOと多結晶 Ru の積層膜を、該第一ゲート電極と接し該第一ゲート電極に電圧を付与するプラグとし て多結晶 Ruを用いている。該多結晶 Ru上に配線用 Cuのノ リアメタルとしてァモルフ ァスの Ruを、該アモルファス Ruの上に配線用の Cuが堆積された構造となっている。
[0071] なお、上記実施の形態はシリコンについて記述している力 それに限定されるもの ではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン 'ゲルマニウ ム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、 アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず 酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用い ることがでさる。 [0072] また、図 11においては、 Hf-AHD- Nが単層膜として描かれている力 半導体と誘電 体層との間に第 2の誘電体層（境界層）が存在していてもよい。電極と誘電体層との 間に第 2の誘電体層（境界層）が存在していてもよい。誘電体層は、複数の誘電体層 の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
[0073] 電極は、全てがアモルファス構造であることが望ま U、が、微量の配向性結晶粒を 含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する 上で難易性を増大せしめる力 すでに述べたように結晶'多結晶の抵抗率は、通常 アモルファス構造よりも小さ 、ため、電極の抵抗率を弱冠減少させることが可能であ る力もしれない。
[0074] 膜厚は、 2nm以上が望ましい。 2nm以下においては、シート抵抗を低減するために 2 以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害 をきたすであろう。従って膜厚は厚いほうがよいが、膜厚が厚すぎると歪の蓄積がお こり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって膜厚 は 2nm以上 1 μ m以下、好ましくは 4nm以上 150nm以下、より好ましくは 5nm以上 50nm 以下が望ましい。
[0075] 絶縁性誘電体層として Hf-A卜 0-Nを用いて るが、他の高誘電率酸化物層でもよ い。すなわち、 Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,から選択された 1以上 の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘電体層はァモルフ ァスであることが好ましいが、結晶でもよい。また、より一般的な酸化シリコンや窒化珪 素を誘電体層として用いてもょ ヽ。
[0076] なお、積層ゲート電極としてアモルファス RuOを用いているが、アモルファスの形態 の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸ィ匕物 が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リンィ匕物であってもよい。金属元 素として Zr Hf Mo Ta Al Ti Zn In Ga Sn Cu Pt Ir Auなどの元素を含んだ アモルファス金属でもよ 、。
[0077] Ruや RuOに微量の不純物を含有することによってアモルファス化が誘発されてい
2
てもよい。すなわち Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された 1以上の金属を含有してもよい。不純物を混入することによって、仕 事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘 電体層との間の境界層の誘電率を制御することが可能になる。
[0078] なお、本発明の実施の形態においては、トランジスタについての応用例を示したが 、絶縁性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物 を用いて、メモリ素子として応用してもよい。
[0079] 図 12に、上記半導体構造体の作製方法の一例を示す。
[0080] まず、通常の自己整合的なプロセスによって、多結晶シリコンをゲート電極、 SiOを
2 ゲート絶縁膜とする MOSFETを作製し、更に CVD法及び塗布法によってシリコン酸ィ匕 膜を堆積したのち、エッチバックでゲート電極を露出させる (図 12( )。
[0081] ゲート電極であるポリシリコンとゲート絶縁膜をエッチングにより取り除き、チャネル 領域を露出させた後、洗浄を行う。ゲート絶縁膜である Hf-A卜 0-N及びゲート電極で あるアモルファス RuO、多結晶 Ruの積層を CVD法により順次行う (図 12(b))。 CMPによ つて平坦化し、エッチストッパーであるシリコン窒化膜、層間絶縁膜として Low-k材料 を順次堆積する (図 12(c》。
[0082] リソグラフィー技術によってゲート開口を行い、銅めつきのシード層であり、かつバリ ァ層である Ru金属を CVD法で堆積する。めっきにより銅配線の埋め込みを行い CMP で平坦ィ匕してさらなる積層配線の工程へと進む (図 12(d))。
[0083] 本発明は上記実施形態に限定されるものではなぐその要旨を逸脱しない範囲で、 種々変形して実施することが可能である。また本発明であるアモルファス Ru酸ィ匕物薄 膜の堆積工程として CVDを実施例とした力 それに限定されない。 CVD、 ALDが好ま しいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造 体の作製に困難である力 CVD法よりも簡便でコストダウンも可能である。スパッタリン グ法で堆積する場合、上述のように、高エネルギー粒子やイオン種の基板上への飛 来を抑制するように、電気的、構造的な遮蔽版を要する。そのため CVD法で作製す るコストダウンは図れる力 通常のスパッタリング法よりも装置導入時のコストがかかる ほか、メンテナンスにもコストを要するであろう。
実施例 3
[0084] 図 13に、本発明の異なる一実施形態であり、フローティングゲートを用いたメモリ素 子に応用した例を示す。
[0085] 図は Si基板、酸ィ匕シリコン、高誘電率ゲート絶縁膜として Hf-Sト 0-N、該酸化シリコ ンと高誘電率ゲート絶縁膜とにはさまれたフローティングゲート電極としてァモルファ ス RuOと多結晶 Ruの積層膜を、コントロールゲート電極としてアモルファスの ΉΝを用 いている（プラグ、バリアメタル、配線金属は図示せず)。
[0086] なお、上記実施の形態は、シリコンについて記述している力 それに限定されるもの ではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン 'ゲルマニウ ム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、 アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず 酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用い ることがでさる。
[0087] また、図 13においては、誘電体層として高誘電率絶縁膜の単層膜が描かれている 力 フローティングゲートと誘電体層との間に第 2の誘電体層（境界層）が存在してい てもよい。電極と誘電体層との間に第 2の誘電体層（境界層）が存在していてもよい。 誘電体層は、複数の誘電体層の積層構造でもよい。アモルファスが望ましいが、結 晶でもよい。
[0088] 電極は全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含 んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上 で難易性を増大せしめる力 すでに述べたように結晶 ·多結晶の抵抗率は通常ァモ ルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能である力も しれない。
[0089] 絶縁性誘電体層として SiOと ΗβίΟΝの組み合わせを用いて!/、るが、他の組み合わ
2
せの高誘電率酸化物層でもよい。すなわち、 Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, S r, Si, Al,から選択された 1以上の金属と酸素との化合物であり窒素を含んでいてもよ い。絶縁性誘電体の任意の組み合わせでよい。また、誘電体層はアモルファスであ ることが好ましいが、結晶でもよい。
[0090] なお、フローティングゲート電極としてアモルファス RuOxを用いて!/、るが、ァモルフ ァスの形態の金属であれば上記物質に限定されな 、。アモルファス電極として窒化 物、酸ィ匕物が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リンィ匕物であってもよ ヽ。金属元素として Zrゝ Hfゝ Mo、 Taゝ Al、 Tiゝ Znゝ Inゝ Gaゝ Snゝ Cuゝ Ptゝ Irゝ Au等の元素 を含んだアモルファス金属でもよ！/、。
[0091] Ruや RuOに微量の不純物を含有することによってアモルファス化が誘発されてい
2
てもよい。すなわち Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された 1以上の金属を含有してもよい。不純物を混入することによって、仕 事関数の微量調整が可能になる。
[0092] 図 14に、上記半導体構造体の作製方法の一例を示す。
[0093] 図 10と同様の方法で、 Si基板上に熱酸化膜、 Ru/アモルファス RuO積層膜、 Hf-Sト 0-N膜、 TiN膜の順に積層した後、シリコン酸ィ匕膜をノヽードマスクとして用いてゲート 構造を形成する (図 14(a))。
[0094] 図 10と同様 RIEにより電極及び絶縁膜をエッチングしてゲート構造に加工、エタステ ンシヨンドーピング、サイドウォールの形成、ソース'ドレインドーピングを行い (図 14(b) ),活性化ァニール処理、シリコン酸ィ匕膜の堆積、電極プラグを埋め込み、 CMPによる 平坦化、シリコンカーバイドの堆積、層間絶縁膜 (Sト 0- C)膜を堆積し、ゲート電極の 上部開口を行い、 ΉΝの堆積、 Ruの堆積、 Cuの埋め込みを行う (図 14(c))。
[0095] CVDを実施例とした力 それに限定されない。 CVD、 ALDが好ましいが、スパッタリ ング法でもよい。スパッタリング法においては、段差被覆性に劣り、立体構造体の作 製に困難であるが、 CVD法よりも簡便でコストダウンも可能である。またスパッタリング 法で作製するには、圧力を上げてパワーを上げ基板温度を下げるとよいが、パワー を上げすぎると下地のゲート絶縁膜に損傷を与え、好ましくない。
[0096] 図 15は Fin FETに本発明であるアモルファスゲート電極を適用した一例である。図
15(a)は finFETのソース'ドレイン電流に垂直な断面図 (以後、 G-G断面と呼ぶ)であり 、図 15(b)は finFETのソース'ドレイン電流方向の断面図 (以後 S-D断面と呼ぶ)である 。 SOI基板上に起立した Si半導体の両側面に高誘電率ゲート絶縁膜である Laシリケ ート、アモルファス RuO /多結晶 Ru積層膜ゲート電極が被覆され、さら〖こ SiO絶縁保
2 2 護膜が堆積された半導体構造体となって ヽる。
[0097] なお、上記実施の形態はシリコンについて記述している力 それに限定されるもの ではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン 'ゲルマニウ ム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、 アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず 酸化物、インジウムすずガリウム酸化物、アントラセンなどの有機物半導体などを用い ることがでさる。
[0098] また、図 15においては、 Laシリケ一ト単層膜として描かれている力 半導体と誘電 体層との間に第 2の誘電体層（境界層）が存在していてもよい。電極と誘電体層との 間に第 2の誘電体層（境界層）が存在していてもよい。誘電体層は、複数の誘電体層 の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
[0099] 電極は、全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を 含んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する 上で難易性を増大せしめる力 すでに述べたように結晶 ·多結晶の抵抗率は通常ァ モルファス構造よりも小さ 、ため、電極の抵抗率を弱冠減少させることが可能である かもしれない。
[0100] 膜厚は、 2nm以上が望ましい。 2nm以下においては、シート抵抗を低減するために 2 應以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害 をきたすであろう。従って、膜厚は厚いほうがよいが、膜厚が厚すぎると歪の蓄積がお こり、ある膜厚以上で結晶化が起こって平坦性が損なわれる場合がある。よって膜厚 は、 2nm以上 1 μ m以下、好ましくは 4nm以上 150nm以下、より好ましくは 5nm以上 50η m以下が望ましい。
[0101] 絶縁性誘電体層として Laシリケートを用いているが、他の高誘電率酸化物層でも通 常の酸化シリコンでもよい。すなわち、 Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, A 1,から選択された 1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また 、誘電体層はアモルファスであることが好ましいが、結晶でもよい。また、より一般的な 酸ィ匕シリコンゃ窒化珪素を誘電体層として用いてもょ 、。
[0102] なお、第一ゲート電極としてアモルファス RuOを用いているが、アモルファスの形態 の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸ィ匕物 が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リンィ匕物であってもよい。金属元 素として Zr、 Hf、 Mo、 Ta、 Al、 Ti、 Zn、 In、 Ga、 Sn、 Cu、 Pt、 Ir、 Au等の元素を含んだァ モルファス金属でもよい。
[0103] Ruや RuOに微量の不純物を含有することによってアモルファス化が誘発されてい
2
てもよい。すなわち Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された 1以上の金属を含有してもよい。不純物を混入することによって、仕 事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘 電体層との間の境界層の誘電率を制御することが可能になる。
[0104] なお、本発明の実施の形態では、トランジスタについての応用例を示した力 絶縁 性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物を用い て、メモリ素子として応用してもよい。
[0105] 図 16に、上記半導体構造体の作製方法の一例を示す。
[0106] まず、ウエットエッチングあるいはドライエッチングによって、起立した半導体の Fin構 造を作製する (図 16(a))。次に、半導体 Fin上に CVD法を用いて Laシリケート、 RuO、 多結晶 Ru、ハードマスク用シリコン酸ィ匕膜を堆積し、リソグラフィー技術によってゲート 構造を形成する (図 16(b)、（c))。
[0107] イオン打ち込みによるエクステンション領域の不純物ドーピングを自己整合的に行 つた後、シリコン酸ィ匕膜の堆積とエッチングによって、サイドウォールを形成し、更にソ ース ·ドレイン領域の不純物ドーピングを行う (図 16(d))。層間絶縁膜を堆積した後 (図 1 6(e))ソース'ドレイン 'ゲートの開口を行い、メタルプラグを堆積する (図 16(1))。
[0108] 本発明は上記実施形態に限定されるものではなぐその要旨を逸脱しない範囲で、 種々変形して実施することが可能である。また本発明であるアモルファス Ru酸ィ匕物薄 膜の堆積工程として CVDを実施例とした力 それに限定されない。 CVD、 ALDが好ま しいが、スパッタリング法でもよい。スパッタリング法では段差被覆性に劣り、立体構造 体の作製に困難である力 CVD法よりも簡便でコストダウンも可能である。またスパッ タリング法で作製するには、圧力を上げてパワーを上げ基板温度を下げるとよいが、 ノ^ーを上げすぎると下地のゲート絶縁膜に損傷を与え、好ましくない。
[0109] また、本発明の実施形態は、半導体チャネルを、一方向を除き全て被覆しているい わゆる FinFET構造を記述したが、図 16(1)の上面を CMPによって研磨することで (図 17 (g))、両側面のゲート電極を電気的に分離した、いわゆる分離型二重ゲートトランジス タ構造とすることができる（図 17(h))。分離型二重ゲートトランジスタとすると、ゲート電 極に同一の電圧を印加して finFETと同様の特性を得ることも可能であるし、また、片 方のゲート電極を制御電極としてそれぞれ独立の電圧を印加し、電気的な閾値制御 を行うトランジスタとして作用させることもできる。
[0110] なお、図 17で示した分離型二重ゲートトランジスタは、図 15の finFETの上部を CMP による研磨で作製するため、分離された二つのゲート双方にアモルファス RuO /多結 晶 Ruが適用されている例が示されている力 片方のみアモルファス RuOで、他方の ゲート電極に異なる金属の多結晶体が用いられていてもよい。その場合、平坦性や 不純物の拡散など上述の問題点が生じるが、異なる仕事関数の金属を用いることに よって、閾値の微量な調整が可能となるであろう。
実施例 4
[0111] 図 18は、縦型 FETに本発明であるアモルファスゲート電極を適用した一例である。
図 18は、縦型 FETのソース'ドレイン電流に垂直な断面図であり、 SOI基板上に起立 した Si半導体の両側面に高誘電率ゲート絶縁膜である La 0、アモルファス RuO /多
2 3 2 結晶 Ru積層膜ゲート電極が被覆され、さら〖こ SiO絶縁保護膜が堆積された半導体構
2
造体となっている。
[0112] なお、上記実施の形態はシリコンについて記述している力 それに限定されるもの ではない。すなわち半導体としてシリコン以外に、ゲルマニウム、シリコン 'ゲルマニウ ム、炭化シリコン、ダイヤモンド、ガリウム砒素、窒化ガリウム、酸化亜鉛、硫化亜鉛、 アルミン酸銅、アルミン酸クロム、酸化チタン、チタン酸ストロンチウム、インジウムすず 酸化物、インジウムすずガリウム酸化物、有機物半導体であるアントラセンなどを用い ることがでさる。
[0113] また、図 18においては、単層の高誘電率ゲート絶縁膜が用いられているが、半導 体と誘電体層との間に第 2の誘電体層（境界層）が存在していてもよい。電極と誘電 体層との間に第 2の誘電体層（境界層）が存在していてもよい。誘電体層は、複数の 誘電体層の積層構造でもよい。アモルファスが望ましいが、結晶でもよい。
[0114] 電極は全てがアモルファス構造であることが望ましいが、微量の配向性結晶粒を含 んでもよい。その場合、表面平坦性が損なわれ、立体的半導体構造体を作製する上 で難易性を増大せしめる力 すでに述べたように結晶 ·多結晶の抵抗率は通常ァモ ルファス構造よりも小さいため、電極の抵抗率を弱冠減少させることが可能である力も しれない。
[0115] 膜厚は 2nm以上が望ましい。 2nm以下においては、シート抵抗を低減するために 2n m以上の膜厚の他の金属材料を積層せざるを得ず、仕事関数の安定な制御に障害 をきたすであろう。膜厚は 2nm以上 1 μ m以下、好ましくは 4nm以上 150nm以下、より好 ましくは 5nm以上 50nm以下が望まし 、。
[0116] 絶縁性誘電体層として La 0を用いているが、他の高誘電率酸化物層でも通常の
2 3
酸化シリコンでもよい。すなわち、 Zr, Hf, Ta, Ti, La, Gd, Y, Pr, Sc, Ba, Sr, Si, Al,力 ら選択された 1以上の金属と酸素との化合物であり窒素を含んでいてもよい。また、誘 電体層はアモルファスであることが好ましいが、結晶でもよい。また、より一般的な酸 化シリコンゃ窒化珪素を誘電体層として用いてもょ 、。
[0117] なお、第一ゲート電極としてアモルファス RuOを用いているが、アモルファスの形態 の金属であれば上記物質に限定されない。アモルファス電極として窒化物、酸ィ匕物 が望ましいが、硫化物、炭化物、珪化物、ホウ化物、リンィ匕物であってもよい。金属元 素として Mo、 Ta、 Al、 Ti、 Zn、 In、 Ga、 Sn、 Cu、 Pt、 Ir、 Au等の元素を含んだァモルファ ス金属でもよい。
[0118] Ruや RuOに微量の不純物を含有することによってアモルファス化が誘発されてい
2
てもよい。すなわち Si, Al, Ni, Ti, Zr, Hf, V, Nb, Ta, Mo, W, Ag, Mg, Zn, Pd, Sn, Ga, Inから選択された 1以上の金属を含有してもよい。不純物を混入することによって、仕 事関数の微量調整が可能になる。また、不純物を混入することによって、電極層と誘 電体層との間の境界層の誘電率を制御することが可能になる。
[0119] なお、本発明の実施の形態では、トランジスタについての応用例を示した力 絶縁 性誘電体層としてキャリアのトラップ準位を有する窒化珪素、高誘電率酸化物 (例え ば A1を含む高誘電率酸化物）を用いて、メモリ素子として応用してもよ!/ヽ。
[0120] 図 19に、上記半導体構造体の作製方法の一例を示す。
[0121] まず、ウエットエッチングあるいはドライエッチングによって、起立した半導体の Fin構 造を作製し、 Finの上部及び Finが起立する半導体基板上にイオン注入によってソー ス 'ドレイン部を作製する (図 19(a))。次に、 Fin幅をエッチングによって薄くした後、該 半導体 Fin上に CVD法を用いて La 0、 RuO、多結晶 Ruを積層し (図 19(b))、 RIEによ
2 3
つてゲート電極構造に加工する（図 19(c))。層間絶縁膜を CVD法で堆積し (図 19(d))、 リソグラフィー技術でソース'ドレイン部を高誘電率ゲート絶縁膜である La 0をエッチ
2 3 ストッパーとして開口する。 La 0をエッチングして Si表面を露出させ (図 19(e))、ソース
2 3
•ドレイン電極を形成する（図 19(D)。
なお、同業者であれば容易にわ力ることである力 上記作製例で記述された工程以 外にも例えば Si基板の洗浄工程や pゥエルゃ nゥエルの形成、素子間分離領域の形 成と!/ヽつたトランジスタ素子を形成するのに必要となる基本工程が含まれて ヽることは 言うまでもない。すなわち、本発明は上記実施形態に限定されるものではなぐその 要旨を逸脱しない範囲で、種々変形して実施することが可能である。また本発明であ るアモルファス Ru酸ィ匕物薄膜の堆積工程として CVDを実施例としたが、それに限定 されない。 CVD、 ALDが好ましいが、スパッタリング法でもよい。スパッタリング法では 段差被覆性に劣り、立体構造体の作製に困難であるが、 CVD法よりも簡便でコストダ ゥンも可能である。またスパッタリング法で作製するには、圧力を上げてパワーを上げ 基板温度を下げるとよいが、パワーを上げすぎると下地のゲート絶縁膜に損傷を与え 、好ましくない。

Claims

請求の範囲
[1] 半導体、該半導体を覆う誘電体層及び該誘電体層を覆う電極層から成る半導体構 造体において、該電極層は、アモルファス構造であることを特徴とする半導体構造体
[2] 前記電極層は、化合物金属であることを特徴とする請求項 1に記載の半導体構造体
[3] 前記電極層は、酸化物であることを特徴とする請求項 1に記載の半導体構造体。
[4] 前記半導体は、基板に起立した構造をとり、前記誘電体層及び前記電極層は、該半 導体の少なくとも 1つの側面を被覆していることを特徴とする請求項 1に記載の半導 体構造体。
[5] 前記電極層の一部又は全てが、基板に対して 70度以上 90度以下の角度で起立して いる側面を被覆する構造をとり、該側面の上部を被覆する電極層の厚みと該側面の 下部を被覆する電極層の厚みとの比が 0.7〜1.4の範囲であることを特徴とする請求 項 1から 4のいずれかに記載の半導体構造体。
[6] 前記電極層の一部又は全てが、基板に対して 70度以上 90度以下の角度で起立して いる側面を被覆する構造をとり、該側面の上部を被覆する電極層の厚みと該側面の 下部を被覆する電極層の厚みとの比が 0.9〜1.2の範囲であることを特徴とする請求 項 1から 4のいずれかに記載の半導体構造体。
[7] 前記電極層の抵抗率は、 70 μ Ω cm以上 Ιπι Ω cm以下であることを特徴とする請求項 1から 6のいずれかに記載の半導体構造体。
[8] 前記電極層は、アモルファス構造又はアモルファス構造及び多結晶構造の積層構 造から成り、該アモルファス構造の電極層は、絶縁性誘電体層と接した構造であり、 該アモルファス構造の電極層の厚みは、 4nm以上 150nm以下であることを特徴とする 請求項 1から 7のいずれかに記載の半導体構造体。
[9] 第一電極層、該第一電極層を覆う誘電体層及び該誘電体層を覆う第二電極層とか ら成る半導体構造体であって、該第一電極層は、アモルファス構造又はアモルファス 構造及び多結晶構造が積層された構造であることを特徴とする半導体構造体。
[10] 前記第一の電極層は、フローティングゲートであることを特徴とする請求項 9に記載 の半導体構造体。
[11] 請求項 1から 8のいずれかに記載の半導体構造体において、前記誘電体層内に存 在するトラップ準位に電荷をトラップすることによって閾値電圧を制御し、記憶素子を 構成することを特徴とする半導体構造体。
[12] 前記第一の電極層は、アモルファス構造又はアモルファス構造及び多結晶構造が積 層された構造からなり、該アモルファス構造の電極層は、絶縁性誘電体層と接した構 造であり、該アモルファス構造の電極層の厚みは、 5nm以上 150nm以下であることを 特徴とする請求項 9から 11の ヽずれかに記載の半導体構造体。
[13] 前記電極層は、炭素を 0.001%以上 5%以下含有することを特徴とする請求項 1から 7の 、ずれかに記載の半導体構造体。
[14] 運動エネルギーの低!ヽ金属原料ガス及び運動エネルギーの低!ヽ反応性酸化ガス又 は反応性窒化ガスを 10_1 Torr以上 760Torr以下の圧力で結晶化温度以下の低基 板温度に設定された基板上に結晶化が起こらない高堆積速度、結晶化が起こらない 膜厚で供給することにより化合物金属電極を形成することを特徴とする金属ァモルフ ァスゲート電極の作製方法。
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