JP2004282083A - ノッチゲートを利用したローカルｓｏｎｏｓ構造を有するフラッシュメモリ及びその製造方法 - Google Patents

ノッチゲートを利用したローカルｓｏｎｏｓ構造を有するフラッシュメモリ及びその製造方法 Download PDF

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Abstract

【課題】 ノッチゲートを利用したローカルＳＯＮＯＳ構造を有するフラッシュメモリ及びその製造方法を提供する。
【解決手段】 ソース／ドレーン領域６１２／６３６を有する半導体基板６０２と、ソース／ドレーン領域６１２／６３６間の基板上に形成されたゲート絶縁膜６０８と、ゲート絶縁膜６０８上に形成されて少なくとも１つのノッチを有するノッチゲート構造６０６と、ゲート構造の少なくとも１つのノッチそれぞれに備わった少なくとも１つのＯＮＯクサビ構造６２２／６２４／６２２を含むノッチゲートＳＯＮＯＳトランジスタ５００である。
【選択図】 図５

Description

本発明はメモリ素子及びその製造方法に係り、電源が供給されずともデータが消えない不揮発性メモリ素子及びその製造方法に関する。
一般的に、データを保存するための半導体メモリ素子は、電源供給が遮断されれば保存されたデータが消える揮発性メモリ素子と、電源供給が遮断されてもデータが消えない不揮発性メモリ素子とに分けられる。ディスクドライブのような他の不揮発性メモリ技術に比べ、不揮発性半導体メモリは比較的小さい。従って、不揮発性メモリ素子は移動通信システム、メモリカードなどに広く採用されている。
最近、シリコン−酸化物−窒化物−酸化物−シリコン（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ：ＳＯＮＯＳ）構造を有した不揮発性メモリ素子、すなわちＳＯＮＯＳ型不揮発性メモリ素子が提案された。ＳＯＮＯＳ型不揮発性メモリ素子は製造しやすく、集積回路の周辺領域及び／またはロジック領域に容易に組み込むことができる薄いセルを有している。
図１を参照して従来技術によるＳＯＮＯＳ型不揮発性の半導体メモリ素子を説明する。ＳＯＮＯＳ型不揮発性の半導体メモリ素子１０はドーピングされたソース及びドレーン領域５を有するシリコン基板６、トンネル酸化膜１、トンネル酸化膜１上の窒化膜２、窒化膜２上の上部酸化膜３、及び上部酸化膜３上の多結晶シリコン（ポリシリコン）ゲート層４を含む。トンネル酸化膜１、窒化膜２及び上部酸化膜３が合わさって酸化物−窒化物−酸化物（ＯＮＯ）構造（１／２／３）を定義する。
動作において、電子やホールがソース５とドレーン５間に誘導された反転領域からトンネル酸化膜１中に注入される。窒化膜２はトンネル酸化膜１を貫通する電子やホールを捕獲する電荷トラッピング層である。上部酸化膜３はライトまたはリード動作間に電子やホールがトラッピング層２を抜け出してゲート層４に達することを防止するために形成される。ＳＯＮＯＳ型不揮発性の半導体メモリ素子１０は積層ＳＯＮＯＳ型セルと呼べる。
ゲート層４が正に充電(charge)されれば、半導体基板６からの電子が窒化膜２の領域７内に捕獲される。反対に、ゲート層４が負に充電されれば、半導体基板６からのホールが領域７内に捕獲される。図１で領域７の位置はＳＯＮＯＳ型半導体メモリ素子１０の中央線（図示せず）に対して非対称的に図示されている。図１は、ドレーンが図１の右側にある領域５に該当し、ソースが図１の左側にある領域５に該当する場合を仮定したものである。そして、ドレーンはソースに比べて高い電圧でバイアスされた場合を仮定したものである。従って、電子／ホールは高いバイアスがかかったドレーン近くに蓄積される。
領域７に捕獲された電子やホールは全体の不揮発性半導体メモリ素子のＶｔｈを変化させる。ゲートＶｔｈが所定レベルに達すれば、即ちチャンネルの電流が十分に低いレベルに下がれば、プログラミング過程が終了する。Ｖｔｈは所定時間保有されたデータに関してビット「１」とビット「０」を一貫して区別できる値に設定される。言い換えれば、Ｖｔｈは所定のデータリテンションタイムが堅実に達成されうる値に設定される。
ＯＮＯ構造（１／２／３）がチャンネル領域全体の上に存在するために、スタックＳＯＮＯＳ型セル１０は高い初期Ｖｔｈ（そして、これによる高い電力消費）と高いプログラム電流とを有する。高Ｖｔｈのゆえに、低い初期Ｖｔｈを有した一般的なロジック製品とスタックＳＯＮＯＳ型セルとを１つのチップに併合（あるいは集積）し難い。
それだけではなく、スタックＳＯＮＯＳ型セル１０において、窒化膜２内に捕獲された電子は窒化膜に沿って水平方向に動くことができ、これにより消去動作が完全に行われないこともある。プログラミング動作と消去動作とが反復的に行われれば、初期Ｖｔｈが高まりうるが、これはデータリテンションタイムを縮める。
このような問題を解決するために、従来には多様な構造を有するＳＯＮＯＳ型素子、例えば図２に図示されたようなローカルＳＯＮＯＳ型セル２０が開発されてきた。ＳＯＮＯＳ型セル２０はドーピングされたソース及びドレーン領域２５を有するシリコン基板２６、シリコン基板２６上のトンネル酸化膜２１、トンネル酸化膜２１上の窒化膜断片２８，２９、トンネル酸化膜２１上の誘電膜２７を含む。窒化膜断片２８、誘電膜２７及び窒化膜断片２９上の上部酸化膜（２３）、そして上部酸化膜（２３）上の多結晶シリコンゲート層４も含む。
電荷トラッピング層の窒化膜２がソース及びドレーン領域５間のチャンネル領域を完全に覆う図１とは対照的に、窒化膜（図示されていないが、これから窒化膜断片２８，２９が形成される）の真ん中の部分が除去されることによって窒化膜断片２８，２９が形成されている。窒化膜断片２８，２９を分離（そして、その間の空間を誘電膜２９で満たす）することにより、図１の窒化膜２に沿って水平方向に動けた捕獲された電子がここでは窒化膜断片２８から窒化膜断片２９に、そしてその反対にも動くことが阻止される。これは、ＳＯＮＯＳ型セル１０に比べてＳＯＮＯＳ型セル２０のデータリテンションタイムを改善する。分離されたＯＮＯ構造２１／２８または２９／２３がＳＯＮＯＳ型セル２０をローカルＳＯＮＯＳ型セルと呼ぶ理由である。しかし、厚い誘電膜構造（誘電膜２７と上部酸化膜２３）がチャンネル領域全体（特に、誘電膜２７が置かれる部分）上に存在するために、ローカルＳＯＮＯＳ型セル２０は相変らず高い初期Ｖｔｈを有する。
図３は従来技術による他のローカルＳＯＮＯＳ型セル３０を示した図面である。ローカルＳＯＮＯＳ型セル３０はドーピングされたソース及びドレーン領域２５を有するシリコン基板２６、シリコン基板２６上に形成され、ブランチ（枝）３４，３８を有した酸化膜３２、１対の酸化膜ブランチ３４，３８間にそれぞれ形成された窒化膜断片３６、及び多結晶シリコンゲート層４０を含む。酸化膜ブランチ３４，３８間に形成された各窒化膜断片３６はＯＮＯ構造３４／３６／３８を定義する。ＯＮＯ構造間の酸化膜３２部分は図２のローカルＳＯＮＯＳ型セル２０内の誘電膜構造２７／２３に比べてかなり薄い。従って、Ｖｔｈを改善（換言すれば、低下）することができる。
ローカルＳＯＮＯＳ型セル３０の動作特性はＯＮＯ構造３４／３６／３８とゲート層４０とがオーバラップされた部分の長さＬに依存するが、Ｌは窒化膜断片３６の長さとほとんど同じである。従って、ＯＮＯ構造３４／３６／３８とゲート層４０とがオーバラップされる部分の長さの変動を最小化することが重要である。
図３のＯＮＯ構造３４／３６／３８の長さを定義するのにはフォトリソグラフィが利用される。ところで、フォトリソグラフィ工程でフォト段階の間には、相当なオーバラップ変動となる位置合わせずれ(misalignment)が起こりうる。
位置合わせずれ問題を説明するために図４（Ａ）及び図４（Ｂ）が提供されている。図４（Ａ）は（図３のローカルＳＯＮＯＳ型セル３０を製造する過程で形成された中間段階構造物の）断面図であり、しっかりした位置合わせの状態を示す。図４（Ｂ）は相当な位置合わせずれを示す類似した断面図である。図３と図４（Ａ）及び図４（Ｂ）の関係をよりよく伝達するために、図３で４２にまとめた層に対応する層が図４（Ａ）と図４（Ｂ）とでは４４２下に位置する。
図４（Ａ）の中間段階の構造物４００は、シリコン半導体基板４０２、基板４０２上のＯＮＯ構造４０４、ＯＮＯ構造４０４と基板４０２上の多結晶シリコンゲート層４０６、及び多結晶シリコンゲート層４０６上のフォトレジスト層（ＰＲ）４０７を含む。ＰＲ ４０７内にギャップ４０８が図示されている。ギャップ４０８は位置合わせがなされており、その下のハッチされた部分４１０が除去された時、残っているＯＮＯ構造４０４とゲート層４０６間のオーバラップ長は、Ｌ１として示されたように、ほとんど同一である。
図４（Ｂ）は、対照的に中間段階構造物４００に対応するが、ひどく位置合わせがずれた従来技術による中間段階構造物４２０の断面図である。中間段階構造物４２０はシリコン基板４２２、基板４２２上のＯＮＯ構造４２４、ＯＮＯ構造４２４と基板４２２上の多結晶シリコンゲート層４２６、及びギャップ４２８をその中に有しているＰＲ ４２７を含む。ギャップ４２８下にハッチされた部分４３０がエッチングで除去されれば、結果的として得られるＯＮＯ構造４２４は長さＬ２とＬ３とにより示されるように互いに同じ長さではない（Ｌ２＜Ｌ１＜Ｌ３）。例えば、Ｌ１＝１５０ｎｍならば、著しい位置合わせずれの場合にはＬ２が１００ｎｍほどであり、Ｌ３が２００ｎｍほどになりうる。オーバラップ長におけるこのような変動は、ローカルＳＯＮＯＳ型セルが示すＶｔｈの変動、例えばセルがオーバラップＬ２またはＬ３を有するか否かに依存する変動の原因となる。
本発明がなそうとする技術的課題は、初期Ｖｔｈが低くて変動の少ないＳＯＮＯＳ型セルを有したフラッシュメモリを構成できるＳＯＮＯＳトランジスタを提供することである。
本発明がなそうとする他の技術的課題は、初期Ｖｔｈが低くて変動の少ないＳＯＮＯＳ型セルを有したフラッシュメモリを構成できるようにＳＯＮＯＳトランジスタのゲート構造を製造する方法を提供することである。
本発明の実施例によるノッチゲートＳＯＮＯＳトランジスタは、ソース／ドレーン領域を有する半導体基板と、前記ソース／ドレーン領域間の前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されて少なくとも１つのノッチを有するノッチゲート構造と、前記ゲート構造の前記少なくとも１つのノッチそれぞれに備わった少なくとも１つのＯＮＯクサビ構造とを含む。
本発明の他の実施例によるＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法は、基板を提供する段階と、前記基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に少なくとも１つのノッチを有するノッチゲート構造を形成する段階と、前記ゲート構造の前記少なくとも１つのノッチそれぞれに少なくとも１つのＯＮＯクサビ構造(ONO wedge structure)を形成する段階とを含む。
その他実施例の具体的事項は詳細な説明及び図面に含まれている。
本発明によれば、位置合わせずれが発生しやすいフォトリソグラフィ技術の代わりに他の技術を使用してＯＮＯ構造を形成することにより、ゲート／ＯＮＯオーバラップ長での公差または変動が相当に改善されうる。さらに本発明によれば、ゲート電極構造下にノッチを正確な寸法で形成できてＯＮＯ構造をその中に形成し、均一なゲート／ＯＮＯオーバラップ長を確保できる。従って、初期Ｖｔｈが低くて変動の少ないＳＯＮＯＳ型セルを有したフラッシュメモリを構成できる。
以下添付した図面を参照して本発明による半導体素子に関する望ましい実施例を説明する。しかし、本発明は以下に開示される実施例に限定されず、相異なる多様な形態で具現され、単に本実施例は本発明の開示を完全なものとし、当業者に発明の概念を完全に知らせるために提供され、本発明は請求項の記載により定義される。図面で同じ参照符号は同じ要素を指す。また、後続する本発明の詳細な説明で多数の特定細部は本発明の完全な理解を助けるために提供されたものである。しかし、当分野で当業者ならばそれら特定細部がなくとも本発明が実施できることを明確に知っているであろう。
本発明の実施例は従来技術によるローカルＳＯＮＯＳ型セルの前記または他の問題点を解決できるローカルＳＯＮＯＳ型構造、例えば不揮発性半導体メモリのセルを提供する。この実施例は、（１）低下された初期Ｖｔｈ及び／または、（２）従来技術に比べて所定データリテンションタイムが保持されうるプログラミング動作と消去動作の増えた回数を示す。
本発明の実施例はノッチゲート電極を有したローカルＳＯＮＯＳ型構造の製造方法も提供する。
本発明による実施例は従来技術での問題点を改善する。従来技術での問題点は次の通りである。オーバラップ長の変動がフォトリソグラフィ工程のフォト段階に関連した相当な公差に起因して発生するにもかかわらず、ＳＯＮＯＳ型構造を形成する望ましい技術は酸化膜、窒化膜、酸化膜及びポリシリコン層を連続的に蒸着した後で、フォトリソグラフィを介してそれらをパターニングすることにより下部のＯＮＯ構造を有したゲート電極を形成するという点、そしてオーバラップ長での変動を改善しようという努力がフォト工程間の位置合わせ公差を減少させる方向になされねばならないという点である。それだけではなく、本発明の実施例は位置合わせずれが発生しやすいフォトリソグラフィ技術の代わりに他の技術を使用してＯＮＯ構造を形成することにより、ゲート／ＯＮＯオーバラップ長での公差または変動がかなり改善（減少）されうるという認識を示す。さらに、本発明の実施例は、ゲート構造下にボイドが正確な寸法で形成され、ＯＮＯ構造がそのボイド内に形成され、均一なゲート／ＯＮＯオーバラップ長となることを実現したものである。
図５は、例えば本発明の実施例による不揮発性の半導体メモリ素子のセルに使われうる、ローカルＳＯＮＯＳ型構造５００の断面図である。構造（セル）５００は、低濃度ドーピング領域６１２と高濃度ドーピング領域６３６とを有するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ／ｓｏｕｒｃｅ）領域６１２／６３６がその中に形成されたシリコンのような半導体基板６０２を含む。基板６０２上に形成されたゲート酸化膜６０８と、クサビ状を有し、ポケットサンドウィッチ状のＯＮＯ構造６２２／６２４／６２２を含む。ＯＮＯ構造６２２／６２４／６２２はサンドウィッチのポケットに該当する酸化膜６２２とサンドウィッチの充填物に該当する窒化膜６２４とである。そして、ＯＮＯ構造６２２／６２４／６２２は切頭型三角形である。セル５００はゲート酸化膜６０８と酸化膜６２２上に半導体、例えばポリシリコンや非晶質シリコンからなるノッチゲート電極６０６を含む。ノッチゲート電極６０６の上面と側壁、酸化膜６２２の側面、窒化膜６２４の側面及び基板６０２上には酸化膜６３２が形成されている。酸化膜６３２に対して側壁スペーサ６３４が形成されている。
セル５００の長所はクサビ状のＯＮＯ構造６２２／６２４／６２２のオーバラップ長Ｌ４が従来技術によるローカルＳＯＮＯＳ型セルに比べてはるかに小さい変動を有するということである。ローカルＳＯＮＯＳ型セル５００の他の長所は、ゲート酸化膜６０８が従来技術によるＳＯＮＯＳ型セルに比べてかなり薄いということである。
図６Ａないし図６Ｆはセル５００を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。図６Ａで、中間段階構造物６０１は基板６０２を提供し、基板６０２上にゲート酸化物層６０３を形成し、ゲート酸化物層６０３上にゲート電極物質層６０４を形成して製造する。
図６Ｂの中間段階構造物６０７に達するために、ゲート電極６０６になるゲート電極物質層６０４の部分を定めるために中間段階構造物６０１上にフォトリソグラフィ工程を行った後、パターニングされたフォトレジスト（図示せず）で被覆されていない部分のゲート電極物質層６０４をエッチングする。ゲート酸化物層６０３はポリシリコンをエッチングする間にはエッチングされないが、ゲートエッチング後の中間段階構造物を洗浄する後続段階でエッチングされる。エッチング段階はＨＢｒ、ＨｅＯ２、Ｎ２及びＣＦ４ガスの混合ガスを使用できる。このようなエッチングは、従来技術によるローカルＳＯＮＯＳ型セルを形成するところに使われるプラズマエッチングに比べて高周波（ＲＦ）パワーが比較的弱いプラズマエッチングの一種である。
中間段階構造物６０１に対するプラズマエッチングと洗浄とはクサビ状のリセス(recesses)（すなわち、ノッチ）６０５の形成となる。このようなノッチを形成する原理を説明すれば次の通りである。ゲート電極物質層（例えば、ポリシリコン）６０４の部分が除去されつつ（下部のゲート酸化物層６０３を露出させれば）、ゲート酸化物層６０３のイオン衝突が始まる。イオン衝突により酸素の一部が放出される。ゲート電極６０６の下端エッジは放出された酸素に最も近接しているが、それらは塩素原子によるエッチングをさらによくする方式で反応する。結果的に、ゲート電極６０６の下端エッジはゲート酸化物層６０３をエッチングする間にエッチングされる一方、ゲート電極６０６の他の部分は影響されずにノッチ６０５の形成となる。例えば、Ｓ．Ｗｏｌｆの「Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ ｔｈｅ ＶＬＳＩ Ｅｒａ」（Ｖｏｌｕｍｅ１，Ｌａｔｔｉｃｅ Ｐｒｅｓｓ，ｐｐ．６８６−６８８）を参照。換言すれば、ノッチ６０５はプラズマの直進性を弱化させるように過度エッチング条件を調節することによって形成できる。例えば、本明細書に援用されて統合されるＰＣＴ出願公開番号ＷＯ０３４９８４を参照。
エッチング工程後に洗浄段階の間に、ゲート酸化物層６０３の断片６０８がノッチゲート電極６０６下部に残る。
ゲート電極物質層６０４は多結晶シリコンまたは多結晶シリコンとＳｉＧｅ層との二重層またはＴｉＮ層下にＷ層を有している二重層または多結晶ＳｉＧｅまたは非晶質シリコンでありうる。
ノッチ６０５の高さＨと長さＬの範囲の例を挙げれば、４０ｎｍ≦Ｌ≦１００ｎｍほどであり、且つ１０ｎｍ≦Ｈ≦３０ｎｍほどである。あるいは、高さＨは１０ｎｍ未満ほどでありうる。しかし、電荷リテンションが否定的な影響を受け始める。また、あるいは高さＨは３０ｎｍ以上ほどでありうる。しかし、結果的なローカルＳＯＮＯＳ型セルの動作電圧はあまり望ましくない高さにまで高まる。
図６Ｃで、図６Ｂの中間段階構造物６０７上に第１酸化膜６１４を形成する。次に、イオン注入工程（矢印で表示）が基板６０２内にイオンを注入するために行われ、基板６０２の低濃度ドーピング領域６１２となる。イオン注入は第１酸化膜６１４を損傷させるので、第１酸化膜６１４はイオン注入後に除去する。第１酸化膜６１４の厚さはおよそ３０Åないし７０Åの間にありうる。
図６Ｄで、第１酸化膜６１４を除去した後、第２酸化膜６１８をゲート電極６０６、ゲート絶縁膜６０８の側面及び基板６０２上に形成する。第２酸化膜６１８の厚さはおよそ４０Åないし１００Åの間にありうる。次に、窒化膜６２０、例えばＳｉＮを第２酸化膜６１８上に形成する。窒化膜６２０の厚さはおよそ１００Åないし３００Åの間にありうる。第２酸化膜６１８は熱工程により形成（成長）でき、あるいは、蒸着工程により形成できる。第２酸化膜６１８はファーネスまたは急速熱工程（ＲＴＰ）設備を使用して形成できる。第２酸化膜６１８の形成がほとんど終われば、窒素ガスをソースガスに添加して連続的な方式で窒化膜６２０の形成を始められる。あるいは、窒化膜６２０は化学気相蒸着（ＣＶＤ）または原子層蒸着（ＡＬＤ）設備を使用して形成できる。
図６Ｅで、窒化膜６２０と第２酸化膜６１８とを、例えば異方性反応性イオンエッチング（ＲＩＥ）または選択的ウェットエッチング工程を使用してエッチングバックする。結果的に、ポケットサンドウィッチ状のＯＮＯ構造６２２／６２４／６２２が窒化膜６２０の残余部分６２４と第２酸化膜６１８の残余部分６２２とから形成される。酸化膜６２２は上部６２６、側部６２８及び下部６３０を有する。下部６３０はＯＮＯ構造６２２／６２４／６２２のトンネル酸化膜として機能する。上部６２６はＯＮＯ構造６２２／６２４／６２２の上部酸化膜として機能する。そして、窒化膜６２４はＯＮＯ構造６２２／６２４／６２２の電子／ホールトラッピング層として機能する。窒化膜６２０と第２酸化膜６１８とがエッチングされた後で中間段階構造物６３１が形成される。
図６Ｆで、４番目の誘電膜６３２、例えばＣＶＤ酸化膜を図６Ｅの中間段階構造物６３１上に形成する。次に、側壁スペーサ６３４を誘電膜６３２上でノッチゲート電極６０６の各側壁に形成する。側壁スペーサ６３４を形成した後で、他のイオン注入（矢印６３５で示す）を行い、基板６０２内にＬＤＤ領域６１２／６３６の高濃度ドーピング領域６３６を形成する。誘電膜６３２と誘電膜６３２上に形成されたスペーサ物質層は、ＲＩＥ工程を利用して側壁スペーサ６３４を形成するようにエッチングバックする。
ＲＩＥ工程（これで窒化膜６２０と第２酸化膜６１８とが除去されて中間段階構造物６３１を形成する）の条件を調節することにより、ＯＮＯ構造を図７Ａの中間段階構造物７３１でのようにノッチゲート電極６０６の側壁よりも突設されうる。ここで、図７Ａは図６Ｅに対応する。中間段階構造物７３１は基板６０２、ゲート絶縁膜６０８、ノッチゲート電極６０６と、基板６０２内の低濃度ドーピング領域６１２とを含む。
しかし、図７Ａではより少量の窒化膜６２０と第２酸化膜６１８とが除去され、残留する酸化膜断片７２２と残留する窒化膜断片７２４とがノッチゲート６０６の両側に出ている。酸化膜７２２の上部７２６、側部７２８及び下部７３０は酸化膜６２２の上部６２６、側部６２８及び下部６３０にそれぞれ対応する。
図７Ｂは図６Ｆに対応する。図７Ｂで、４番目の誘電膜７３２、例えばＣＶＤ酸化膜が図６Ｆの４番目の誘電膜に対応して形成されている。次に、図６Ｆの側壁スペーサ６３４に対応する側壁スペーサ７３４を形成する。後続的に、図６Ｆのイオン注入工程６３５に対応するイオン注入（矢印７３５で示す）工程を行う。ノッチゲート電極６０６の両側に出ているＯＮＯ構造７２２／７２４／７２２部分は実際的に基板６０２上に側壁スペーサ７３４が（イオン注入工程時の）影を投じることを手助けする。
図８は、例えば本発明の他の実施例による不揮発性の半導体メモリ素子のセルに使われうる、ローカルＳＯＮＯＳ型構造９００の断面図である。セル９００はさまざまな面においてセル５００に対応する。セル９００は、低濃度ドーピング領域９１２（領域６１２に対応する）と高濃度ドーピング領域９３６（領域６３６に対応する）とを有するＬＤＤ領域９１２／９３６を含む基板９０２（基板６０２に対応する）と、ゲート酸化膜９０８（ゲート酸化膜６０８に対応する）と、ノッチゲート電極６０６に対応するノッチゲート電極９０６と、酸化膜９２２（酸化膜６２２に対応する）と窒化膜９２４（窒化膜９２４に対応する）とを有するクサビ状のＯＮＯ構造９２２／９２４／９２２と、酸化膜のような誘電膜９３２（誘電膜６３２に対応する）と、側壁スペーサ９３４（側壁スペーサ６３４に対応する）とを含む。
しかし、図５のノッチゲート電極６０６とは異なり、図８のノッチゲート電極９０６は二重層、言わばゲート酸化膜９０８と酸化膜９２２上に形成された、例えば多結晶ＳｉＧｅからなる半導体層９０６Ａと、半導体層９０６Ａ上に形成された、例えば多結晶シリコンからなる半導体層９０６Ｂとを有する。
ノッチゲート電極９０６は相異なるエッチング選択比を有することを条件として選択された二つの導電層９０６Ａ，９０６Ｂを積層することにより形成し、ノッチはエッチング選択比の差のゆえに形成される。例えば、導電層９０６ＢがポリＳｉであって導電層９０６ＡがポリＳｉＧｅである場合に、ポリＳｉＧｅに対してポリＳｉのエッチング選択比を有した公知の化学的ウェットエッチング工程が使われうる。他の例として、アンモニウムヒドロキシ（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）及び水（Ｈ２Ｏ）を１：１：５の体積比で混合した溶液であるエッチャント使用すれば、ポリＳｉ（１−ｘ）Ｇｅ（ｘ）でのＧｅ量が４０％である場合に、等方性エッチング工程がポリＳｉに対するポリＳｉＧｅのエッチング選択比として３３：１を示す。同じエッチング条件下で、ＳｉＯ２に対してポリＳｉＧｅのエッチング選択比は１００：１である。本明細書に援用されて統合された「Ｓｅｌｅｃｔｉｖｅ Ｒｅｍｏｖａｌ ｏｆ Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ：Ｃｈｅｍｉｃａｌ ａｎｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ」（ｐｐ．１５７−１６２，Ｍａｔｅｒｉａｌ Ｒｅｓｅａｒｃｈ Ｓｏｃｉｅｔｙ Ｓｙｍｐｏｓｉｕｍ ｏｆ Ｐｒｏｃｅｅｄｉｎｇｓ，Ｖｏｌ．２９８，１９９３）参照。
ポリＳｉＧｅを選択的にエッチングする他の方法は、プラズマを使用する化学的エッチング工程であるが、ここでＳｉに対するＳｉＧｅのエッチング選択比は１００：１に保持される。本明細書に援用されて統合された「Ｗｅｌｌ−ｃｏｎｔｒｏｌｌｅｄ，Ｓｅｌｅｃｔｉｖｅｌｙ Ｕｎｄｅｒ−ｅｔｃｈｅｄ Ｓｉ／ＳｉＧｅ Ｇａｔｅｓ ｆｏｒ ＲＦ ａｎｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ＣＭＯＳ」（ｐ．１５６，２０００ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）参照。あるいは、原子層エッチング方法は、ポリＳｉに対してポリＳｉＧｅを選択的にエッチングするところに使われうる。以上言及したエッチング方法は独立的にまたは共に行われうる。
下部ゲート層９０６Ａは１００Åないし３００Åほどの範囲の厚さを有しうる。図９Ａの酸化膜９０３、導電層９０９及び導電層９０４の一部を除去するためのエッチャントはＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合物でありうる。図９Ｂで、クサビ状のリセス９０５の高さと長さの範囲はリセス６０５のそれと同一でありえる。大きさの組み合わせに対する例を挙げれば、下部ゲート層９０６Ａが１５０Åほどの厚さであり、リセス９０５の長さは６００Åほどであり、高さは２５０Åほどである。
図９Ａないし図９Ｅはセル９００を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。
図９Ａはほとんど図６Ａに対応する。図９Ｂはほとんど図６Ｂに対応する。図９Ｃは図６Ｄに対応して図９Ｄは図６Ｅに対応する。図９Ｅは図６Ｆに対応する。簡潔性のために、図９系列は図６Ｃに対応する図面を含まない。
図９Ａで、中間段階構造物９０１は基板９０２を提供し、基板９０２上にゲート酸化物層９０３を形成し、ゲート酸化物層９０３上にゲート電極物質層９０９，９０４を形成して形成される。ポリＳｉＧｅである下部物質層９０９の代わりにタングステンが使われ、ポリＳｉの代わりにＴｉＮが上部物質層９０４として使われうる。
図９Ｂで、ゲート電極９０６になるゲート電極物質層９０４，９０９の部分を定めるように中間段階構造物９０１上にフォトリソグラフィ工程を行った後、パターニングされたフォトレジスト（図示せず）で被覆されていない部分のゲート電極物質層９０４，９０９をエッチングする。ゲート酸化物層９０３はゲート電極物質層９０４，９０９のエッチングの間には影響を受けない。後続の洗浄段階でゲート酸化物層９０３の一部が除去される。プラズマエッチングと洗浄とを中間段階構造物９０１に適用すれば、クサビ状のリセス９０５が形成される。エッチング段階はＨｅＯ２、Ｎ２及びＣＦ４ガスの混合ガスを使用できる。すなわち、このようなエッチングは従来技術によるローカルＳＯＮＯＳ型セルを形成するのに使われるプラズマエッチングに比べてＲＦパワーが比較的弱いプラズマエッチングの一種である。エッチング工程後、洗浄段階の間に、ゲート酸化物層９０３の断片９０８がノッチゲート電極９０６とノッチ９０５間に残る。
ノッチ９０５の高さＨと長さＬの範囲の例は４０ｎｍ≦Ｌ≦１００ｎｍほどであり、１０ｎｍ≦Ｈ≦３０ｎｍほどである。あるいは、高さＨは１０ｎｍ未満ほどでありうる。しかし、電荷リテンションが否定的な影響を受け始める。またあるいは、高さＨは３０ｎｍ以上ほどでありうる。しかし、結果的なローカルＳＯＮＯＳ型セルの動作電圧はあまり望ましくない高さまで高まる。
図９Ｃに対応する中間段階を始める前に、第１酸化膜（図示せず）を図９Ｂの中間段階構造物９０７上に形成する。次に、イオン（図示せず）が基板９０２内に注入されて基板９０２の低濃度ドーピング領域９１２となる。その後に第１酸化膜を除去する。第１酸化膜の厚さはおよそ３０Åないし７０Åの間にありうる。
図９Ｃで、第１酸化膜を除去した後、第２酸化膜９１８をゲート電極９０６、ゲート絶縁膜９０８の側面及び基板９０２上に形成する。第２酸化膜９１８の厚さはおよそ４０Åないし１００Åの間にありうる。次に、窒化膜９２０、例えばＳｉＮを第２酸化膜９１８上に形成する。窒化膜９２０の厚さはおよそ１００Åないし３００Åの間にありうる。第２酸化膜９１８は熱工程により形成（成長）され、代わりに蒸着工程によっても形成できる。第２酸化膜９１８はファーネス(furnace)または急速加熱処理（ＲＴＰ）設備を使用して形成できる。第２酸化膜９１８の形成がほとんど終われば、窒素ガスをソースガスに添加して連続的な方式で窒化膜９２０の形成を始められる。代わりに、窒化膜９２０はＣＶＤまたはＡＬＤ設備を使用しても形成できる。
図９Ｄで、窒化膜９２０と第２酸化膜９１８とを、例えば異方性ＲＩＥまたは選択的ウェットエッチング工程を使用してエッチングバックする。結果的に、ポケットサンドウィッチ状のＯＮＯ構造９２２／９２４／９２２が窒化膜９２０の残余部分９２４と第２酸化膜９１８の残余部分９２２とから形成される。酸化膜９２２は上部９２６、側部９２８及び下部９３０を有する。下部９３０はＯＮＯ構造９２２／９２４／９２２のトンネル酸化膜として機能する。上部９２６はＯＮＯ構造９２２／９２４／９２２の上部酸化膜として機能する。そして、窒化膜９２４はＯＮＯ構造９２２／９２４／９２２の電子／ホールトラッピング層として機能する。窒化膜９２０と第２酸化膜９１８とがエッチングされた後で中間段階構造物９３１が形成される。
図９Ｅで、４番目の誘電膜９３２、例えばＣＶＤ酸化膜を図９Ｄの中間段階構造物９３１上に形成する。次に、側壁スペーサ９３４を誘電膜９３２上にノッチゲート９０６の各側壁に形成する。側壁スペーサ９３４を形成した後で他のイオン注入（矢印９３５で示す）を行い、基板９０２内にＬＤＤ領域９１２／９３６の高濃度ドーピング領域９３６を形成する。誘電膜９３２と誘電膜９３２上に形成されたスペーサ物質層はＲＩＥ工程を利用して側壁スペーサ９３４を形成するようにエッチングバックする。
ＲＩＥ工程（これで窒化膜９２０と第２酸化膜９１８とが除去されて中間段階構造物９３１を形成する）の条件を調節することにより、ＯＮＯ構造は図１０Ａの中間段階構造物１０３１でのようにノッチゲート電極９０６の側壁よりも突設されうる。ここで、図１０Ａは図９Ｄに対応する。中間段階構造物１０３１は基板９０２、ゲート絶縁膜９０８、ノッチゲート電極９０６と、基板９０２内の低濃度ドーピング領域９１２とを含む。しかし、図１０Ａではさらに少量の窒化膜９２０と第２酸化膜９１８とが除去され、残留する酸化膜断片１０２２と残留する窒化膜断片１０２４とがノッチゲート電極９０６の両側に出てくる。酸化膜１０２２の上部１０２６、側部１０２８及び下部１０３０は酸化膜９２２の上部９２６、側部９２８及び下部９３０にそれぞれ対応する。
図１０Ｂは図９Ｅに対応する。図１０Ｂで、４番目の誘電膜１０３２、例えばＣＶＤ酸化膜が図９Ｅの４番目の誘電膜９３２に対応して形成されている。次に、図９Ｅの側壁スペーサ９３４に対応する側壁スペーサ１０３４を形成する。後続的に、図９Ｅのイオン注入工程９３５に対応するイオン注入（矢印１０３５で示す）工程を行う。ノッチゲート電極９０６の両側に出ているＯＮＯ構造１０２２／１０２４／１０２２の部分は実際的に基板９０２上に側壁スペーサ１０３４が（イオン注入工程時に）影を投じるのを手助けする。
層厚の特定の例を挙げれば、ゲート酸化物層９０３（これからゲート酸化膜９０８が形成される）とゲート電極物質層９０９（これから下部ゲート電極部分９０６Ａが形成される）、例えばＰＶＤ ＴｉＮ層がそれぞれ３．５ｎｍと３５ｎｍの厚さを有するように順次蒸着する。その後、ゲート電極物質層９０４（これから上部ゲート電極部分９０６Ｂが形成される）、例えばタングステン層を例にＣＶＤを利用して８０ｎｍの厚さに形成する。タングステン層９０４とＴｉＮ層９０９とを個別的にエッチングする。例えば、タングステン層９０４はＲＩＥ方法を使ってエッチングし、ＴｉＮ層９０９はタングステン層９０４とゲート酸化物層９０３とに対して高いエッチング選択比を有したウェットエッチングを使ってエッチングする。本明細書に援用されて統合された「Ａ Ｎｏｔｃｈｅｄ Ｍｅｔａｌ Ｇａｔｅ ＭＯＳＦＥＴ ｆｏｒ Ｓｕｂ−０．１ｎｍ Ｏｐｅｒａｔｉｏｎ」（ｐｐ．６５９−６６２、２０００ ＩＥＤＭ）参照。
ゲート電極９０６の下部ゲート電極部分９０６Ａに使われるＳｉＧｅ層またはＴｉＮ層の厚さによってノッチ９０５の高さＨを調整できる。ノッチ９０５の高さＨは初期Ｖｔｈ、プログラミング電圧、速度、及びリテンション特性に相当な影響を及ぼすために、ノッチ９０５が３００Å以下の高さＨを有する時にさらによい結果を得られる。しかし、本発明のＳＯＮＯＳ型構造の他の実施例によれば、ノッチ９０５の高さＨが３００Å以上でありうることに注意せねばならない。しかし、１．０ないし１．５Ｖほどの初期電圧、低いプログラミング電圧、速いプログラミング速度及び１０年以上ほどのデータリテンションタイムを示す本発明の実施例によるＳＯＮＯＳ型セルを促進しようとするなら、ノッチ９０５は可能なかぎり薄く、換言すれば高さＨを可能なかぎり低くせねばならない。ノッチ９０５の高さＨと長さＬとはノッチ９０５を形成する間に同時に決定される。従って、（ノッチ９０５がある程度の長さは有さねばならないという実際的な問題によって）実際のノッチ９０５の高さＨがどのくらい低くなりうるかについては限界があることに注意せねばならない。
寸法の特定の例を挙げれば、ノッチゲート電極の長さが２５０ｎｍないし３００ｎｍほどとすれば、ノッチ９０５は６０ｎｍないし７０ｎｍほどの長さを有しうるが、これは電子の移動により引き起こされる耐久性の劣化問題を抑制できるようにノッチゲート電極９０６長Ｌの１／４より若干短いものである。しかし、デザインルールが減少すればＯＮＯ構造の長さがゲートの長さに比例する必要がない。現在の技術水準で、（セルのプログラミング動作のための）さらによい結果はＯＮＯ構造が小さくても６０ｎｍほどの長さを有すれば達成されうる。同様に、ノッチゲート電極９０６の長さＬが２００ｎｍ以下ほどに短くなれば、ＯＮＯ構造の長さはノッチゲート電極９０６長の１／２に達しうる。
以上、本発明を望ましい実施例を例に詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当分野の当業者によってさまざまな多くの変形が可能であることは明白である。
本発明のノッチゲートを利用したローカルＳＯＮＯＳ構造を有するフラッシュメモリ及びその製造方法は、初期閾電圧が低くて変動の少ない不揮発性メモリ素子に効果的に適用可能である。
従来技術によるＳＯＮＯＳ型不揮発性メモリの断面図である。 従来技術による他のローカルＳＯＮＯＳ型不揮発性メモリの断面図である。 従来技術によるさらに他のローカルＳＯＮＯＳ型不揮発性メモリの断面図である。 従来技術によって図３のローカルＳＯＮＯＳ型構造を製造する過程で形成された中間段階構造物の断面図である。 本発明の実施例によるローカルＳＯＮＯＳ型構造の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 図５の構造を製造する本発明の実施例による製造過程中の多様な段階で形成された中間段階構造物の断面図である。 本発明の他の実施例による製造過程の間多様な段階で形成された中間段階構造物の断面図であり、図６Ｅに対応する図である。 本発明の他の実施例による製造過程の間多様な段階で形成された中間段階構造物の断面図であり、図６Ｆに対応する図である。 本発明の他の実施例によるローカルＳＯＮＯＳ型構造の断面図である。 図８の構造を製造する本発明の実施例による製造過程中の第１段階で形成された中間段階構造物の断面図である。 図８の構造を製造する本発明の実施例による製造過程中の第２段階で形成された中間段階構造物の断面図である。 図８の構造を製造する本発明の実施例による製造過程中の第３段階で形成された中間段階構造物の断面図である。 図８の構造を製造する本発明の実施例による製造過程中の第４段階で形成された中間段階構造物の断面図である。 図８の構造を製造する本発明の実施例による製造過程中の第５段階で形成された中間段階構造物の断面図である。 本発明の他の実施例による製造過程中の段階で形成された中間段階構造物の断面図であり、図９Ｄに対応する図である。 本発明の他の実施例による製造過程中の段階で形成された中間段階構造物の断面図であり、図９Ｅに対応する図である。
符号の説明
５００ ローカルＳＯＮＯＳ型構造
６０２ 基板
６０６ ノッチゲート電極
６０８ ゲート酸化膜
６１２ 低濃度ドーピング領域
６２２ 酸化膜
６２４ 窒化膜
６３４ 側壁スペース
６３６ 高濃度ドーピング領域
Ｈ 高さ

Claims (22)

  1. ソース／ドレーン領域を有する半導体基板と、
    前記ソース／ドレーン領域間の前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されて少なくとも１つのノッチを有するノッチゲート構造と、
    前記ゲート構造の前記少なくとも１つのノッチそれぞれに備わった少なくとも１つのＯＮＯクサビ構造とを含むノッチゲートＳＯＮＯＳトランジスタ。
  2. 前記ノッチそれぞれの表面は、前記基板表面の一部、前記ゲート絶縁膜の側面一部及び前記ゲート構造の表面の一部を含むことを特徴とする請求項１に記載のノッチゲートＳＯＮＯＳトランジスタ。
  3. 前記ＯＮＯクサビ構造は、
    前記ノッチ内の前記基板表面、前記ノッチ内の前記ゲート絶縁膜の側面及び前記ノッチ内の前記ゲート構造の表面と直接接触する酸化膜と、
    前記酸化膜に対して形成された窒化膜とを含むことを特徴とする請求項２に記載のノッチゲートＳＯＮＯＳトランジスタ。
  4. 前記ＯＮＯクサビ構造は切頭型三角形であることを特徴とする請求項１に記載のノッチゲートＳＯＮＯＳトランジスタ。
  5. 前記ゲート構造は、前記ゲート絶縁膜上の第１導電層及び前記第１導電層上の第２導電層を含むことを特徴とする請求項１に記載のノッチゲートＳＯＮＯＳトランジスタ。
  6. 前記少なくとも１つのノッチは少なくとも前記第１導電層の中に形成されたことを特徴とする請求項５に記載のノッチゲートＳＯＮＯＳトランジスタ。
  7. 前記少なくとも１つのノッチは前記第１導電層と第２導電層の中に形成され、前記ノッチの大部分は前記第１導電層の中に形成されたことを特徴とする請求項６に記載のノッチゲートＳＯＮＯＳトランジスタ。
  8. 前記第１導電層は前記第２導電層より容易にエッチングされる物質より形成されたことを特徴とする請求項５に記載のノッチゲートＳＯＮＯＳトランジスタ。
  9. 前記第１導電層は少なくとも２つの半導体物質を含み、前記第２導電層は１つの半導体物質を含むことを特徴とする請求項５に記載のノッチゲートＳＯＮＯＳトランジスタ。
  10. 前記第１導電層は第１導電体であり、前記第２導電層は前記第１導電体と異なる第２導電体であることを特徴とする請求項５に記載のノッチゲートＳＯＮＯＳトランジスタ。
  11. 前記ノッチゲート構造は少なくとも２つのノッチを有し、前記トランジスタは前記少なくとも２つのノッチ内にそれぞれ形成された少なくとも２つのＯＮＯクサビ構造を含むことを特徴とする請求項１に記載のノッチゲートＳＯＮＯＳトランジスタ。
  12. 基板を提供する段階と、
    前記基板上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜上に少なくとも１つのノッチを有するノッチゲート構造を形成する段階と、
    前記ゲート構造の前記少なくとも１つのノッチそれぞれに少なくとも１つのＯＮＯクサビ構造を形成する段階とを含むＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  13. 前記ノッチゲート構造を形成する段階は、
    前記ゲート絶縁膜上にゲート導電層を形成する段階と、
    前記ゲート絶縁膜と前記ゲート導電層の一部を除去して少なくとも１つのノッチを定義するが、各ノッチの表面は前記基板表面の一部、前記ゲート絶縁膜の側面一部及び前記ゲート構造の表面の一部を含ませる段階とを含むことを特徴とする請求項１２に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  14. 前記少なくとも１つのＯＮＯクサビ構造を形成する段階は、
    前記ノッチ内の前記基板表面、前記ノッチ内の前記ゲート絶縁膜の側面及び前記ノッチ内の前記ゲート構造の表面と直接接触する酸化膜を形成する段階と、
    前記酸化膜に対して窒化膜を形成する段階とを含むことを特徴とする請求項１３に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  15. 前記ＯＮＯクサビ構造は切頭型三角形であることを特徴とする請求項１２に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  16. 前記ノッチゲート構造を形成する段階は、
    前記ゲート絶縁膜上に第１導電層を形成する段階と、
    前記第１導電層上に第２導電層を形成する段階とを含むことを特徴とする請求項１２に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  17. 前記ノッチゲート構造を形成する段階は、前記少なくとも１つのノッチを少なくとも前記第１導電層の中に位置させることを特徴とする請求項１６に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  18. 前記ノッチゲート構造を形成する段階は、前記少なくとも１つのノッチを前記第１導電層と第２導電層の中に位置させるが、前記ノッチの大部分を前記第１導電層の中に位置させることを特徴とする請求項１７に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  19. 前記ノッチゲート構造を形成する段階は、前記第１導電層として前記第２導電層に使われた物質より容易にエッチングされる物質を使用する段階を含むことを特徴とする請求項１６に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  20. 前記第１及び第２導電層を形成する段階は、前記第１導電層として少なくとも２つの半導体物質を使用し、前記第２導電層として１つの半導体物質を使用する段階を含むことを特徴とする請求項１６に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  21. 前記第１及び第２導電層を形成する段階は、前記第１導電層として第１導電体を使用し、前記第２導電層として前記第１導電体と異なる第２導電体を使用することを特徴とする請求項１６に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
  22. 前記ノッチゲート構造は少なくとも２つのノッチを有し、前記方法は前記少なくとも２つのノッチ内にそれぞれ形成された少なくとも２つのＯＮＯクサビ構造を含ませることを特徴とする請求項１２に記載のＳＯＮＯＳトランジスタ用ノッチゲート構造の製造方法。
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