CN1278425C - 快闪存储单元及其制造方法 - Google Patents

Abstract

一种快闪存储单元，此快闪存储单元至少是由基底、隧穿氧化层、浮置栅极、绝缘层、控制栅极与栅间介电层所构成。隧穿氧化层设置于基底上。浮置栅极设置于隧穿氧化层上，且浮置栅极是由设置于隧穿氧化层上的第一导体层与设置于第一导体层上的第二导体层所构成，其中第二导体层的底部低于第一导体层上表面，且第二导体层的剖面为碗状。绝缘层设置于浮置栅极之间。多个控制栅极分别设置于浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。

Description

快闪存储单元及其制造方法

技术领域

本发明是有关于一种半导体元件，特别是有关于一种快闪存储单元及其制造方法。

背景技术

快闪存储单元元件由于具有可多次资料的存入、读取、抹除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储单元元件。

典型的快闪存储单元元件，一般是被设计成具有堆叠式栅极(Stack-Gate)结构，其中包括以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。浮置栅极位于控制栅极和基底之间，且处于浮置状态，没有和任何电路相连接，而控制栅极则与字元线(Word Line)相接，此外还包括隧穿氧化层(Tunneling Oxide)和栅间介电层(Inter-Gate Dielectric Layer)分别位于基底和浮置栅极之间以及浮置栅极和控制栅极之间。

在目前提高元件积成度的趋势下，会依据设计规则缩小元件的尺寸，通常浮置栅极与控制栅极之间的栅极耦合率(Gate Couple Ratio，GCR)越大，其操作所需的工作电压将越低。而提高栅极耦合率(Gate CoupleRatio，GCR)的方法包括增加栅间介电层的电容或减少穿遂氧化层的电容。其中，增加栅间介电层电容的方法为增加控制栅极层与浮置栅极之间所夹的面积。然而，随着半导体元件积成度增加，已有的堆叠栅极结构，并无法增加控制栅极层与浮置栅极之间所夹的面积，而产生无法达到增加栅极耦合率以及增加元件集积度的问题。

发明内容

本发明的目的在提供一种快闪存储单元及其制造方法，可以增加浮置栅极与控制栅极之间的面积，进而提高元件的耦合率。

本发明的另一目的为提供一种快闪存储单元及其制造方法，可以轻易借由控制浮置栅极的高度，达到容易控制元件状态的效果。并且借由增大浮置栅极面积，而提高栅极耦合率，使感应到的电压增大，进而提升元件效率。

本发明提供一种快闪存储单元，此快闪存储单元至少是由基底、隧穿氧化层、多个浮置栅极、绝缘层、多个控制栅极与栅间介电层所构成。隧穿氧化层设置于基底上。浮置栅极设置于隧穿氧化层上，且浮置栅极是由设置于隧穿氧化层上的第一导体层与设置于第一导体层上的第二导体层所构成，其中第二导体层的底部低于第一导体层上表面，且第二导体层的剖面为碗状。绝缘层设置于浮置栅极之间。控制栅极设置于浮置栅极上。栅间介电层设置于控制栅极与浮置栅极之间。

在上述结构中，浮置栅极的剖面可为平口型碗状、蚕豆型碗状或马蹄型碗状。绝缘层的表面低于第二导体层上表面，且高于第一导体层上表面。

在上述结构中，浮置栅极是由第一导体层与第二导体层所构成，而第二导体层呈碗状，因此具有较大的面积。于是，就可以提升控制栅极与浮置栅极的接触面积，进而增加快闪存储单元的栅极耦合率，降低操作所需的工作电压，以提升元件的操作速度，满足存储单元元件特性的需求。

本发明另外提供一种快闪存储单元的制造方法，此方法先提供已依序形成有隧穿氧化层、第一导体层、第一绝缘层与掩模层的基底。接着，图案化掩模层、第一绝缘层、第一导体层与隧穿介电层以形成多个堆叠结构后，于堆叠结构之间的间隙形成第二绝缘层。然后，移除部分第二绝缘层，使第二绝缘层的表面低于掩模层，并移除掩模层。接着，移除第一绝缘层与部分第二绝缘层，而于第一导体层上形成开口，此开口的剖面成碗状，且开口底部低于第一导体层上表面。之后，于开口中形成第二导体层，其中第一导体层与第二导体层系作为快闪存储单元的浮置栅极。于浮置栅极上形成栅间介电层后，于基底上形成控制栅极。

在上述方法中，于开口中形成第二导体层的步骤后与于浮置栅极上形成栅间介电层的步骤前，可以移除部分第二绝缘层，使第二绝缘层的表面低于第二导体层的上表面，且高于第一导体层的上表面。而且，第二导体层可以填满或未填满此开口。此外，移除部分第二绝缘层，使第二绝缘层的表面低于掩模层的步骤、移除该掩模层的步骤、移除第一绝缘层与部分第二绝缘层，而于第一导体层上形成开口的步骤都是使用湿式蚀刻法。

本发明借由在第一导体层上形成碗状第二导体层，然后以第一导体层与第二导体层构成浮置栅极，因此可以增加浮置栅极与控制栅极之间的面积，进而提高元件的耦合率。而且，在形成碗状开口时，从移除部分第二绝缘层的步骤至蚀刻出碗状开口的步骤中，都是使用湿式蚀刻工艺，因此可以制作出轮廓非常平滑的开口。此外，进行蚀刻工艺时，可以在同一蚀刻机台中进行，因而可以节省工艺步骤。

另外，在制作出浮置栅极之后，进行碗公间沟渠蚀刻工艺，使第二绝缘层的上表面介于第二导体层的上表面与第一导体层的上表面之间。如此，即可使浮置栅极与控制栅极之间的面积更为增加，进而使元件的栅极耦合率更为提高。

附图说明

图1(A)至图1(D)为绘示本发明较佳实施例的快闪存储单元的结构剖面图；

图2(A)至图2(H)为绘示本发明一实施例的快闪存储单元的工艺剖面图；以及

图3(A)至图3(D)为绘示本发明另一实施例的快闪存储单元的工艺剖面图。

具体实施方式

第一实施例

图1(A)至图1(D)为绘示本发明的快闪存储单元的结构剖面图。在图1B、图1C与图1(D)中，构件与图1(A)相同者给予相同的标号，并省略其说明。

请参照图1(A)，本发明的快闪存储单元是由基底100、隧穿氧化层102、导体层104、导体层106、绝缘层110、栅间介电层112与导体层114所构成。

导体层104设置于基底100上。隧穿氧化层102设置于导体层104与基底100之间。导体层106设置于导体层104上，并与导体层104电性连接，且导体层106的剖面例如是碗状；导体层104与导体层106构成快闪存储单元的浮置栅极108。绝缘层110填满浮置栅极108间之间隙。控制栅极114设置于浮置栅极108上。栅间介电层112设置于浮置栅极108与控制栅极114之间，栅间介电层112例如是氧化硅/氮化硅/氧化硅层。

在上述结构中，浮置栅极108是由导体层104与导体层106所构成，而导体层106例如是呈碗状，因此具有较大的面积。于是，就可以提升控制栅极114与浮置栅极108的接触面积，进而增加快闪存储单元的栅极耦合率，降低操作所需的工作电压，以提升元件的操作速度，满足存储单元元件特性的需求。

在上述实施例中，是以使导体层106为碗状为实例做说明。当然，导体层106的形状也可以例如是图1B、图1C与图1(D)所示的形状。在图1B中，导体层106a具有略微凹陷的表面，因此浮置栅极108的剖面例如是呈蚕豆型碗状。在图1C中，浮置栅极108的剖面例如是呈蚕豆型碗状，但是绝缘层110的上表面低于导体层106b的上表面，而使得导体层106b与控制栅极114的接触面积增加，而可增进快闪存储单元的栅极耦合率。在图1(D)中，导体层106c例如是呈U字型，且绝缘层110的上表面低于导体层106c的上表面，而使得浮置栅极108的剖面例如是呈马蹄型碗状，导体层106c与控制栅极114的接触面积更为增加，而可增进快闪存储单元的栅极耦合率。

第二实施例

上述说明本发明快闪存储单元的结构，接着将依照图2(A)至图2(H)所示的快闪存储单元的制造流程剖面图，以详细说明本发明的快闪存储单元的制造方法。

首先，请参照图2(A)，提供一基底200，例如是硅基底。此基底200可划分为存储单元区202与周边电路区204。然后，于周边电路区204中形成元件隔离结构206，此元件隔离结构206用以定义出有源区。元件隔离结构206的形成方法例如是局部氧化法(Local Oxidation，LOCOS)或浅沟渠隔离法(Shallow Trench Isolation，STI)。

然后，于此基底200上依序形成隧穿氧化层208、导体层210与绝缘层212。此隧穿氧化层208的材质例如是氧化硅。此隧穿氧化层208的形成方法例如是热氧化法或是低压化学气相沉积法(LPCVD)。导体层210的材质例如是掺杂多晶硅，其形成的方法例如是利用低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)作为反应气体源沉积一层多晶硅层后，进行掺杂杂质注入工艺以形成的。绝缘层212的材质例如是高温氧化物(High Temperature Oxide，HTO)，其形成的方法例如是利用化学气相沉积法(CVD)，并以二氯硅甲烷与氧化二氮或硅甲烷与氧化二氮作为反应气体源以形成的。

接着，请参照图2(B)，在绝缘层212上形成一层掩模层214，此掩模层214的材质例如是氮化硅，其形成方法例如是利用低压化学气相沉积法(LPCVD)，并以二氯硅甲烷与氨气作为反应气体源以形成的。当然此掩模层214的材质也可以是其他材质，只要其蚀刻选择性与绝缘层212和后续形成的绝缘层不同即可。

然后，图案化掩模层214、绝缘层212、导体层210、隧穿氧化层208而于存储单元区202形成多个堆叠结构(每一堆叠结构由基底200起依序为隧穿氧化层208a、导体层210a、绝缘层212a与掩模层214a)。接着，于堆叠结构之间的开口216中形成绝缘层218，绝缘层218的材质例如是高密度等离子体氧化物(HDP)，其形成的方法例如是等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)。绝缘层218的形成方法例如是先于基底200上形成一层绝缘材料层后，移除开口216以外的绝缘材料以形成的。

接着，请参照图2(C)，移除部分绝缘层218以调整预定形成的开口的高度，而形成绝缘层218a。移除部分绝缘层218的方法例如是湿式蚀刻法，其例如是以缓冲氧化层蚀刻剂(buffer oxide etcher，BOE)作为蚀刻剂。

接着，请参照图2(D)，移除掩模层214(214a)以暴露出绝缘层212(212a)的表面。移除掩模层214(214a)的方法例如是湿式蚀刻法，其例如是以热磷酸溶液(Hot Phosphoric Acid)作为蚀刻剂。

接着，请参照图2(E)，进行挖碗状开口的工艺，移除绝缘层212a与部分绝缘层218a而形成开口220。开口220的剖面例如是成碗状，且开口220暴露出导体层210a的上表面，且开口220的底部位于导体层210a的顶部与底部之间。

开口220的形成方法例如是湿式蚀刻法，其例如是以缓冲氧化层蚀刻剂(buffer oxide etcher，BOE)作为蚀刻剂。而且，绝缘层218a经蚀刻后会变成绝缘层218b。

接着，请参照图2(F)，于基底200上形成一层导体层222，此导体层222填满开口220。导体层222的材质例如是掺杂多晶硅，其形成的方法例如是利用低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)为气体源沉积一层多晶硅层后，进行掺杂杂质注入工艺以形成的。

接着，请参照图2(G)，移除部分导体层222直到暴露出绝缘层218b的表面，而于开口220中形成导体层222a。其中，移除部分导体层222的方法例如是化学机械研磨法(CMP)或回蚀刻法。其中，导体层222a与导体层210a构成快闪存储单元的浮置栅极。如此，即可制作出剖面为平口型碗状的浮置栅极(如图1(A)所示)。当然，若在形成导体层222a的步骤中，导体层222a表面产生凹陷现象，则可制作出剖面为蚕豆型碗状的浮置栅极(如图1B所示)。之后，于浮置栅极上形成栅间介电层224，此栅间介电层224的材质包括氧化硅/氮化硅/氧化硅(ONO)。接着，于基底200上形成第三导体层226当作控制栅极(control gate)。

接着，请参照图2(H)，为了增加快闪存储单元的栅极耦合率，而在制作出剖面为蚕豆型碗状的浮置栅极之后，进行浮置栅极间沟渠蚀刻工艺，移除部分绝缘层218b而形成绝缘层218c。此绝缘层218c的上表面介于导体层222a与导体层210a之间。如此，即可制作出可使浮置栅极与控制栅极之间的面积更大、且剖面为蚕豆型碗状的浮置栅极(如图1C所示)。之后，于浮置栅极上形成栅间介电层224，此栅间介电层224的材质包括氧化硅/氮化硅/氧化硅(ONO)。接着，于基底200上形成第三导体层226当作控制栅极(control gate)。

后续完成快闪存储单元的工艺，为熟悉此项技术者所周知，在此不再赘述。

在上述实施例中，本发明借由在导体层210a上形成剖面为碗状的导体层222a，然后以导体层210a与导体层222a构成浮置栅极，因此可以增加浮置栅极与控制栅极之间的面积，进而提高元件的耦合率。而且，在形成剖面为碗状的开口时，从移除部分绝缘层218的步骤至蚀刻出碗状开口220的步骤中，都是使用湿式蚀刻工艺，因此可以制作出轮廓非常平滑的开口220。而且，进行蚀刻工艺时，可以在同一蚀刻机台中进行，因此就可以节省工艺步骤。

而且，在制作出碗状的浮置栅极之后，进行浮置栅极间沟渠蚀刻工艺，使绝缘层218c的上表面介于导体层222a与导体层210a之间。如此，即可使浮置栅极与控制栅极之间的面积更为增加，进而使元件的栅极耦合率更高。

第三实施例

接着，将依照图3(A)至图3(D)所示的快闪存储单元的制造流程剖面图，以详细说明本发明另一实施例的快闪存储单元的制造方法。在图3(A)至图3(D)中，构件与图2(A)至图2(H)的构件相同者，给予相同的标号，并省略其说明。

首先，请参照图3(A)，提供一基底200，例如是硅基底。此基底200可划分为存储单元区202与周边电路区204。然后以上述图2(A)至图2(E)的工艺，于基底200上形成隔离结构206、隧穿氧化层208、208a、导体层210、210a、绝缘层218b与剖面为碗状的开口220。

接着，请参照图3B，于基底200上形成一层导体层222，此导体层222并未填满开口220。导体层222的材质例如是掺杂多晶硅，其形成的方法例如是利用低压化学气相沉积法(LPCVD)，以硅甲烷(Silane)做为气体源沉积一层多晶硅层后，进行掺杂杂质注入工艺以形成的。

接着，请参照图3(C)，移除部分导体层222直到暴露出绝缘层218b的表面，而于开口220中形成导体层222a，此导体层222a的剖面例如是成U字形。其中，移除部分导体层222的方法例如是化学机械研磨法(CMP)或回蚀刻法。其中，导体层222a与导体层210a构成快闪存储单元的浮置栅极，而制作出剖面呈马蹄型碗状的浮置栅极。

然后，请参照图3(D)，为了增加快闪存储单元的栅极耦合率，而在制作出剖面呈马蹄型碗状的浮置栅极之后，进行浮置栅极间沟渠蚀刻工艺，移除部分绝缘层218b而形成绝缘层218c。此绝缘层218c的上表面介于导体层222a与导体层210a之间。如此，即可制作出可使浮置栅极与控制栅极之间的面积更大、且剖面呈马蹄型碗状的浮置栅极(如图1(D)所示)。之后，于浮置栅极上形成栅间介电层224，此栅间介电层224的材质包括氧化硅/氮化硅/氧化硅(ONO)。接着，于基底200上形成第三导体层226当作控制栅极(control gate)。

后续完成快闪存储单元的工艺，为熟悉此项技术者所周知，在此不再赘述。

在上述实施例中，本发明借由在导体层210a上形成剖面为U字型的导体层222a，然后以导体层210a与导体层222a构成浮置栅极，因此本实施例与第二实施例的剖面呈平口型碗状或蚕豆型碗状的浮置栅极相比较，浮置栅极与控制栅极之间的面积更为增加，进而可以提高元件的栅极耦合率。

而且，在制作出剖面呈马蹄型碗状的浮置栅极之后，进行浮置栅极间沟渠蚀刻工艺，使绝缘层218c的上表面介于导体层222a与导体层210a之间。如此，即可使浮置栅极与控制栅极之间的面积更为增加，进而使元件的栅极耦合率更高。

此外，在形成剖面呈碗状的开口时，从移除部分绝缘层218的步骤至蚀刻出剖面呈碗状的开口220的步骤中，都是使用湿式蚀刻工艺，因此可以制作出轮廓非常平滑的开口220。而且，进行蚀刻工艺时，可以在同一蚀刻机台中进行，因此就可以节省工艺步骤。

虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (20)

1.一种快闪存储单元，其特征在于，包括：

一基底；

一隧穿氧化层，设置于该基底上；

多个浮置栅极，设置于该隧穿氧化层上，该浮置栅极包括：

一第一导体层，设置于该隧穿氧化层上；

一第二导体层，设置于该第一导体层上，该第二导体层的底部低于该第一导体层上表面，且该第二导体层的剖面为碗状；

一绝缘层，设置于该些浮置栅极之间；

多个控制栅极，分别设置于该些浮置栅极上；以及

一栅间介电层，设置于各该些控制栅极与各该些浮置栅极之间。

2.如权利要求1所述的快闪存储单元，其特征在于，其中该绝缘层的表面低于该第二导体层上表面，且高于该第一导体层上表面。

3.如权利要求1所述的快闪存储单元，其特征在于，其中该浮置栅极的剖面包括平口型碗状。

4.如权利要求3所述的快闪存储单元，其特征在于，其中该绝缘层的表面低于该第二导体层上表面，且高于该第一导体层上表面。

5.如权利要求1所述的快闪存储单元，其特征在于，其中该浮置栅极的剖面包括蚕豆型碗状。

6.如权利要求5所述的快闪存储单元，其特征在于，其中该绝缘层的表面低于该第二导体层上表面，且高于该第一导体层上表面。

7.如权利要求1所述的快闪存储单元，其特征在于，其中该浮置栅极的剖面包括马蹄型碗状。

8.如权利要求7所述的快闪存储单元，其特征在于，其中该绝缘层的表面低于该第二导体层上表面，且高于该第一导体层上表面。

9.一种快闪存储单元的制造方法，其特征在于，该方法包括下列步骤：

提供一基底，该基底上已依序形成有一隧穿氧化层、一第一导体层、一第一绝缘层与一掩模层；

图案化该掩模层、该第一绝缘层、该第一导体层与该隧穿介电层以形成多个堆叠结构；

于该些堆叠结构之间形成一第二绝缘层；

移除部分该第二绝缘层，使该第二绝缘层的表面低于该掩模层；

移除该掩模层；

移除该第一绝缘层与部分该第二绝缘层，而于该第一导体层上形成一开口，该开口的剖面成碗状，且该开口底部低于该第一导体层上表面；

于该开口中形成一第二导体层，其中该第一导体层与该第二导体层是作为快闪存储单元的浮置栅极；

于该浮置栅极上形成一栅间介电层；以及

于该基底上形成一控制栅极。

10.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中于该开口中形成该第二导体层的步骤后与于该浮置栅极上形成该栅间介电层的步骤前包括：

移除部分该第二绝缘层，使该第二绝缘层的表面低于该第二导体层的上表面，且高于该第一导体层的上表面。

11.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中于该开口中形成该第二导体层的步骤中，该第二导体层并未填满该开口。

12.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中该栅间介电层的材质包括氧化硅/氮化硅/氧化硅。

13.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中移除部分该第二绝缘层，使该第二绝缘层的表面低于该掩模层的方法包括湿式蚀刻法。

14.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中移除该掩模层的方法包括湿式蚀刻法。

15.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中移除该第一绝缘层与部分该第二绝缘层，而于该第一导体层上形成该开口的方法包括湿式蚀刻法。

16.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中于该开口中形成该第二导体层的步骤包括：

于该基底上形成一导体材料层；以及

移除该开口以外的该导体材料层。

17.如权利要求16所述的快闪存储单元的制造方法，其特征在于，其中移除该开口以外的该导体材料层的方法包括化学机械研磨法。

18.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中该第一绝缘层的材质包括高温氧化物。

19.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中该掩模层的材质包括氮化硅。

20.如权利要求9所述的快闪存储单元的制造方法，其特征在于，其中该第二绝缘层的材质包括高密度等离子体氧化物。

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