CN1674257A - 快闪存储器结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种快闪存储器结构及其制作方法。首先提供一具有一P型浅掺杂区的衬底，并于衬底表面形成至少一堆叠栅极，且堆叠栅极包含有一隧穿氧化层、一浮动栅极、一ONO层及一控制栅极，接着于堆叠栅极侧边的衬底中形成一P型深掺杂区，随后氧化浮动栅极与控制栅极的边缘部分，以形成一圆弧型绝缘阻障层，最后再于堆叠栅极两侧的衬底中形成一漏极与一源极。
Description
技术领域
本发明提供一种快闪存储器结构及其制作方法，尤指一种可避免栅极干扰(gate disturb)的快闪存储器结构及其制作方法。
背景技术
随着便携式(portable)电子产品的需求增加，快闪(flash)存储器的技术以及市场应用也日益成熟扩大，其主要运用于数码相机、手机及个人数字助理(personal digital assistant，PDA)等便携式电子产品的存储器。快闪存储器为一种非易失性存储器(non-volatile memory)，其运作原理是藉由改变晶体管或存储单元的临界电压(threshold voltage)来控制相对应栅极沟道的开启或关闭以达到存储资料的目的，而且储存在存储器中的资料不会因电源中断而受到消失。
请参考图1，图1为一现有快闪存储单元10的示意图。现有快闪存储单元10形成于一衬底12上并利用场氧化层14与相邻的快闪存储单元相隔绝。快闪存储单元10包含有一漏极16、一源极18及一堆叠栅极结构20。其中，漏极16与源极18为二位于衬底12中不相邻的离子掺杂区，并位于一P型阱15上方，而堆叠栅极结构20则形成于漏极16及源极18之间的衬底12表面，且堆叠栅极结构20由下而上依序包含有一隧穿氧化层22、一浮动栅极(floating gate)24、一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)层26以及一控制栅极(controlling gate)28。
如图1所示，快闪存储单元10利用一栅极电压VG施加于控制栅极28上来加以控制，而浮动栅极24则处于一浮动状态。当执行快闪存储单元10的编程操作时，对控制栅极28施加一低栅极电压VG(如-10V)，并同时对漏极16与衬底12分别施加一漏极电压VD(如6V)以及一衬底电压VB(如0V)，而源极18保持浮动状态。如此，将使得位于浮动栅极24中的电子(e-)因边缘富勒-诺汉效应(edge Fowler-Nordheim effect)而从浮动栅极24射入漏极18，藉以编程快闪存储单元10。然而现有快闪存储单元10在施加电压于漏极16时，此电压亦会在漏极16外缘形成一耗尽区(depletion region)29，产生热空穴(e+)，并在横向电场(lateral electric field)的作用下，造成热空穴注入(hot hole injection)的现象，进而严重影响快闪存储单元10的正常操作。
由于快闪存储单元10具有上述缺点，因此现有技术便针对上述缺失提出一种改良的快闪存储单元。请参考图2，图2为另一现有快闪存储单元30的示意图。为方便说明，图1与图2中相同元件使用相同的标号表示。如图2所示，快闪存储单元30与快闪存储单元10的结构大致相同，而其主要不同之处在于快闪存储单元30的漏极16与P型阱15电连接在一起，故可同时施加一相同的电压(如6V)于其上，然后再利用沟道富勒-诺汉效应(channelFowler-Nordheim effect)来操作快闪存储单元30。因此，在漏极16与P型阱15间的接面便不会形成耗尽区，亦不会有热空穴产生。
虽然这种利用沟道富勒-诺汉效应来操作的快闪存储单元30可以有效避免耗尽区的产生，但是快闪存储单元30的漏极16与P型阱15电连接在一起，而P型阱15在衬底12中却又是延伸相连接的，因此会影响相邻快闪存储单元的正常操作。
为避免现有快闪存储单元30因漏极16与P型阱15电连接在一起，而影响相邻的快闪存储单元正常操作的缺失，又一种快闪存储单元40即被提出以解决上述问题。请参考图3，图3为又一现有快闪存储单元40的示意图。如图3所示，快闪存储单元40是制作于一衬底42上并利用场氧化层44隔离相邻的快闪存储单元。快闪存储单元40包含有一N型漏极掺杂区46、一N型源极掺杂区48、一堆叠栅极结构50位于漏极掺杂区46与源极掺杂区48之间的衬底42上、一P型的浅掺杂区51位于堆叠栅极结构50下方的衬底42中，以及一P型的深掺杂区52位于漏极掺杂区46下方的衬底42中。其中，堆叠栅极结构50另包含有一隧穿氧化层53、一浮动栅极54、一ONO层55及一控制栅极56。此外，深掺杂区52用来做为P型阱用，而且快闪存储器中的每一快闪存储单元的漏极皆只对应一P型阱，在此情况下即使将漏极与P型阱电连接在一起，也不会影响到相邻快闪存储单元的正常操作。
上述的快闪存储单元40可以解决现有快闪存储单元30的问题，然而在运用上仍有限制。举例来说，当快闪存储单元40运用于一双向性穿隧三维快闪存储器(Bi-directional tunneling NOR Flash，BiNOR Flash)的情形下，会产生栅极干扰(gate disturb)而影响相邻快闪存储单元的正常操作。请参考图4与图5，图4为现有快闪存储单元40与其相邻快闪存储单元的电路图，图5为图4的快闪存储单元40于编程时其相邻快闪存储单元401的示意图。如图4及图5所示，当对快闪存储单元40进行编程时，由于快闪存储单元401是与快闪存储单元40共用一控制栅极，因此快闪存储单元401亦获得一栅极电压VG1＝-10V，而快闪存储单元401的漏极电压VD1＝0V，源极电压VS＝6V，衬底电压VB＝0V。在此情形下，由于快闪存储单元401的栅极56与源极48间的电位差达16V，因此快闪存储单元401的浮动栅极54内的电子会被强迫射入源极48内，而产生漏电情形，进而影响快闪存储单元401正常操作，这种情形称为栅极干扰。至于与快闪存储单元40共用位元线的快闪存储单元在快闪存储单元40进行编程时，一般会对该等快闪存储单元的控制栅极施加一栅极电压VG2＝-2V，以减低在编程时的漏电问题，进而避免增加电路中电荷充电(charging pumping)的负荷。
由上述可知，如何提供一种避免BiNOR快闪存储器相邻存储单元间产生栅极干扰，以避免发生漏电等问题而影向快闪存储器正常运作，实为当前存储器制造技术的重要课题之一。
发明内容
因此本发明的主要目的在于提供一种快闪存储器结构及其制作方法，以避免上述BiNOR快闪存储器产生栅极干扰的问题。
根据本发明，首先提供一具有一第一导电型式的浅掺杂区(shallow dopedregion)的衬底，且衬底表面已形成至少一包含有隧穿氧化层(tunnelingoxide)、浮动栅极、绝缘层及控制栅极的堆叠栅极结构。接着于堆叠栅极结构侧边的衬底中形成一第一导电型式的深掺杂区(deep doped region)。随后氧化浮动栅极与控制栅极的边缘部分，以于浮动栅极边缘形成一圆弧型绝缘阻障层，并同时驱入(drive-in)深掺杂区的掺杂离子。最后再于堆叠栅极结构两侧的衬底中形成两第二导电型式的掺杂区，以分别作为快闪存储器的漏极与源极。
根据本发明的一个方面，提供一种制作快闪存储器的方法，该方法包含有下列步骤；提供一半导体衬底，且该半导体衬底中包含有一第一导电型式的浅掺杂区；于该半导体衬底表面形成至少一堆叠栅极结构，且该堆叠栅极结构由下至上依序包含有一隧穿氧化层、一浮动栅极、一绝缘层及一控制栅极；进行一第一离子注入工艺，于该堆叠栅极结构侧边的半导体衬底中形成一第一导电型式的深掺杂区；进行一氧化工艺，用以氧化该浮动栅极与该控制栅极的边缘部分，以于该浮动栅极边缘形成一圆弧型绝缘阻障层，并同时驱入该深掺杂区的掺杂离子；进行一第二离子注入工艺，于该堆叠栅极结构两侧的半导体衬底中形成两第二导电型式的掺杂区，以分别作为该快闪存储器的漏极与源极；以及形成一位元线插塞以及一位元线，且该位元线利用该位元线插塞与该快闪存储器的该漏极及该深掺杂区相电连接。
根据本发明的另一方面，提供一种快闪存储单元结构，包含有：一半导体衬底；一堆叠栅极结构，位于该半导体衬底表面，该堆叠栅极结构由下而上依序包含有一隧穿氧化层、一浮动栅极、一绝缘层及一控制栅极，且该浮动栅极与该控制栅极边缘包含有一圆弧型绝缘阻障层；一第一导电型式的浅掺杂区，位于该堆叠栅极下方的半导体衬底中；一第一导电型式的深掺杂区，位于该堆叠栅极一侧的半导体衬底中；一第二导电型式的漏极掺杂区，位于与该深掺杂区同一侧的半导体衬底中，且该漏极掺杂区底部及侧边被该深掺区包覆；以及一第二导电型式的源极掺杂区，位于该堆叠栅极另一侧的半导体衬底中。
由于本发明的方法是于浮动栅极边缘形成一圆弧型绝缘阻障层，因此可有效抑制现有BiNOR快闪存储器的栅极干扰现象。
附图说明
图1为一现有快闪存储器的示意图；
图2为另一现有快闪存储器的示意图；
图3为又一现有快闪存储器的示意图；
图4为现有快闪存储器的电路图；
图5为图4的快闪存储单元于编程时其相邻快闪存储单元的示意图；
图6至图13为本发明制作快闪存储器的方法示意图。
附图标记说明
10 快闪存储单元 12 衬底
14 场氧化层 15 P型阱
16 漏极 18 源极
20 堆叠栅极结构 22 隧穿氧化层
24 浮动栅极 26 ONO层
28 控制栅极 29 耗尽区
30 快闪存储单元 40 快闪存储单元
401 快闪存储单元 42 衬底
44 场氧化层 46 漏极掺杂区
48 源极掺杂区 50 堆叠栅极结构
51 浅掺杂区 52 深掺杂区
53 隧穿氧化层 54 浮动栅极
55 ONO层 56 控制栅极
60 快闪存储器 601 快闪存储单元
62 衬底 64 掺杂阱
66 浅掺杂区 68 氧化层
70 第一多晶硅层 71 浮动栅极
72 ONO层 74 第二多晶硅层
75 控制栅极 76 顶盖层
78 光致抗蚀剂图案 80 堆叠栅极结构
82 光致抗蚀剂图案 84 深掺杂区
86 绝缘阻障层 88 漏极掺杂区
90 源极掺极区 92 隔离壁
94 内介电层 96 位元线插塞
98 位元线
具体实施方式
请参考图6至图13。图6至图13为本发明制作快闪存储器60的示意图，其中为方便说明起见，图6至图8以外视图的形式表现本发明的快闪存储器60，而图9至图13则是沿图8的切线99’方向以剖面图的形式表现单一快闪存储单元601。如图6所示，首先提供一半导体衬底62，衬底62中包含有复数个阵列排列的N型掺杂阱64，且每一掺杂阱64上方的衬底62中均包含有一P型的浅掺杂区66，而每一掺杂阱64外围均隔离以一浅沟隔离(STI)或场氧化层(field oxide)(未显示)。接着于衬底62上形成一氧化层68，再依序于氧化层68上沉积一第一多晶硅层70与一ONO层72，然后利用一光致抗蚀剂图案(未显示)作为一硬掩模，去除部分ONO层72与第一多晶硅层70，以形成复数条平行排列并横跨复数个掺杂阱64的第一多晶硅图案，最后再去除剩余的光致抗蚀剂图案。其中，N型掺杂阱64是利用一离子注入工艺于衬底62中掺杂VA族元素，如磷、砷等离子加以形成，而P型浅掺杂区66则可利用另一离子注入工艺，并利用较低的掺杂能量掺杂IIIA族元素，如硼离子加以形成。
之后如图7所示，于第一多晶硅图案及氧化层68上依序沉积一第二多晶硅层74及至少一顶盖层76，然后于顶盖层76上再形成一光致抗蚀剂图案78，用来定义字元线(word line)以及控制栅极75的位置。其中，顶盖层76的材料可选自四乙氧基硅烷(TEOS)或氮化硅等一般现有用作顶盖层76的材料。
如图8所示，接着利用光致抗蚀剂图案78作为一硬掩模，先去除未被光致抗蚀剂图案78所覆盖的顶盖层76及第二多晶硅层74，以形成复数条与该等第一多晶硅图案平行的第二多晶硅图案，亦即字元线，随后再去除未被光致抗蚀剂图案78覆盖的ONO层72及第一多晶硅70层。最后去除光致抗蚀剂图案78，形成复数个阵列排列的堆叠栅极结构80。其中，堆叠栅极结构80中的第一多晶硅层70用来作为浮动栅极71，而第二多晶硅层74则作为控制栅极75。
此外，值得注意的是为增加控制栅极75的导电性，本发明的第二多晶硅层74上方可另包含有一金属硅化物层(未显示)，例如钨金属硅化物(tungsten silicide)。而金属硅化物层(未显示)可于沉积顶盖层76之前先沉积于第二多晶硅层74上方，并利用光致抗蚀剂图案78为一硬掩模于去除顶盖层76与第二多晶硅层74时一并去除。
接着如图9所示，于衬底62与堆叠栅极结构80上形成一光致抗蚀剂图案82，并利用光致抗蚀剂图案82作为一硬掩模来进行一离子注入工艺，以于堆叠栅极结构80一侧的衬底62中形成一P型深掺杂区84。其中，本实施例利用浓度约为4×1013atoms/cm3(原子/厘米3)的硼离子进行掺杂，且掺杂能量约为30kev。此外，由于深掺杂区84形成于堆叠栅极结构80一侧的衬底62中，因此堆叠栅极结构80亦具有自行对准的功能。
如图10所示，在去除光致抗蚀剂图案82之后，接着进行一氧化工艺或氮化工艺，用来氧化浮动栅极71与控制栅极75的边缘部分，以于浮动栅极71边缘形成一圆弧型的绝缘阻障层86，并同时驱入(drive-in)深掺杂区84的掺杂离子。在本实施例中，氧化工艺的反应时间约为30分钟，且反应温度约为800～1000℃。此外，值得注意的是，本发明的绝缘阻障层86亦可为一复合层结构，因此在本实施例中除上述氧化工艺外，可另利用至少一快速加热氮化(rapid thermal nitridation，RTN)工艺或是另一快速加热氧化(RTO)工艺，以形成至少一氮化层或另一氧化层，利用复合层结构来加强阻障效果。
如图11所示，接着进行另一离子注入工艺，利用一光致抗蚀剂图案(未显示)或直接注入，以于堆叠栅极结构80侧边的衬底62中分别形成一N型漏极掺杂区88与一N型源极掺杂区90。在本实施例中，离子注入工艺使用浓度约为3×1014atoms/cm3的砷离子进行掺杂，同时掺杂能量约为30kev。随后如图12所示，于氧化层68及堆叠栅极结构80上沉积一氮化硅层(未显示)，并利用一回蚀刻工艺来去除部分氮化硅层(未显示)及氧化层68，以于堆叠栅极结构80侧壁形成一隔离壁(spacer)92，以保护堆叠栅极结构80。
最后如图13所示，于衬底62上全面沉积一内介电层(inter-layerdielectrics，ILD)94，并利用一蚀刻工艺去除部分漏极掺杂区88上方的内介电层94以及部分漏极掺杂区88与深掺杂区84内的衬底62，以形成一接触洞(未显示)，接着再形成一位元线插塞96以及一位元线98，并利用位元线插塞96电连接漏极掺杂区88与深掺杂区84，即形成本发明所揭露的快闪存储器60。其中，位元线插塞96可依实际工艺需要而使用一般半导体工艺常用的插塞，例如钨插塞，或直接结合于位元线98的形成工艺中，其制作方法与现有技术相同，故在此不再赘述。
相较于现有技术，本发明BiNOR快闪存储器的浮动栅极与控制栅极边缘包含有一圆弧型的绝缘阻障层，且绝缘阻障层利用至少一氧化工艺形成，因此当快闪存储器的一存储单元进行编程时，其相邻的存储单元不致产生栅极干扰现象，而影响快闪存储器正常操作。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (20)
1.一种制作快闪存储器的方法，该方法包含有下列步骤：
提供一半导体衬底，且该半导体衬底中包含有一第一导电型式的浅掺杂区；
于该半导体衬底表面形成至少一堆叠栅极结构，且该堆叠栅极结构由下至上依序包含有一隧穿氧化层、一浮动栅极、一绝缘层及一控制栅极；
进行一第一离子注入工艺，于该堆叠栅极结构侧边的半导体衬底中形成一第一导电型式的深掺杂区；
进行一氧化工艺，用以氧化该浮动栅极与该控制栅极的边缘部分，以于该浮动栅极边缘形成一圆弧型绝缘阻障层，并同时驱入该深掺杂区的掺杂离子；
进行一第二离子注入工艺，于该堆叠栅极结构两侧的半导体衬底中形成两第二导电型式的掺杂区，以分别作为该快闪存储器的漏极与源极；以及
形成一位元线插塞以及一位元线，且该位元线利用该位元线插塞与该快闪存储器的该漏极及该深掺杂区相电连接。
2.如权利要求1所述的方法，其中该半导体衬底中另包含有一第二导电型式的掺杂阱，且该浅掺杂区、该深掺杂区、该漏极以及该源极位于该掺杂阱的上方。
3.如权利要求2所述的方法，其中该第一导电型式为P型导电型式，且该第二导电型式为N型导电型式。
4.如权利要求1所述的方法，其中该控制栅极上方另包含有一硅化金属层。
5.如权利要求1所述的方法，其中该堆叠栅极上方另包含有一四乙氧基硅烷层。
6.如权利要求1所述的方法，其中该绝缘阻障层为一氧化层，且该氧化工艺的反应温度范围约为800℃至1000℃。
7.如权利要求1所述的方法，其中该绝缘阻障层为一复合层结构，且该复合层结构包含有至少一氧化层以及至少一氮化层。
8.如权利要求8所述的方法，另包含有一快速加热氮化工艺，以形成该氮化层。
9.如权利要求1所述的方法，其中该绝缘层为一氧化物-氮化物-氧化物层。
10.如权利要求1所述的方法，其中该快闪存储器于形成该漏极与该源极后另包含有：
于该堆叠栅极结构侧壁形成一隔离壁；以及
于该半导体衬底表面形成一内介电层并覆盖该堆叠栅极结构以及该隔离壁。
11.如权利要求1所述的方法，其中该快闪存储器为一BiNOR快闪存储器。
12.一种快闪存储单元结构，包含有：
一半导体衬底；
一堆叠栅极结构，位于该半导体衬底表面，该堆叠栅极结构由下而上依序包含有一隧穿氧化层、一浮动栅极、一绝缘层及一控制栅极，且该浮动栅极与该控制栅极边缘包含有一圆弧型绝缘阻障层；
一第一导电型式的浅掺杂区，位于该堆叠栅极下方的半导体衬底中；
一第一导电型式的深掺杂区，位于该堆叠栅极一侧的半导体衬底中；
一第二导电型式的漏极掺杂区，位于与该深掺杂区同一侧的半导体衬底中，且该漏极掺杂区底部及侧边被该深掺区包覆；以及
一第二导电型式的源极掺杂区，位于该堆叠栅极另一侧的半导体衬底中。
13.如权利要求12所述的快闪存储单元结构，其中该半导体衬底中另包含有一第二导电型式的掺杂阱，且该浅掺杂区、该深掺杂区、该漏极掺杂区以及该源极掺杂区均位于该掺杂阱的上方。
14.如权利要求12所述的快闪存储单元结构，其中该第一导电型式为P型导电型式，且该第二导电型式为N型导电型式。
15.如权利要求12所述的快闪存储单元结构，其中该控制栅极上方另包含有一硅化金属层。
16.如权利要求12所述的快闪存储单元结构，其中该堆叠栅极上方另包含有一四乙氧基硅烷层。
17.如权利要求12所述的快闪存储单元结构，其中该绝缘阻障层为一氧化层。
18.如权利要求12所述的快闪存储单元结构，其中该绝缘阻障层为一复合层结构，且该复合层结构包含有至少一氧化层以及至少一氮化层。
19.如权利要求12所述的快闪存储单元结构，其中该绝缘层为一氧化物-氮化物-氧化物层。
20.如权利要求12所述的快闪存储单元结构，其中该漏极掺杂区与该深掺杂区电性连接。
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