CN100337324C - 具沟槽晶体管氮化物只读存储器存储单元的制造方法 - Google Patents

Abstract

一种具沟槽晶体管氮化物只读存储器存储单元的制造方法，在沟槽被蚀刻至半导体材料之前，使用一导电性位线层并将其图形化至彼此呈平行排列的部分中，其中，在图形化该位线层(3，4)之后且蚀刻该沟槽之前，导入一注入以定义接合的位置；或是在注入源极/漏极区域的n⁺-型阱(19)后，利用一形成于该半导体主体(1)上的蚀刻终止层(2)而将位线层(3，4)图形化。

Description

具沟槽晶体管氮化物只读存储器存储单元的制造方法

技术领域

本发明关于一种具有沟槽晶体管与分离的位线的氮化物只读存储器(nitride read-only memory，NROM)的制造方法。

背景技术

为了于多媒体应用中达到非常大量的整合密度，便需要极小的非易失性存储单元；半导体技术的进一步发展便实现了传统制造技术所无法达成的大量增加的储存容量。

在专利DE 100 39 441 A1中描述了一种具有沟槽晶体管的存储单元，所述沟槽晶体管排列于一沟槽中，该沟槽形成于半导体主体的一顶侧；一氧化物-氮化物-氧化物层序列(ONO层)存在于该沟槽所使用的栅极电极与邻侧源极区域之间，以及与相邻于另一侧的漏极区域之间，以作为储存层；所述层序列用以在源极处与漏极处捕捉电荷载流子(即热电子)。

在专利DE 101 29 958中描述了所达成的一种存储单元配置，其中该存储单元具有进一步缩减的尺寸，其关于借助形成低阻抗的位线，而在写入与读取时保持一个足够短的存取时间；为了此一构想，根据所述位线而图形化为细段状的分离的膜层或是层序列被形成于个别存储晶体管的掺杂源极/漏极区域中，以作为位线之用。所述层序列可包含掺杂的多晶硅或是一金属层；特别是，该金属层可为一硅化金属层，其由习知的自动对准硅化物(Salicide，self alignedsilicide)方法加以制造。

NROM存储单元已于B.Eitan等人发表于IEEE Electron DeviceLetters 21，543(2000)的著作“NROM：A Novel Localized Trapping，2-Bit Nov”中详加描述；由于特殊的材料性质，一般在进行此类型存储单元的编程(programming)与拭除(erasing)时，所需要的源极/漏极电压约为4至5伏特。因此，存储晶体管的沟道长度显然不能够低于200nm；然而，尽管该沟道长度为200nm，仍希望位线的宽度能够减少，使得单元面积能够小于5F²。位线的电阻亦需够低，以使得位于存储单元阵列间隔的位线多重连接(位线绑带，bit linestrapping)能够被执行，不需在字符线之间制造供电连接用的接触孔洞，位线之间所需要的区域亦可藉此而减少。

发明内容

本发明的目的之一在于具体指明如何在制造NROM存储单元时，达成上述提及的需求，并同时将制造上的变化程度减至最低。

上述目的可经由本发明所提出的氮化物只读存储器存储单元制造方法而达成，其中所述氮化物只读存储器存储单元具有一栅极电极，其形成于一半导体主体或是一半导体层的顶侧，并经由介电材料而与该半导体材料绝缘，且具有一源极区域与一漏极区域，其形成于该半导体材料中，该栅极电极形成在一形成于所述源极区域与漏极区域间的半导体材料内的沟槽中，且一储存层，其至少存在于该源极区域与该栅极电极之间，以及该漏极区域与该栅极电极之间，该储存层用于捕捉电荷载流子，其中至少一导电性位线层是形成并图形化为彼此平行排列的部分，该沟槽是自所述部分之间的一顶侧被蚀刻至该半导体材料，其中，在图形化该至少一导电性位线层之后，且在蚀刻该沟槽之前，进行一注入以确定源极区域/漏极区域与沟道区域之间的边界，该边界位于所述沟槽与沟槽之间连接部分的下部，或其中，在对该源极区域/漏极区域进行注入之后，利用形成于该半导体材料上的一蚀刻终止层对该至少一导电性位线层进行图形化。

在此方法中，存储晶体管形成于一半导体主体顶侧或是一半导体层的一沟槽中；栅极电极产生于所述沟槽中，并借助一储存层，特别是一ONO层，而与侧邻的源极/漏极区域隔离；包含了多层组件的电传导层最好是形成在平行于沟槽的源极/漏极区域上。为使得与邻近沟槽的源极/漏极区域的一较低边界区域位置能够被精确设定，此即所谓的接合(junction)，重点便在于如何能够定义沟槽相对于源极/漏极区域深度的深度；因此，必须根据一既定值来非常准确地调整位于接合间的两侧的沟道长度。

此方法的达成是借助在图形化位线层之后、且在沟槽蚀刻之前，实施注入(implantation)而定义接合的位置，或是在注入源极/漏极区域之后，利用一蚀刻终止层图形化该位线层而藉以形成于半导体材料上；因此而达成了在低阻抗的位线图形化之后，蚀刻该沟槽的半导体材料顶侧与所述接合位置的深度之间的距离总是能够准确地具有该既定值。

若不使用分离的蚀刻终止层，半导体材料顶侧的关键位置便会在蚀刻位线期间形成。在此一情形中，接合位置的深度将接着由一独立产生的掺杂注入而调整，该掺杂最后将形成源极/漏极区域。若源极/漏极区域的注入已于位线形成之前即产生，那么借助蚀刻终止层便能够在图形化所述位线时，保持半导体材料原本的顶侧不受损伤，使得所述的顶侧与接合之间的距离能够在此一情形中同样保持为原始值。借助使用一最初便覆盖整个面积的蚀刻终止层，可于所述位线与源极/漏极区域之间，借助移除所述位线下方两侧的部分的蚀刻终止层，以及将一导电性接触层(例如由传导性掺杂多晶硅所组成)填入其所产生的间隙，而产生一个良好的电性接合。

附图说明

本方法的实例借助下列伴随的图式而更详细加以叙述，所述图式显示了在本制造方法的不同步骤中，所产生的中间产品的剖面图。

图1.1至图5.1表示根据本方法的第一较佳实施例的不同步骤中，所产生的中间产品的截面图；

图2.2至图4.2表示根据本方法另一较佳实施例的不同步骤中，所产生的中间产品的截面图；

图2.3至图4.3表示本方法另一较佳实施例中，根据图2.1至图4.1的截面图。

具体实施方式

根据图1.1的截面图所描述，本方法的一较佳实施例开始于提供一半导体主体或将一半导体层形成于一基板上，利用一习知方式，已先将一氧化物/氮化物的衬层形成于该基板表面上；该半导体主体1最好是具有一弱p型传导的基本掺杂，在该氧化物衬层的顶侧上，一n⁺-掺杂阱由导入的掺杂所形成，该氧化物衬层在后续步骤中作为一蚀刻终止层2；虽然就原理上而言，有关位线层材料的任何材料均能够作为蚀刻终止层2，然基于蚀刻选择的考量，此处的蚀刻终止层最好是使用一氧化物材料。

较佳的是，本方法于此处制造所有的浅沟槽隔离(Shallow TrenchIsolation，STI)，所述浅沟槽隔离可围绕整个存储单元阵列、或是该存储单元阵列的个别区块；此外，亦可于个别的存储单元之间提供上述的隔离沟槽，如图1.1中所描述，所述个别的存储单元运行于该图式平面之前方与后方的规则间隔，而与该图式平面平行；用以形成驱动外围(Driving Periphery)的CMOS晶体管的阱注入可同样于本方法的此一阶段中导入，本方法的步骤以一习知方式执行，就如同一惯用存储单元阵列的制造。接着形成一抗蚀剂掩模21，该抗蚀剂掩模21在欲制造位线的区域中具有开口，利用此一抗蚀剂掩模21，该蚀刻终止层2(即此处的氧化物衬层)可于区域中移除。

接着根据图2.1形成至少一导电性位线层于顶侧上，在这里最好是使用一层堆栈，该层堆栈包含了一由多晶硅所组成的第一位线层3、一由金属或金属硅化物所组成的第二位线层4，与一硬掩模层5；为了使得后续的光刻(Lithography)步骤更容易进行，最好是利用一习知方式而接着在该顶侧上形成一薄的抗反射层(图中未示)；之后，首先借助光刻方式而将该硬掩模层5图形化，使得该第二位线层4与该第一位线层3能够利用该硬掩模反蚀刻而形成。

由于蚀刻终止层2残余的部分仍然存在于欲制造的位线网络之间的区域中，当蚀刻达到所述的蚀刻终止层2时，便产生一个已达蚀刻终止点的清楚讯号；正如所要求的较佳为多晶硅的该第一位线层3的蚀刻可继续进行，以进一步确认多晶硅所有的残余部分已经被移除，因而可获得如图2.1所描述的结构，该结构亦描述了在p-传导半导体主体1中用以形成n⁺-型阱19的第一n⁺-型注入，其以图中的不连续线表示。

在此处所说明的具体实施例中，可接着以一薄的氧化层6侧向覆盖所述位线网络，如图3.1的截面图所描述，其中其假设该第一位线层3是多晶硅，而该第二位线层4是金属层，特别是一金属硅化物，而所述膜层因此而稍微被氧化，使得该薄的氧化层6覆盖了半导体材料以及位线网络的侧壁。在此一情形中，该硬掩模层5，例如一氮化物，并不会被氧化，或是仅仅轻微被氧化。

根据图4.1的截面图，接着制造间隔体7于所述位线网络的侧壁上，所述间隔体7的制造最好是借助首先于整体范围上沉积一厚度均匀的氮化物层，而此层接着则于一非等向性步骤中被大范围反蚀刻，使如图4.1所描述的间隔体7得以保留。在此一情形中，薄氧化物层6再次作为一蚀刻终止层，使得半导体主体1的顶侧不会受到侵害。接着，于所制造的间隔体7之间蚀刻出存储晶体管所需的沟槽，其借助所谓的突破(Break-Through)步骤而实施，其中，在连续的多个蚀刻步骤中，薄氧化物层6首先被移除，接着该半导体主体则被蚀刻出沟槽的形式。

图4.1所描述的沟槽8因而形成；由于先前所存在的蚀刻终止层2或氧化物层6，在沟槽蚀刻之前，半导体主体1之顶侧位于从源极/漏极区域的较低接口所准确定义的一距离上，如图4.1中的不连续线所示。紧邻所述的接口位置的沟槽壁即为所谓的接合，其定义了其间所形成的沟道区域的起点与终点。该沟道区域位于在接合之间的该半导体材料的顶侧，而所述接合位于沟槽底部的区域中。在蚀刻该沟槽8之后，沟槽壁与沟槽底部能够借助使用由薄氧化物所组成的一牺牲层而加以改良，由该薄氧化物所形成的牺牲层后续将被移除；所需要的储存层于后续步骤中形成于该半导体材料所因此而改良的改良表面上。

图5.1以截面图表示了在图4.1所描述结构中的整体范围上形成的储存层9；该储存层9最好是一氧化物/氮化物/氧化物层序列，其中该氮化物作为储存媒介，而两氧化物层作为用以捕捉电荷载流子的边界层；在驱动外围的区域中，储存层9能够以光刻蚀刻方式移除，并以合适的介电层加以取代，而作为驱动晶体管的栅极氧化物。

为了制造存储晶体管的栅极电极，最好是接着形成一由掺杂的多晶硅所形成的第一字符线层10，第一字符线层10中分别填入沟槽的部分形成了一相关的栅极电极18。如同先前所提及的，STI隔离沟槽可被导入于平行于字符线的半导体材料中，因此，所述沟槽于一水平方向上被一绝缘性材料(特别是一二氧化硅)所阻断，使得在此一最后的特定方法步骤中，第一字符线层10的材料仅于STI隔离沟槽间被导入存储晶体管的沟槽8中；因而所制造的所述栅极电极18借助储存层9而与源极/漏极区域15隔离。在接合16之间，沟道区域17直接位于半导体材料的储存层9下方，一形成于该第一字符线层10顶侧的第二字符线层11最好是一金属硅化物，特别是一硅化钨(WSi)。进一步所形成的一硬掩模层12用以图形化所述字符线为细节段，其于图5.1所示的平面上由左向右运行。为了使存储单元形成更为完整的其它所需方法步骤如习知方式而进行。

在本方法的一可替代具体实施例中，并不使用蚀刻终止层、或是在形成位线层之前，便将氧化物衬层完全移除；对应于图2.1的截面图于图2.2中所描述，在此描述了用以形成半导体主体1的源极/漏极区域的n⁺-型阱19。正如所能够加以识别的，在图形化所述位线段之其间，同样包含了一第一位线层3(最好是传导性掺杂多晶硅)、一第二位线层4(最好是硅化钨)与一硬掩模层5，蚀刻时同样将影响该半导体材料；因此，该半导体主体1的顶侧对应降低而位于所述位线段之间，使得在n⁺-型阱较低接口与半导体主体1顶侧间的距离能够减少。为了将位线段彼此之间有效隔离，继续于此进行蚀刻，直到第一位线层3的所有材料都被移除。

在此一具体实施例中，为了在接合与半导体材料顶侧之间也得到一个准确定义的距离，以在蚀刻沟槽时能够精确设定沟道长度，首先仅以一小深度形成此处的n⁺-型阱19，然而其能够在位线段与下方的半导体材料之间达成良好的电性接合，只有在蚀刻了位线网络之后，借助受影响的实际n⁺-型掺杂，而制造出源极/漏极区域，以及定义出所述接合的位置。

具有掺杂的n⁺-型区域20的进一步的源极/漏极区域导入于图3.2的截面图中加以描述；位于位线网络下方的掺杂浓度稍浅侧面处由较低的不连续曲线表示。此处所进一步描述的是另一阱注入20并不是在制造位线网络之后导入；此处的掺杂导入剂量设定为能够使阱注入20的较低接口位于一从位线网络之间的半导体材料顶侧所设想的距离。在前述方法后，接着制造一薄氧化层6，该薄氧化层6覆盖了位线网络的侧壁。

图4.2所描述的截面图对应于图4.1的截面图，表示在制造出间隔体7与蚀刻了沟槽8之后的情形。所述接合的位置由沟槽8壁处的阱注入的较低接口位置所定义，且位于从位线网络间区域中的半导体主体的顶侧的设想距离上，使得在蚀刻沟槽8时，亦能够如制造设想的沟道长度般准确设定蚀刻深度。本发明只另一具体实施例基于一整体范围的蚀刻终止层2；位线层被形成于该蚀刻终止层2之上，例如该氧化物衬层。图2.3所描述的截面图表示在蚀刻了位线网络后的配置情形。此处的描述表示了即使使用一蚀刻终止层2，在使用位线层之前与在使用位线层之后的两步骤亦能够影响源极/漏极区域所需掺杂的导入；因此，此处亦描述了一n⁺-型阱19与一进一步的阱注入20。由于该蚀刻终止层2存在于整体范围，在该n⁺-型阱19与该第一位线层3(最好是传导性掺杂多晶硅)之间，只首先存在一不适当的电接触，该蚀刻终止层2因此而被移除，使得只有一小部份的蚀刻终止层残留在位线网络下方。

图3.3以截面图描述了在位线网络下方所残留的部分蚀刻终止层2；一接触层13，其较佳为一薄导电多晶硅层，形成于整体范围上，此一接触层13填满了位于位线段两侧与半导体主体1之间的间隙，使得在该位线网络与该n⁺-型阱19的半导体材料间产生一个良好的电性接合；在位线网络上与位线网络之间所残余的部分接触层13则接着被移除。

图4.3根据图4.1的方法步骤以截面图说明了利用此一较佳实施例所达成的结构，此处该蚀刻终止层2所残余的部分以及该接触层13所残留的部分14接位于所述位线网络下方；为了不再加以赘述，图4.1的结构中的组件符号与所对应描述的结构中的组件符号一致。

借助本方法的不同的具体实施例，可达成下述构想：

a)以STI隔离的形式提供邻近沟道间的氧化物隔离；

b)将一约为200nm的沟道长度非常准确地设定至一既定值；

c)形成一虚拟接地(Virtual-Ground)的NOR内存架构，其具有金属化的位线以降低位线阻值；以及

d)将工艺变化保持的非常小。

因此，借助本方法，将可进一步减少一NORM内存中所需要的面积。

【组件符号说明】

1半导体主体

2蚀刻终止层

3第一位线层

4第二位线层

5硬掩模层

6氧化物层

7间隔体

8沟槽

9储存层

10第一字符线层

11第二字符线层

12另一硬掩模层

13接触层

14接触层的残余部分

15源极/漏极区域

16接合

17沟道区域

18栅极电极

19n⁺-型阱

20另一阱注入

21抗蚀剂掩模

Claims (5)

1.一种氮化物只读存储器存储单元的制造方法，所述氮化物只读存储器存储单元具有一栅极电极(18)，其形成于一半导体主体(1)或是一半导体层的顶侧，并经由介电材料而与该半导体材料绝缘，且

具有一源极区域(15)与一漏极区域(15)，其形成于该半导体材料中，

该栅极电极(18)形成在一形成于所述源极区域与漏极区域间的半导体材料内的沟槽(8)中，且

一储存层(9)，其至少存在于该源极区域与该栅极电极之间，以及该漏极区域与该栅极电极之间，该储存层用于捕捉电荷载流子，

其中

至少一导电性位线层(3，4)被形成并图形化为彼此平行排列的部分，

该沟槽(8)是自所述部分之间的一顶侧被蚀刻至该半导体材料，其中，在图形化该至少一导电性位线层(3，4)之后，且在蚀刻该沟槽(8)之前，进行一注入以确定源极区域/漏极区域与沟道区域之间的边界，该边界位于所述沟槽与沟槽之间连接部分的下部，或

其中，在对该源极区域/漏极区域(15)进行注入之后，利用形成于该半导体材料上的一蚀刻终止层(2)对该至少一导电性位线层(3，4)进行图形化。

2.如权利要求1所述的方法，其中该至少一导电性位线层(3，4)是由从包含掺杂多晶硅、钨、硅化钨、钴、硅化钴、钛与硅化钛的一族群中所选择出的一材料所制造。

3.如权利要求1所述的方法，其中首先使该蚀刻终止层(2)形成于整体范围，并使该至少一导电性位线层(3，4)形成于该蚀刻终止层(2)上，

在图形化该位线层之后与蚀刻该沟槽(8)之前，大范围地移除该蚀刻终止层(2)，使得在该位线层(3，4)与其下方的半导体材料之间存在一个不含该蚀刻终止层(2)材料的区域，以及

以由导电性材料所组成的一接触层(13)来填充所述不含该蚀刻终止层(2)材料的区域。

4.如权利要求1至3中任一所述的方法，其中在蚀刻该沟槽(8)之前，以间隔体(7)覆盖已图形化的位线层(3，4)的部分的两侧，而该沟槽(8)则于所述间隔体(7)之间的区域中被蚀刻。

5.如权利要求1至3中任一所述的方法，其中在蚀刻该沟槽(8)之后，使用一ONO储存层(9)，并将作为栅极电极(18)的一材料导入该沟槽(8)。

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